JPH04135240A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH04135240A JPH04135240A JP25845590A JP25845590A JPH04135240A JP H04135240 A JPH04135240 A JP H04135240A JP 25845590 A JP25845590 A JP 25845590A JP 25845590 A JP25845590 A JP 25845590A JP H04135240 A JPH04135240 A JP H04135240A
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- JP
- Japan
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- arithmetic
- storage unit
- control signal
- operations
- possibility
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- Pending
Links
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- 238000000034 method Methods 0.000 abstract description 4
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- 239000003795 chemical substances by application Substances 0.000 description 5
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関し、特に予め制約の定めら
れている情報処理装置に関する。
れている情報処理装置に関する。
情報処理装置には、通常、「データ依存関係を崩さない
範囲内」という制約が定められている。
範囲内」という制約が定められている。
このような制約の定められている情報処理装置の一例を
第２図に示す。
第２図に示す。
第２図に示したように、記憶ユニット２０１に格納され
た命令は、命令間のデータ依存関係を検出する手段、す
なわちデータ依存関係検出回路２２０で解析され、スケ
シュリング回路２０６で、この結果に従ったスケシュリ
ングを受けた後、ハンファ２０７に送られ、制御信号発
生回路２０３での制御信号発生のためのデータとされて
いる。また、第２図では、２０２が処理対象を供給する
手段である供給手段、２０４が演算用のハードウェア資
源である演算回路（加算器と乗算器） 、２０５がデー
タを格納するレジスタである。
た命令は、命令間のデータ依存関係を検出する手段、す
なわちデータ依存関係検出回路２２０で解析され、スケ
シュリング回路２０６で、この結果に従ったスケシュリ
ングを受けた後、ハンファ２０７に送られ、制御信号発
生回路２０３での制御信号発生のためのデータとされて
いる。また、第２図では、２０２が処理対象を供給する
手段である供給手段、２０４が演算用のハードウェア資
源である演算回路（加算器と乗算器） 、２０５がデー
タを格納するレジスタである。
第２図において、記憶ユニツト２０１に列挙された命令
は、上から下へこの順に実行されることが期待されるこ
とを示している。また、ノ＜７フア２０７に列挙された
命令は、同じ四角の中の命令が並列に、下から上へこの
順に実行されることを示している。
は、上から下へこの順に実行されることが期待されるこ
とを示している。また、ノ＜７フア２０７に列挙された
命令は、同じ四角の中の命令が並列に、下から上へこの
順に実行されることを示している。
前述した「データ依存関係」とは、マイクロ操作問の半
順序関係であり、 （イ） 前の動作の結果を後の動作が使う、（ロ） 前
の動作が使うデータを後の動作が修正する、 （ハ） 前の動作の結果が後に続く動作に修正を受ける の３通りがある。
順序関係であり、 （イ） 前の動作の結果を後の動作が使う、（ロ） 前
の動作が使うデータを後の動作が修正する、 （ハ） 前の動作の結果が後に続く動作に修正を受ける の３通りがある。
従来は、このようなデータ依存関係のある場合には、そ
の関係を破壊しない範囲、すなわち、関係があるマイク
ロ操作問では実行の前後関係を崩さない範囲内という制
約を設けた高速化を行っている。
の関係を破壊しない範囲、すなわち、関係があるマイク
ロ操作問では実行の前後関係を崩さない範囲内という制
約を設けた高速化を行っている。
具体的に、いわゆるコンピュータ全体の動きを考えた場
合、第２図の記憶ユニット２０１は主記憶装置に対応し
、データ依存関係を検出する手段２２０は機械語間のデ
ータ依存関係を破壊しないためのインクロック機構およ
びその周辺回路に対応しており、制御信号発生回路２０
３は命令デコーダに対応する。この場合の従来技術は、
機械語を対象とした先行制御にほかならない。
合、第２図の記憶ユニット２０１は主記憶装置に対応し
、データ依存関係を検出する手段２２０は機械語間のデ
ータ依存関係を破壊しないためのインクロック機構およ
びその周辺回路に対応しており、制御信号発生回路２０
３は命令デコーダに対応する。この場合の従来技術は、
機械語を対象とした先行制御にほかならない。
また、コンピュータの内部を考えた場合は、たとえばマ
イクロプログラム制御方式の場合、第２図の記憶ユニッ
ト２０１は制御メモリに対応し、データ依存関係を検出
する手段２２０はマイクロプログラムの圧縮手段に対応
し、バッファ２０７は現実のマイクロプログラムに対応
し、制御信号発生回路２０３はマイクロ命令デコーダに
対応する。
イクロプログラム制御方式の場合、第２図の記憶ユニッ
ト２０１は制御メモリに対応し、データ依存関係を検出
する手段２２０はマイクロプログラムの圧縮手段に対応
し、バッファ２０７は現実のマイクロプログラムに対応
し、制御信号発生回路２０３はマイクロ命令デコーダに
対応する。
コンピュータ全体を考えた場合は、多様なプログラムが
あとから与えられるが、マイクロプログラム制御方式で
のマイクロプログラムははじめから内容が定まっている
ため、データ依存関係の検出と圧縮（高速化）はまえも
って行うのが自然である。
あとから与えられるが、マイクロプログラム制御方式で
のマイクロプログラムははじめから内容が定まっている
ため、データ依存関係の検出と圧縮（高速化）はまえも
って行うのが自然である。
上述したように、従来の情報処理装置では、あくまでデ
ータ依存関係を保存する範囲内での高速化を行っている
ため、最終結果があえば実行順序は問題でない場合に得
られる高速化の可能性が無視されている。
ータ依存関係を保存する範囲内での高速化を行っている
ため、最終結果があえば実行順序は問題でない場合に得
られる高速化の可能性が無視されている。
たとえば、工から１０までの自然数の和を求めるために
、１，２．３をこの順に足すような命令があたえられて
いる場合、従来技術では、この順に逐次加算を行わざる
を得ないが、演算用のハードウェア資源に制約がなく、
データ依存関係の保存という制約がなければ、１と１０
．２と９のように足し算をすすめても良い。前者では９
回の加算を行うことになるが、後者では２人力の加算器
を、はじめは５個、次は２個、最後は１個を用いて計３
回の計算で同じ結果が得られる。
、１，２．３をこの順に足すような命令があたえられて
いる場合、従来技術では、この順に逐次加算を行わざる
を得ないが、演算用のハードウェア資源に制約がなく、
データ依存関係の保存という制約がなければ、１と１０
．２と９のように足し算をすすめても良い。前者では９
回の加算を行うことになるが、後者では２人力の加算器
を、はじめは５個、次は２個、最後は１個を用いて計３
回の計算で同じ結果が得られる。
第２図に示した従来技術の場合、バッファ２０７は明ら
かにデータ依存関係を破壊しない範囲内での最良のスケ
シュリングになっているが、よりいっそうの高速化が可
能なのである。
かにデータ依存関係を破壊しない範囲内での最良のスケ
シュリングになっているが、よりいっそうの高速化が可
能なのである。
本発明の目的は、従来技術の「データ依存関係を崩さな
い範囲内」という制約に拘束されず、これを越えた高速
処理が可能な情報処理装置を捷供することにある。
い範囲内」という制約に拘束されず、これを越えた高速
処理が可能な情報処理装置を捷供することにある。
（課題を解決するための手段〕
本発明は、命令を格納する記憶ユニットと、データを格
納するレジスタと、算術および論理演算を行う演算回路
と、前記記憶ユニットレジスタと演算回路との間のデー
タ転送や演算の内容を制御するための制御信号発生回路
とを備える情報処理装置において、 前記制御信号発生回路の制御信号の発生に際し、前記記
憶ユニットの内容の複数個に対し、算術および論理演算
の結合則、可換則、分配則の許す範囲内での先行した実
行の可能性を検出する手段を有し、 前記演算回路に許される限り、先行した演算を通常の演
算と並列に遂行することを特徴としでいる。
納するレジスタと、算術および論理演算を行う演算回路
と、前記記憶ユニットレジスタと演算回路との間のデー
タ転送や演算の内容を制御するための制御信号発生回路
とを備える情報処理装置において、 前記制御信号発生回路の制御信号の発生に際し、前記記
憶ユニットの内容の複数個に対し、算術および論理演算
の結合則、可換則、分配則の許す範囲内での先行した実
行の可能性を検出する手段を有し、 前記演算回路に許される限り、先行した演算を通常の演
算と並列に遂行することを特徴としでいる。
本発明は、命令を格納する記憶ユニットと、データを格
納するレジスタと、算術／論理演算を行う演算回路と、
これらの間のデータ転送や演算の内容を制御するための
制御信号発生回路とを有し、特に、制御信号の発生に際
し、記憶ユニットの内容の複数個に対し、算術／論理演
算の結合剤、可換則、分配剤の許す範囲内での先行した
実行の可能性を検出する手段を有し、演算回路に許され
る限りにおいて、先行した演算を、通常の演算と並列に
、遂行する。
納するレジスタと、算術／論理演算を行う演算回路と、
これらの間のデータ転送や演算の内容を制御するための
制御信号発生回路とを有し、特に、制御信号の発生に際
し、記憶ユニットの内容の複数個に対し、算術／論理演
算の結合剤、可換則、分配剤の許す範囲内での先行した
実行の可能性を検出する手段を有し、演算回路に許され
る限りにおいて、先行した演算を、通常の演算と並列に
、遂行する。
これにより、本発明は、通常の「データ依存関係を崩さ
ない範囲内」という制約に拘束されることなく、これを
越えた高速な処理を実行可能にする。
ない範囲内」という制約に拘束されることなく、これを
越えた高速な処理を実行可能にする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
第１図に示される情報処理装置は、命令を格納する記憶
ユニッＩ−１０１と、処理対象を供給する供給手段１０
２と、演算用のハードウェア資源である演算回路（加算
器と乗算器）１０４と、データを格納するレジスタ１０
５と、記憶ユニット１０１、演算回路１０４およびレジ
スタ１０５との間のデータ転送や演算の内容を制御する
ための制御信号発生回路１０３と、スケシュリングを行
うスケシュリング回路１０６と、スケシュリングの結果
を格納するバンファ１０７と、算術／論理演算の結合剤
、可換則、分配剤の許す範囲内の、先行した実行の可能
性を検出する検出回路１０６とを備えている。
ユニッＩ−１０１と、処理対象を供給する供給手段１０
２と、演算用のハードウェア資源である演算回路（加算
器と乗算器）１０４と、データを格納するレジスタ１０
５と、記憶ユニット１０１、演算回路１０４およびレジ
スタ１０５との間のデータ転送や演算の内容を制御する
ための制御信号発生回路１０３と、スケシュリングを行
うスケシュリング回路１０６と、スケシュリングの結果
を格納するバンファ１０７と、算術／論理演算の結合剤
、可換則、分配剤の許す範囲内の、先行した実行の可能
性を検出する検出回路１０６とを備えている。
この実施例では、第２図に示した従来技術の説明に用い
たのと同じ７個の命令、すなわち、■ Ｒ１＝Ａ＋Ｂ ■ Ｒ１＝ＲＩＸＣ ■ Ｒ１＝ＲＩ ＸＤ ■ Ｒ２＝ＥＸＧ ■ Ｒ３＝ＦＸＧ ■ Ｒ２＝Ｒ２＋Ｒ３ ■ Ｒ１＝ＲＩＸＲ２ が、記憶ユニット１０１に格納されている。
たのと同じ７個の命令、すなわち、■ Ｒ１＝Ａ＋Ｂ ■ Ｒ１＝ＲＩＸＣ ■ Ｒ１＝ＲＩ ＸＤ ■ Ｒ２＝ＥＸＧ ■ Ｒ３＝ＦＸＧ ■ Ｒ２＝Ｒ２＋Ｒ３ ■ Ｒ１＝ＲＩＸＲ２ が、記憶ユニット１０１に格納されている。
従来技術では、命令■、■はこれ以前の命令と依存関係
がないため命令■と並列に実行するようスケシュリング
されたのに対し、本発明では、命令■、■に分配剤を通
用して、まず、値ＥとＦの足し算を実行する。また、従
来技術では命令■と■の間にはデータ依存関係があるた
め、実行順序が崩せなかったのに対し、本発明では、結
合剤によって値ＣとＤの乗算も行ってしまう。この結果
、スケシュリング回路１０６によって、 Ｒ１＝Ａ＋Ｂ Ｒ２＝ＣｘＤ、Ｒ３＝Ｅ＋ＦＲ１＝Ｒ
ＩＸＲ２，Ｒ３＝Ｒ３ＸＧ Ｒ１＝ＲＩＸＲ３ というスケシュリングが行われ、従来技術が４ステツプ
を要していたのに対し、計３ステップで同じ結果を得る
ことができる。
がないため命令■と並列に実行するようスケシュリング
されたのに対し、本発明では、命令■、■に分配剤を通
用して、まず、値ＥとＦの足し算を実行する。また、従
来技術では命令■と■の間にはデータ依存関係があるた
め、実行順序が崩せなかったのに対し、本発明では、結
合剤によって値ＣとＤの乗算も行ってしまう。この結果
、スケシュリング回路１０６によって、 Ｒ１＝Ａ＋Ｂ Ｒ２＝ＣｘＤ、Ｒ３＝Ｅ＋ＦＲ１＝Ｒ
ＩＸＲ２，Ｒ３＝Ｒ３ＸＧ Ｒ１＝ＲＩＸＲ３ というスケシュリングが行われ、従来技術が４ステツプ
を要していたのに対し、計３ステップで同じ結果を得る
ことができる。
先行した実行の可能性を検出する手段は、演算回路に許
される限り、「できるだけ早く」という制約を単純に実
現してもよいが、可能なすべての組合せを調べるなどし
て、全体のステップ数が最も短くなるように、スケシュ
リングすることで、より大きな効果が得られる。また、
演算回路に許される限りという制約としては、無制限か
ら任意価までを自由に指定できる。具体的には、加算器
３個乗算器４個までといった制約を課して、最適なスケ
シュリングを行う。
される限り、「できるだけ早く」という制約を単純に実
現してもよいが、可能なすべての組合せを調べるなどし
て、全体のステップ数が最も短くなるように、スケシュ
リングすることで、より大きな効果が得られる。また、
演算回路に許される限りという制約としては、無制限か
ら任意価までを自由に指定できる。具体的には、加算器
３個乗算器４個までといった制約を課して、最適なスケ
シュリングを行う。
本発明の適用対象は、コンピュータに対するプログラム
であっても、コンピュータ内部のマイクロプログラムで
あってもよい。前者の場合は、命令を複数個、先き読み
し、算術／論理演算の結合剤、可換則、分配剤の許す範
囲内で先行した命令の実行を行うことになる。後者の場
合は、マイクロプログラムを、算術／論理演算の結合剤
、可換則、分配剤の許す範囲内で圧縮しておくことが自
然な実施例となる。もちろん、マイクロプログラム制御
方式を先行制御で実現しても、同様な効果が期待できる
。また、本発明がソフトウェアのコンパイラ技術に流用
可能なことも容易に類推できる。すなわち、高級言語の
コンパイルに際し、算術／論理演算の結合剤、可換則、
分配剤の許す範囲内で圧縮した機械語を生成することが
考えられる。
であっても、コンピュータ内部のマイクロプログラムで
あってもよい。前者の場合は、命令を複数個、先き読み
し、算術／論理演算の結合剤、可換則、分配剤の許す範
囲内で先行した命令の実行を行うことになる。後者の場
合は、マイクロプログラムを、算術／論理演算の結合剤
、可換則、分配剤の許す範囲内で圧縮しておくことが自
然な実施例となる。もちろん、マイクロプログラム制御
方式を先行制御で実現しても、同様な効果が期待できる
。また、本発明がソフトウェアのコンパイラ技術に流用
可能なことも容易に類推できる。すなわち、高級言語の
コンパイルに際し、算術／論理演算の結合剤、可換則、
分配剤の許す範囲内で圧縮した機械語を生成することが
考えられる。
本発明の変形として、命令が記憶ユニットに逐次的に格
納されているのではなく、電卓において、イコール「＝
」が押されるまでに入力された式全体を対象とする場合
のように、複数の命令が式のかたちで、はじめから与え
られる場合を対象とすることも考えられる。従来技術で
は、逆ボーランド、記法に直すなどして、逐次的に実行
されるのが普通であり、高速化しても、データ依存関係
を保存する範囲内だったのに対し、本発明では、算術／
論理演算の結合側、可撓剤、分配則の許す範囲内の先行
した実行の可能性を検出することで、よりいっそうの高
速化が期待できる。
納されているのではなく、電卓において、イコール「＝
」が押されるまでに入力された式全体を対象とする場合
のように、複数の命令が式のかたちで、はじめから与え
られる場合を対象とすることも考えられる。従来技術で
は、逆ボーランド、記法に直すなどして、逐次的に実行
されるのが普通であり、高速化しても、データ依存関係
を保存する範囲内だったのに対し、本発明では、算術／
論理演算の結合側、可撓剤、分配則の許す範囲内の先行
した実行の可能性を検出することで、よりいっそうの高
速化が期待できる。
以上説明したように本発明は、命令を格納する記憶ユニ
ットと、データを格納するレジスタと、算術／論理演算
を行う演算回路と、これらの間のデータ転送や演算の内
容を制御するための制御信号発生回路とを有し、特に、
制御信号の発生に際し、記憶ユニットの内容の複数個に
対し、算術／論理演算の結合側、可撓剤、分配則の許す
範囲内での先行した実行の可能性を検出する手段を有し
、演算回路に許される限りにおいて、先行した演算を、
通常の演算と並列に、遂行することを特徴とすることに
よって、最終結果が合えば実行順序は問題でない場合に
与えられる高速化の可能性を無視することなく、「デー
タ依存関係を崩さない範囲内」という制約に拘束されず
、これを越えた拘束な処理が可能な情報処理装置を実現
可能ならしめるという効果がある。
ットと、データを格納するレジスタと、算術／論理演算
を行う演算回路と、これらの間のデータ転送や演算の内
容を制御するための制御信号発生回路とを有し、特に、
制御信号の発生に際し、記憶ユニットの内容の複数個に
対し、算術／論理演算の結合側、可撓剤、分配則の許す
範囲内での先行した実行の可能性を検出する手段を有し
、演算回路に許される限りにおいて、先行した演算を、
通常の演算と並列に、遂行することを特徴とすることに
よって、最終結果が合えば実行順序は問題でない場合に
与えられる高速化の可能性を無視することなく、「デー
タ依存関係を崩さない範囲内」という制約に拘束されず
、これを越えた拘束な処理が可能な情報処理装置を実現
可能ならしめるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来技術の情報処理装置を示すブロック図である。 １０１ ・・・・・記憶ユニット １０２ ・・・・・供給手段 １０３ ・・・・・制御信号発生回路１０４ ・・
・・・演算回路 １０５ ・・・・・レジスタ １０６ ・・・・・スケシュリング回路１０７ ・
・ ・・・バッファ １１０ ・・・・・検出回路 第１図 ￥２図
従来技術の情報処理装置を示すブロック図である。 １０１ ・・・・・記憶ユニット １０２ ・・・・・供給手段 １０３ ・・・・・制御信号発生回路１０４ ・・
・・・演算回路 １０５ ・・・・・レジスタ １０６ ・・・・・スケシュリング回路１０７ ・
・ ・・・バッファ １１０ ・・・・・検出回路 第１図 ￥２図
Claims (1)
- （１）命令を格納する記憶ユニットと、データを格納す
るレジスタと、算術および論理演算を行う演算回路と、
前記記憶ユニットレジスタと演算回路との間のデータ転
送や演算の内容を制御するための制御信号発生回路とを
備える情報処理装置において、 前記制御信号発生回路の制御信号の発生に際し、前記記
憶ユニットの内容の複数個に対し、算術および論理演算
の結合則、可換則、分配則の許す範囲内での先行した実
行の可能性を検出する手段を有し、 前記演算回路に許される限り、先行した演算を通常の演
算と並列に遂行することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25845590A JPH04135240A (ja) | 1990-09-27 | 1990-09-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25845590A JPH04135240A (ja) | 1990-09-27 | 1990-09-27 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04135240A true JPH04135240A (ja) | 1992-05-08 |
Family
ID=17320455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25845590A Pending JPH04135240A (ja) | 1990-09-27 | 1990-09-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04135240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5797325A (en) * | 1995-07-11 | 1998-08-25 | Komori Corporation | Cylinder cleaning apparatus for printing press |
-
1990
- 1990-09-27 JP JP25845590A patent/JPH04135240A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5797325A (en) * | 1995-07-11 | 1998-08-25 | Komori Corporation | Cylinder cleaning apparatus for printing press |
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