JPH04125486A - Digital pulse compression device - Google Patents
Digital pulse compression deviceInfo
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- Radar Systems Or Details Thereof (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、地上および航空機、車両、艦船等に搭載さ
れるレーダの受信ビデオのディジタル信号処理を行なう
レーダ信号処理装置のうちのディジタルパルス圧縮装置
に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a digital pulse compression system used in a radar signal processing device that performs digital signal processing of a received video of a radar mounted on the ground, an aircraft, a vehicle, a ship, etc. It is related to the device.
［従来の技術］
第６図は、従来のディジタルパルス圧縮装置の構成図で
ある。[Prior Art] FIG. 6 is a block diagram of a conventional digital pulse compression device.
（１７）は例えばＡ／Ｄ変換器（１６）からの時間領域
のディジタル信号を周波数領域のディジタル信号に変換
する高速フーリエ変換器、 （１８）は例えば高速フー
リエ変換器（１７）からの出力に参照関数を乗算する乗
算器、 （１９）は例えば乗算器（１８）からの周波数
領域のディジタル信号を時間領域に変換する逆高速フー
リエ変換器、 （２０）は例えばディジタルパルス圧縮
処理後の信号処理部である。(17) is a fast Fourier transformer that converts a time-domain digital signal from the A/D converter (16) into a frequency-domain digital signal, and (18) is a fast Fourier transformer that converts, for example, the output from the fast Fourier transformer (17). A multiplier that multiplies a reference function, (19) is an inverse fast Fourier transformer that converts the frequency domain digital signal from the multiplier (18) into the time domain, and (20) is, for example, a signal processing unit after digital pulse compression processing. Department.
上記のように構成された従来のディジタルパルス圧縮装
置（１５）においては、高速フーリエ変換器（１７）
、参照関数乗算器（１８） 、逆高速フーリエ変換器（
１９）がそれぞれ独立したハードウェア構成となってい
る。In the conventional digital pulse compression device (15) configured as described above, a fast Fourier transformer (17)
, reference function multiplier (18), inverse fast Fourier transformer (
19) have independent hardware configurations.
また、上記のように構成された従来のディジタルパルス
圧縮装置（１５）においては、高速フーリエ変換器（１
７）、参照関数乗算器（１８） 、逆高速フーリエ変換
器（１９）の各々の処理は処理速度を最大にするため達
成可能な最大周波数でパイプライン処理されている。Further, in the conventional digital pulse compression device (15) configured as described above, a fast Fourier transformer (1
7), reference function multiplier (18), and inverse fast Fourier transformer (19) are pipelined at the maximum achievable frequency to maximize processing speed.
［発明が解決しようとする課題］
上記のように構成された従来のディジタルパルス圧縮装
置（１５）においては、高速フーリエ変換器（１７）
、参照関数乗算器（１８） 、逆高速フーリエ変換器（
１９）がそれぞれ独立したハードウェア構成となってい
るため、レーダ信号処理装置の中で大きな八−ドウエア
量を占めていた。アクティブフェーズドアレイレーダの
場合、複合パルス圧縮処理等の多チャネル化に伴い高速
フーリエ変換および参照関数乗算および逆高速フーリエ
変換の処理をＬＳＩ化しようとしても、実装上あるいは
コスト上問題となる。[Problems to be Solved by the Invention] In the conventional digital pulse compression device (15) configured as described above, the fast Fourier transformer (17)
, reference function multiplier (18), inverse fast Fourier transformer (
19) have independent hardware configurations, and therefore occupy a large amount of hardware in the radar signal processing device. In the case of an active phased array radar, even if it is attempted to implement fast Fourier transform, reference function multiplication, and inverse fast Fourier transform into an LSI due to multi-channel processing such as composite pulse compression processing, problems arise in terms of implementation or cost.
また、上記のように構成された従来のディジタルパルス
圧縮装置（１５）においては、高速フーリエ変換器（１
７） 、参照関数乗算器（１８）、逆高速フーリエ変換
器（１９）の各々の処理はハードワイヤードなロジック
で行われていたため、ディジタルパルス圧縮処理時のサ
ンプルデータ数や圧縮比を変えようとすると、新たに設
計しなおしたり、ＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍ
ｏｒｙ）を使用したりする必要があった。Further, in the conventional digital pulse compression device (15) configured as described above, a fast Fourier transformer (1
7) Since the processing of the reference function multiplier (18) and inverse fast Fourier transformer (19) was performed using hard-wired logic, it was difficult to change the number of sample data and compression ratio during digital pulse compression processing. Then, a new design or ROM (Read Only Mem)
ory).
さらに、上記のように構成された従来のディジタルパル
ス圧縮装置（１５）を他のレーダのディジタルパルス圧
縮装置に流用しようとすると、高速フーリエ変換器（１
７） 、参照関数乗算器（１８） 、逆高速フーリエ変
換器（１９）の内部構成およびディジタルパルス圧縮装
置のインターフェース等を大きく変える必要があり、結
果として、新規に設計するのと同じくらいの設計コスト
、製造コストがかかるという課題があった。Furthermore, when attempting to use the conventional digital pulse compression device (15) configured as described above for the digital pulse compression device of another radar, the fast Fourier transformer (15)
7) It is necessary to significantly change the internal configuration of the reference function multiplier (18), the inverse fast Fourier transformer (19), the interface of the digital pulse compression device, etc., and as a result, the design is about the same as a new design. There was a problem in that the cost and manufacturing cost were high.
この発明は、かかる課題を解決するためになされたもの
であり、ディジタルパルス圧縮装置の設計コストおよび
製造コストの削減、およびディジタルパルス圧縮処理時
間の短縮を目的としており、さらにこのようなディジタ
ルパルス圧縮装置を効率よ（制御する方式およびソフト
ウェア開発環境を提供することを目的としている。This invention was made to solve such problems, and aims to reduce the design cost and manufacturing cost of a digital pulse compression device, and shorten the digital pulse compression processing time. The purpose is to provide a method for efficiently controlling equipment and a software development environment.
［課題を解決するための手段］
この発明に係わるディジタルパルス圧縮装置は、Ａ／Ｄ
変換器からのディジタル信号を高速フーリエ変換および
参照関数乗算および逆高速フーリエ変換するディジタル
シグナルプロセッサと。[Means for Solving the Problems] A digital pulse compression device according to the present invention is an A/D
A digital signal processor that performs fast Fourier transform and reference function multiplication and inverse fast Fourier transform of the digital signal from the converter.
このディジタルシグナルプロセッサと接続され。This is connected with digital signal processor.
データの入出力ともにダブルバッファリングを可能にす
る四個の演算用バッファメモリと、高速フーリエ変換お
よび参照関数乗算および逆高速フーリエ変換の演算時に
用いる係数や参照関数等を格納する一個の係数用バッフ
ァメモリと、上記ディジタルシグナルプロセッサおよび
演算用バッファメモリおよび係数用バッファメモリに対
し、必要に応じてアドレスの発生およびバスの制御およ
び演算命令等を行なうプログラム制御装置とを有するも
のである。Four calculation buffer memories that enable double buffering for both data input and output, and one coefficient buffer that stores coefficients and reference functions used in fast Fourier transform, reference function multiplication, and inverse fast Fourier transform operations. It has a memory, and a program control device that generates addresses, controls buses, and issues arithmetic instructions to the digital signal processor, arithmetic buffer memory, and coefficient buffer memory as necessary.
［作用］
この発明のディジタルパルス圧縮装置においては、Ａ／
Ｄ変換器からのディジタル信号に対して高速フーリエ変
換および参照関数乗算および逆高速フーリエ変換のすべ
てをディジタルシグナルプロセッサにより行なうことが
できる。[Operation] In the digital pulse compression device of the present invention, A/
Fast Fourier transform, reference function multiplication, and inverse fast Fourier transform can all be performed on the digital signal from the D converter by a digital signal processor.
［実施例］
第１図はこの発明の第１の実施例を示すディジタルパル
ス圧縮装置の構成図であり、（１）は高速フーリエ変換
および参照関数乗算および逆高速フーリエ変換を行なう
ディジタルシグナルプロセッサであり、高速フーリエ変
換、参照関数乗算、逆高速フーリエ変換等の基本演算を
行なうことができるものである。（２） 、 （３）
、 （５） 、 （６）はそれぞれダブルバッファリン
グを可能にする入出力用および演算用バッファメモリで
あり、 、 ［４）はディジタルシグナルプロセッサで
行なう高速フーリエ変換および参照関数乗算および逆高
速フーリエ変換の係数および参照関数を格納する係数用
バッファメモリである。また、（７）はプログラム実行
命令および各バッファメモリのアドレス制御を行なうプ
ログラム制御装置である。[Embodiment] Fig. 1 is a block diagram of a digital pulse compression device showing a first embodiment of the present invention, and (1) is a digital signal processor that performs fast Fourier transform, reference function multiplication, and inverse fast Fourier transform. It is capable of performing basic operations such as fast Fourier transform, reference function multiplication, and inverse fast Fourier transform. (2), (3)
, (5) and (6) are input/output and calculation buffer memories that enable double buffering, respectively, and , [4] is a fast Fourier transform, reference function multiplication, and inverse fast Fourier transform performed by a digital signal processor. This is a coefficient buffer memory that stores coefficients and reference functions. Further, (7) is a program control device that controls program execution instructions and addresses of each buffer memory.
上記のように構成されたディジタルパルス圧縮装置（１
５）では、Ａ／Ｄ変換器（１６）からのディジタル信号
は入力用バッファメモリ（２）に書き込まれる。この入
力用バッファメモリは次に読み出し用バッファメモリと
しての機能を果たし、読み出し用バッファメモリ（２）
に書き込末れたデータはディジタルシグナルプロセッサ
（１）で高速フーリエ変換され、書き込み用バッファメ
モリ（６）に書き込まれる。サンプルデータ数が多（−
度の処理で終了しない場合には、読み出し用バッファメ
モリ（２）と書き込み用バッファメモリ（６）の機能が
反転し、読み出し用バッファメモリ（２）が書き込み用
バッファメモリに、書き込み用バッファメモリ（６）が
読み出し用バッファメモリになり、ディジタルシグナル
プロセッサ（１）を経てバッファメモリ（２）と（６）
の間をデータが行き来する。処理がすべて終了すると書
き込み用バッファメモリ（６）は出力用バッファメモリ
となり、後段の信号処理部（１７）へ送られる。Digital pulse compression device (1
In 5), the digital signal from the A/D converter (16) is written into the input buffer memory (2). This input buffer memory then functions as a read buffer memory, and the read buffer memory (2)
The data finally written is subjected to fast Fourier transform by the digital signal processor (1) and written to the write buffer memory (6). Large number of sample data (−
If the process does not end after the first step, the functions of the read buffer memory (2) and write buffer memory (6) are reversed, and the read buffer memory (2) becomes the write buffer memory, and the write buffer memory ( 6) becomes the read buffer memory, and the buffer memory (2) and (6) pass through the digital signal processor (1).
Data moves back and forth between the two. When all processing is completed, the write buffer memory (6) becomes an output buffer memory and is sent to the subsequent signal processing section (17).
このように、バッファメモリはダブルバッファリング構
成となっているため、データの処理中にも入出力が独立
して行える。In this way, since the buffer memory has a double buffering configuration, input and output can be performed independently even during data processing.
また係数用バッファメモリ（４）には高速フーリエ変換
、逆高速フーリエ変換時の係数および参照関数乗算時の
参照関数が常時格納されており、プログラム制御装置（
７）により、データの人出力制御、高速フーリエ変換お
よび参照関数乗算および逆高速フーリエ変換のプログラ
ム実行命令、演算用バッファメモリ（２１、（３） 、
（５） 、 （６）および係数用バッファメモリ（４
）のアドレス制御等を行なうことで、ディジタルパルス
圧縮処理を構成する。In addition, the coefficient buffer memory (4) always stores coefficients during fast Fourier transform and inverse fast Fourier transform, and reference functions during reference function multiplication, and the program control device (
7), human output control of data, program execution instructions for fast Fourier transform, reference function multiplication, and inverse fast Fourier transform, buffer memory for calculations (21, (3),
(5), (6) and coefficient buffer memory (4
) performs address control, etc. to configure digital pulse compression processing.
第２図はこの発明の第２の実施例を示すディジタルパル
ス圧縮装置の構成図であり、（１）は高速フーリエ変換
および参照関数乗算および逆高速フーリエ変換を行なう
ディジタルシグナルプロセッサであり、高速フーリエ変
換、参照関数乗算、逆高速フーリエ変換等の基本演算を
行なうことができるものである。（２） 、 （３）
、 （５） 、 （６）はそれぞれダブルバッファリン
グを可能にする人出刃用および演算用バッファメモリで
あり、（４）はディジタルシグナルプロセッサ（１１で
行なう高速フーリエ変換および参照関数乗算および逆高
速フーリエ変換の係数および参照関数を格納する係数用
バッファメモリであり、（８）は標準バスインターフェ
イス、（９）は標準バスである。外部インターフェイス
として標準バスインターフェイス（８）を持っているた
め、レーダの使用目的によりディジタルパルス圧縮処理
時のサンプルデータ数および圧縮比等を変更したい場合
、標準バス（９）を経てデータおよびプログラムのアッ
プローディング、ダウンローディングすることにより容
易となり、他のレーダのディジタルパルス圧縮装置とし
ても流用できるようになる。FIG. 2 is a block diagram of a digital pulse compression device showing a second embodiment of the present invention, in which (1) is a digital signal processor that performs fast Fourier transform, reference function multiplication, and inverse fast Fourier transform; It is capable of performing basic operations such as conversion, reference function multiplication, and inverse fast Fourier transform. (2), (3)
, (5), and (6) are buffer memories for Hitodeba and calculation, respectively, which enable double buffering, and (4) is a digital signal processor (Fast Fourier transform, reference function multiplication, and inverse Fast Fourier transform performed by 11). This is a coefficient buffer memory that stores conversion coefficients and reference functions, (8) is a standard bus interface, and (9) is a standard bus.Since it has a standard bus interface (8) as an external interface, it is easy to use for radar. If you want to change the number of sample data and compression ratio during digital pulse compression processing depending on the purpose of use, it is easy to upload and download data and programs via the standard bus (9), and the digital pulse compression of other radars can be changed. It can also be used as a device.
第３図はこの発明の第３の実施例を示すディジタルパル
ス圧縮装置の構成図であり、 （１５−１） 。FIG. 3 is a block diagram of a digital pulse compression device showing a third embodiment of the present invention (15-1).
（１５−２）はそれぞれディジタルパルス圧縮装置。(15-2) are digital pulse compression devices.
（８−１１、（８−２）はそれぞれ標準バスインターフ
ェイス、 （１２）はホストＣＰＵである。(8-11 and (8-2) are standard bus interfaces, respectively, and (12) is a host CPU.
上記のように構成されたディジタルパルス圧縮装置（１
５）においては、外部とのインターフェイスが標準バス
（９）によって共通化されているため。Digital pulse compression device (1
In 5), the interface with the outside is shared by the standard bus (9).
ホストＣＰ Ｕ （１２）側からアドレス管理、制御し
。Address management and control from the host CPU (12) side.
複数のディジタルパルス圧縮装置（１５）を同時に並列
動作させることにより、処理の分散化、処理時間の短縮
化を可能としている。By simultaneously operating a plurality of digital pulse compression devices (15) in parallel, processing can be distributed and processing time can be shortened.
例えば、第４図（ａ）のように高速フーリエ変換および
参照関数乗算および逆高速フーリエ変換の処理時間の和
がレーダの送信パルス周期よりも長くなる場合、２回目
のディジタルパルス圧縮処理の開始時間がＴｐだけ遅れ
ることになる。したがってＮ回路目にはＴ 、 （Ｎ−
１）の処理遅延時間が発生する。この問題は第４図（ｂ
）のようにディジタルパルス圧縮装置（１５−１） 、
（１５−２）を並列に動作させることによって、解消
される。For example, as shown in Figure 4(a), if the sum of the processing times of fast Fourier transform, reference function multiplication, and inverse fast Fourier transform is longer than the radar transmission pulse period, the start time of the second digital pulse compression process will be delayed by Tp. Therefore, the Nth circuit has T, (N-
1) Processing delay time occurs. This problem is shown in Figure 4 (b
), such as a digital pulse compression device (15-1),
This problem can be solved by operating (15-2) in parallel.
第５図はこの発明の第４の実施例のソフトウェア開発環
境を示す図であり、 （１０）はパーソナルコンピュー
タ、 （１３）、 （１４）はそれぞれパーソナルコ
ンピュータ（ｌＯ）上で動作する制御９編集用ツール（
ｌＯ）
およびソフトウェア開発ツール、 （１１）は試験装置
、 （１２）、 （１５）はそれぞれ試験装置［）上に
構成されるホストＣＰＵおよびディジタルパルス圧縮装
置であり、ホストＣＰ Ｕ （１２）とディジタルパル
ス圧縮装置（１５）とは標準バスインターフェイス（８
）によって接続される。FIG. 5 is a diagram showing the software development environment of the fourth embodiment of the present invention, in which (10) is a personal computer, (13) and (14) are control 9 editing operating on a personal computer (IO), respectively. Tools for (
(11) is the test equipment, (12) and (15) are the host CPU and digital pulse compression device respectively configured on the test equipment [), and the host CPU (12) and the digital The pulse compression device (15) is a standard bus interface (8
) connected by
上記のように構成されたディジタルパルス圧縮装置にお
いてはパーソナルコンピュータ（ｌＯ）上で動作するソ
フトウェア開発ツール（１４）によりソフトウェアの作
成、デバッグを行い２作成したソフトウェアのリアルタ
イムでの動作を確認するためには、パーソナルコンピュ
ータ（ｌＯ）上で動作する制御９編集用ツール（１３）
により試験装置（１１）を介してディジタルパルス圧縮
装置（１５）にソフトウェアをダウンロードし、実際に
ソフトウェアを動作させることができる。入力データお
よび出力データの転送も同様にパーソナルコンピュータ
（ｌＯ）により行なうことができる。最終的なシステム
への組み込みに際しては標準バスインターフェイス（８
）を持つホストＣＰ Ｕ （１２）側でディジタルパル
ス圧縮装置（１５）にソフトウェアをダウンロードして
使用する。In the digital pulse compression device configured as described above, software is created and debugged using a software development tool (14) running on a personal computer (IO). 2. To check the real-time operation of the created software is a control 9 editing tool (13) that runs on a personal computer (IO)
The software can be downloaded to the digital pulse compression device (15) via the test device (11) and actually operated. Transfer of input data and output data can likewise be performed by a personal computer (IO). When incorporating into the final system, standard bus interface (8
) The software is downloaded and used by the digital pulse compression device (15) on the host CPU (12) side.
［発明の効果］
この発明は９以上説明したように構成されているので、
以下に示すような効果を奏する。[Effect of the invention] Since this invention is configured as explained above,
The following effects are achieved.
高速フーリエ変換および参照関数乗算および逆高速フー
リエ変換をディジタルシグナルプロセッサ（１）で行な
うことにより、サンプルデータ数および圧縮比等を変更
する場合、プログラムまたはパラメータを変更するだけ
で良く、また外部とのインターフェイスも共通化されて
いるため他のレーダのディジタルパルス圧縮装置として
も利用できる。By performing fast Fourier transform, reference function multiplication, and inverse fast Fourier transform in the digital signal processor (1), when changing the number of sample data, compression ratio, etc., it is only necessary to change the program or parameters, and there is no external connection. Since the interface is also standardized, it can also be used as a digital pulse compression device for other radars.
第１図はこの発明の第１の実施例を示すディジタルパル
ス圧縮装置の構成図、第２図はこの発明の第２の実施例
を示すディジタルパルス圧縮装置の構成図、第３図はこ
の発明の第３の実施例を示すディジタルパルス圧縮装置
の構成図、第４図はこの発明の第３の実施例を示すディ
ジタルパルス圧縮装置の処理時間を説明する図、第５図
はこの発明の第４の実施例を示すディジタルパルス圧縮
装置のソフトウェア開発環境を説明する図、第６図は従
来のディジタルパルス圧縮装置の構成図である。
図において（１）はディジタルシグナルプロセッサ、
（２） 、 （３）は演算用および入力用バッファメモ
リ、（４）は係数用バッファメモリ、 （５） 、 ｆ
６）は演算用および出力用バッファメモリ、（７）はプ
ログラム制御装置、（８）は標準バスインターフェイス
、（９）は標準バス、 （１０）はパーソナルコンピュ
ータ、 （１１）は試験装置、 （１２）はホストＣＰ
Ｕ。
（１３）は制御９編集用ツール、 （１４）はソフトウ
ェア開発ツール、 （１５）、 （１５−１） 、 （
１５−２１、はディジタルパルス圧縮装置、 （１６）
はＡ／Ｄ変換器、 （１７）は高速フーリエ変換器、
（１８）は参照関数乗算器。
（１９）は逆高速フーリエ変換器、 （２０）は後段信
号処理部である。
なお、各図中間−または相当部分を示す。FIG. 1 is a block diagram of a digital pulse compression device showing a first embodiment of the invention, FIG. 2 is a block diagram of a digital pulse compression device showing a second embodiment of the invention, and FIG. 3 is a block diagram of a digital pulse compression device showing a second embodiment of the invention. FIG. 4 is a diagram illustrating the processing time of the digital pulse compression device according to the third embodiment of the present invention, and FIG. FIG. 6 is a diagram illustrating the software development environment of a digital pulse compression device according to the fourth embodiment, and FIG. 6 is a configuration diagram of a conventional digital pulse compression device. In the figure, (1) is a digital signal processor,
(2), (3) are calculation and input buffer memories, (4) are coefficient buffer memories, (5), f
6) is a calculation and output buffer memory, (7) is a program control device, (8) is a standard bus interface, (9) is a standard bus, (10) is a personal computer, (11) is a test device, (12) ) is host CP
U. (13) is a control 9 editing tool, (14) is a software development tool, (15), (15-1), (
15-21, digital pulse compression device, (16)
is an A/D converter, (17) is a fast Fourier transformer,
(18) is a reference function multiplier. (19) is an inverse fast Fourier transformer, and (20) is a subsequent signal processing section. Note that the middle or corresponding portion of each figure is shown.
Claims (1)
エ変換および参照関数乗算および逆高速フーリエ変換を
行なうデイジタルシグナルプロセツサと、データの入出
力ともにダブルバツフアリングを可能にする複数個の演
算用バツフアメモリと、高速フーリエ変換および参照関
数乗算および逆高速フーリエ変換等の演算時に用いる係
数や参照関数等を格納する係数用バツフアメモリと、上
記デイジタルシグナルプロセッサおよび演算用バツフア
メモリおよび係数用バツフアメモリに対し、必要に応じ
てアドレスの発生およびバスの制御および演算命令等を
行なうプログラム制御装置とを具備したことを特徴とす
るデイジタルパルス圧縮装置。A digital signal processor that performs fast Fourier transform, reference function multiplication, and inverse fast Fourier transform on the digital signal from the A/D converter, and multiple calculation processors that enable double buffering for both data input and output. A buffer memory, a coefficient buffer memory that stores coefficients and reference functions used in calculations such as fast Fourier transform, reference function multiplication, and inverse fast Fourier transform, and a buffer memory for coefficients, which stores coefficients and reference functions used in calculations such as fast Fourier transform, reference function multiplication, and inverse fast Fourier transform, and the digital signal processor and buffer memory for calculations and buffer memory for coefficients as necessary. 1. A digital pulse compression device comprising a program control device that generates addresses, controls a bus, and issues arithmetic instructions, etc.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246769A JPH04125486A (en) | 1990-09-17 | 1990-09-17 | Digital pulse compression device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246769A JPH04125486A (en) | 1990-09-17 | 1990-09-17 | Digital pulse compression device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04125486A true JPH04125486A (en) | 1992-04-24 |
Family
ID=17153395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246769A Pending JPH04125486A (en) | 1990-09-17 | 1990-09-17 | Digital pulse compression device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04125486A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303810A (en) * | 1992-01-18 | 1994-04-19 | Tani Electronics Industry Co., Ltd. | Magazine rack and positional adjustment system therefor |
-
1990
- 1990-09-17 JP JP2246769A patent/JPH04125486A/en active Pending
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