JPH04123549A - Packet delay measurement device - Google Patents
Packet delay measurement deviceInfo
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- 238000005259 measurement Methods 0.000 title claims abstract description 112
- 230000005540 biological transmission Effects 0.000 claims abstract description 29
- 230000002776 aggregation Effects 0.000 claims description 12
- 238000004220 aggregation Methods 0.000 claims description 12
- 230000001934 delay Effects 0.000 claims description 9
- 239000000284 extract Substances 0.000 claims description 6
- 238000007726 management method Methods 0.000 description 31
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、パケットを扱うネットワークで生じるパケッ
ト遅延を計測するパケット遅延測定装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a packet delay measurement device that measures packet delay occurring in a network that handles packets.
（従来の技術）
従来より、パケット遅延測定装置はパケットを扱うネッ
トワーク通信の分野で利用されている。(Prior Art) Packet delay measuring devices have conventionally been used in the field of network communications that handle packets.
従来のパケット遅延測定装置の一例として、計時用のタ
イマ・カウンタを持ち、送信時のタイマ・カウンタの計
時値を送信時刻としてパケットに付与して送信し、受信
時のタイマ・カウンタの計時値として得られる受信時刻
とパケットに付与された送信時刻との差を求め、これを
パケッ］・遅延として得るように構成された装置か一般
に知られている。As an example of a conventional packet delay measurement device, it has a timer/counter for time measurement, and the timer/counter value at the time of transmission is added to the packet as the transmission time, and the timer/counter value at the time of reception is added to the packet and sent. A device is generally known that is configured to calculate the difference between the obtained reception time and the transmission time assigned to the packet, and obtain this as the packet delay.
第４図のブロック図に従来のパケット遅延測定装置の基
本的Ｊｌｌｆｆの一例を示すように、タイマ・カウンタ
３で計時される時刻信号は、信号＆ｉ４を介して測定用
パケット発生回路３４に供給され、第５図のパケット・
フォーマットに示すように、パラケト・ヘッダ３０およ
びデータ部３１とともに送信時刻３２として測定用パケ
ットに付与される。As shown in the block diagram of FIG. 4, which shows an example of the basic Jllff of the conventional packet delay measuring device, the time signal measured by the timer/counter 3 is supplied to the measurement packet generation circuit 34 via the signal &i4. , the packet in Figure 5.
As shown in the format, a transmission time 32 is added to the measurement packet together with a parameter header 30 and a data section 31.
パケット発生回路３４は、この測定用パケットを自装置
宛として、送信＆１２よりネットワークへ送信する。こ
の測定用パケットは、ネットワーク内を経て受信線１０
より測定用パケット受信回路３５で受信される。測定用
パケット受信回路３５は、この測定用パケットから送信
時刻３２を取り出して、信号線１２を介して遅延算出回
路ｌ３へ供給する。遅延算出回Ｂ１３は、この送信時刻
３２とタイマ・カウンタ３で計時され、信号線５を介し
て供給される受信時刻との差を算出し、パケット遅延値
として信号線１４を介してメモリ部３６へ供給し、メモ
リ部３６においてこれを一旦記憶する。The packet generation circuit 34 sends this measurement packet to the network via Send &12, addressed to its own device. This measurement packet is sent to the receiving line 10 through the network.
The measurement packet receiving circuit 35 receives the measurement packet. The measurement packet receiving circuit 35 extracts the transmission time 32 from this measurement packet and supplies it to the delay calculation circuit l3 via the signal line 12. The delay calculation circuit B13 calculates the difference between the transmission time 32 and the reception time measured by the timer/counter 3 and supplied via the signal line 5, and stores it as a packet delay value via the signal line 14 in the memory section 36. and temporarily stores it in the memory unit 36.
以上の一連の処理が、測定用パケットの送受信毎に繰り
返され、メモリ部３６にはパケット遅延値が順次に蓄積
される。集計処理部３７は、メモリ部３６に蓄積された
パケット遅延値を信号線２０を介して取り出し、パケッ
ト遅延に関する統計情報を集計して、信号線２２を介し
て出力する。The above series of processes is repeated every time a measurement packet is transmitted/received, and the packet delay values are sequentially accumulated in the memory section 36. The aggregation processing section 37 takes out the packet delay values accumulated in the memory section 36 via the signal line 20, aggregates statistical information regarding the packet delay, and outputs it via the signal line 22.
（発明が解決しようとする課題）
以上のように構成された従来のパケット遅延測定装置に
おいては、タイマ・カウンタのビット数により制限され
る計測可能な遅延の上限を超過して測定用パケットが到
着した場合には、遅延算出回路１３で正しい遅延値が得
られないので、パケット遅延に関する統計情報が正しく
得られないという問題が存在していた。(Problem to be Solved by the Invention) In the conventional packet delay measurement device configured as described above, a measurement packet arrives after exceeding the upper limit of measurable delay, which is limited by the number of bits of the timer/counter. In this case, the delay calculation circuit 13 cannot obtain a correct delay value, so there is a problem that statistical information regarding packet delay cannot be obtained correctly.
本発明は、このような従来のパケット遅延測定装置が有
する問題点を解決するもので、第１の目的は、計測可能
な遅延の上限を超過して測定用パケットか到着した場合
に、これを検出してパケット遅延に関する統計情報をよ
り正しく得られるようにするものであり、第２の目的は
、計測可能な遅延の上限を超過して測定用パケットが到
着した場合に、これをより多く検出し、パケット遅延に
関する統計情報をさらに正しく得られるようにするとと
もに、パケット廃棄に関する統計情報をも得られるよう
にするものである。The present invention solves the problems of conventional packet delay measurement devices, and its first purpose is to detect measurement packets when they arrive after exceeding the upper limit of measurable delay. The second purpose is to detect more measurement packets that arrive after exceeding the upper limit of measurable delay. In addition, statistical information regarding packet delays can be obtained more accurately, and statistical information regarding packet discards can also be obtained.
（課閥を解決するための手段）
これらの目的を達成するために、第１の発明は、時刻を
計時するタイマ・カウンタと、このタイマ・カウンタの
２゜倍（ｋは正の整＃！）の周期で動作する順序カウン
タと、タイマ・カウンタの示す時刻を送信時刻として付
与し、順序カウンタの計数値を管理番号として付与した
測定用パケットを一定時間毎に自装置宛としてネットワ
ークへ送信するとともに、順序カウンタヘカウント・ク
ロック信号を与える測定用パケット発生回路と、この測
定用パケット発生回路より送信した自装置宛の測定用パ
ケットをネットワークより受信し、付与された送信時刻
および管理番号を取り出す測定用パケット受信回路と、
この測定用パケット受信回路で得た送信時刻とタイマ・
カウンタの示す受信時刻に基づいてパケット遅延を算出
する遅延算出回路と、測定用パケット受信回路で得た管
理番号と順序カウンタの現在の計数値とから、遅延算出
回路により得たパケット遅延の受け入れ可否を判定する
判定回路と、この判定回路で受け入れ可と判定された場
合に、測定用パケット受信回路により得た管理番号と対
応づけて遅延算出回路により得たパケット遅延を記憶す
るメモリ部と、このメモリ部に記憶されたパケット遅延
に基づいてパケット遅延情報を集計する集計処理部とを
具備するように構成されている。(Means for Solving Section Problems) In order to achieve these objects, the first invention includes a timer/counter that measures time, and a timer/counter that is multiplied by 2 degrees (k is a positive integer #!). ), the time indicated by the timer counter is assigned as the transmission time, and the measurement packet, which is assigned the count value of the order counter as the management number, is sent to the network at regular intervals, addressed to the device itself. At the same time, there is a measurement packet generation circuit that provides a count clock signal to the order counter, and a measurement packet sent from this measurement packet generation circuit addressed to the device is received from the network, and the assigned transmission time and management number are extracted. A measurement packet receiving circuit,
The transmission time and timer obtained by this measurement packet receiving circuit
The delay calculation circuit calculates the packet delay based on the reception time indicated by the counter, and the acceptability of the packet delay obtained by the delay calculation circuit from the management number obtained by the measurement packet reception circuit and the current count value of the order counter. a determination circuit that determines the packet delay; a memory unit that stores the packet delay obtained by the delay calculation circuit in association with the management number obtained by the measurement packet reception circuit when the determination circuit determines that the packet is acceptable; The apparatus is configured to include an aggregation processing section that aggregates packet delay information based on packet delays stored in the memory section.
また、第２の発明は、判定回路が、測定用パケット受信
回路により得た管理番号と順序カウンタの現在の計数値
とに加えて、メモリ部よりその管理番号に対応する測定
用パケットの到着情報を得て、これらに基づいて遅延算
出回路により得たパケット遅延の受け入れ可否を判定し
ζ判定回路で受け入れ可と判定された場合に、メモリ部
が、測定用パケット受信回路により得た管理番号と対応
づけて、遅延算出回路により得たパケット遅延に加えて
測定用パケットの到着情報を記憶し、集計処理部カーメ
モリ部に記憶されたパケット遅延に基づいてパケット遅
延情報を集計することに加えて、メモリ部に記憶された
測定用パケットの到着情報に基づいてパケット廃棄情報
を集計するように構成されている。Further, in the second invention, the determination circuit receives, in addition to the management number obtained by the measurement packet receiving circuit and the current count value of the order counter, arrival information of the measurement packet corresponding to the management number from the memory section. Based on these, the delay calculation circuit determines whether or not the packet delay obtained is acceptable, and if the ζ determination circuit determines that it is acceptable, the memory unit stores the management number and the packet delay obtained by the measurement packet reception circuit. In addition to the packet delay obtained by the delay calculation circuit, the measurement packet arrival information is stored in association with the packet delay calculation circuit, and the aggregation processing section adds up the packet delay information based on the packet delay stored in the car memory section. , is configured to compile packet discard information based on arrival information of measurement packets stored in the memory unit.
（作用）
本発明は、前記の構成により、判定回路は、測定用パケ
ット受信時に取り出した管理番号と順序カウンタの現在
の計数値との関係をもとにして、順序カウンタの周期か
タイマ・カウンタの２“倍であることに基づいてその測
定用パケット送信から受信までの間にタイマ・カウンタ
が１周以上経過して２〜２ｋ周目である場合、あるいは
２ｋｘＪ＋［２〜２’］周目（ｊは正の整数）である場
合を検出し、その場合には、そのパケットに関するパケ
ット遅延の受け入れを否としてメモリ部に知らせ、メモ
リ部は判定回路で受け入れ可と判定された場合にのみパ
ケット遅延を記憶することにより、パケット遅延に関す
る統計情報をより正しく得られるようにしたものである
。(Function) According to the above configuration, the determination circuit determines whether the period of the sequence counter or the timer counter is based on the relationship between the management number extracted at the time of receiving the measurement packet and the current count value of the sequence counter. Based on the fact that the measurement packet is 2" times larger than (j is a positive integer), and in that case, the memory unit is notified that the packet delay for that packet is not acceptable, and the memory unit processes the packet only when the decision circuit determines that the packet delay is acceptable. By storing delays, statistical information regarding packet delays can be obtained more accurately.
また、判定回路は測定用パケット受信時に取り出した管
理番号と順序カウンタの現在の計数値との関係をもとに
、順序カウンタの周期がタイマ・カウンタの２１倍であ
ることに基づいて、その測定用パケットの送信から受信
までの間にタイマ・カウンタが１周以上経過して２〜２
ｋ周目である場合、あるいは２’ｘｊ＋［２〜２“］周
目である場合を検出するとともに、メモリ部よりその管
理番号に対応する測定用パケットの到着情報を得て到着
済みであるならば、その測定用パケットの送信から受信
までの間に順序カウンタが１周以上経過したための二重
到着であって、タイマ・カウンタが２′周以上経過して
いる場合に相当するため、これを検出し、これらの場合
には、そのパケットに関するパケット遅延の受け入れを
否としてメモリ部に知らせ、メモリ部は判定回路で受け
入れ可と判定された場合にのみパケット遅延を記憶する
ことにより、パケット遅延に関する統計情報をさらに正
しく得られるように構成したものでさ、る。In addition, the determination circuit determines whether the period of the sequence counter is 21 times that of the timer counter based on the relationship between the management number extracted at the time of receiving the measurement packet and the current count value of the sequence counter. The timer/counter has passed one cycle or more between the sending and receiving of the packet for
It detects if it is the k-th round or the 2'xj+[2~2''] round, and obtains the arrival information of the measurement packet corresponding to the management number from the memory section, and if it has already arrived. For example, this is a double arrival because the sequence counter has passed one cycle or more between the transmission and reception of the measurement packet, and this corresponds to a case where the timer counter has passed 2' cycles or more. In these cases, the memory unit is notified that the packet delay regarding the packet is not acceptable, and the memory unit stores the packet delay only when the determination circuit determines that the packet delay is acceptable. It has been configured to obtain more accurate statistical information.
さらに、メモリ部はその管理番号と対応づけてパケット
遅延および測定用パケットの到着情報を記憶するので、
集計処理部はこのパケット到着情報をもとにパケット廃
棄情報についても集計できるように構成したものである
。Furthermore, since the memory unit stores packet delay and measurement packet arrival information in association with the management number,
The aggregation processing section is configured so that it can also aggregate packet discard information based on this packet arrival information.
（実施例）
第１図は、本発明によるパケット遅延測定装置の一実施
例を示すブロック図である。(Embodiment) FIG. 1 is a block diagram showing an embodiment of a packet delay measuring device according to the present invention.
第１図に示すように、測定用パケットを自装置宛とし、
送信線２を介してネットワークへ送信する測定用パケッ
ト発生口路１と、時刻を計時するタイマ・カウンタ３と
、このタイマ・カウンタ３の２倍の周期を持ち測定用パ
ケットの送信毎にカウントする順序カウンタ７と、受信
線■０を介してネットワークから測定用パケットを受信
する測定用パケット受信回路１１と、測定用パケットの
遅延を算出する遅延算出回路１３と、受信した測定用パ
ケットに関するパケット遅延の受け入れ可否を判定する
判定回路１７と、パケット遅延を記憶するメモリ部１９
と、パケット遅延に関する統計情報を集計する集計処理
部２１とを具備している。As shown in Figure 1, the measurement packet is addressed to the own device,
A measurement packet generation path 1 that transmits to the network via a transmission line 2, a timer/counter 3 that measures time, and a period twice as long as this timer/counter 3 and counts each time a measurement packet is transmitted. A sequence counter 7, a measurement packet receiving circuit 11 that receives measurement packets from the network via the reception line 0, a delay calculation circuit 13 that calculates the delay of the measurement packet, and a packet delay related to the received measurement packet. a determination circuit 17 that determines whether or not a packet can be accepted, and a memory unit 19 that stores packet delays.
and an aggregation processing unit 21 that aggregates statistical information regarding packet delays.
次に、前記のように構成された装置の動作について説明
する。Next, the operation of the apparatus configured as described above will be explained.
タイマ・カウンタ３で計時される時刻は、信号線４を介
して測定用パケット発生回路１に供給され、順序カウン
タ７の示す計数値も信号線８を介して測定用パケット発
生回路路１に供給される。そして、第３図のパラケト・
フォーマットに示すように、バラケト・ヘッダ３０およ
びデータ部３１とともに、送信時刻３２および管理番号
３３として測定用パケットに付与される。The time measured by the timer/counter 3 is supplied to the measurement packet generation circuit 1 via the signal line 4, and the count value indicated by the order counter 7 is also supplied to the measurement packet generation circuit 1 via the signal line 8. be done. And the paraket in Figure 3
As shown in the format, a transmission time 32 and a management number 33 are added to the measurement packet together with a discrete header 30 and a data section 31.
測定用パケット発生回路１は、この測定用パケットを自
装置宛として送信線２からネットワークへ送信するとと
もに、信号線６を介して順序カウンタ７ヘカウント・ク
ロック信号を供給する。送信された測定用パケットは、
ネットワーク内を経て、受信線１０より測定用パケット
受信回路１１で受信される。The measurement packet generation circuit 1 transmits the measurement packet to the network from the transmission line 2 to its own device, and also supplies a count clock signal to the order counter 7 via the signal line 6. The sent measurement packet is
The measurement packet reception circuit 11 receives the measurement packet from the reception line 10 through the network.
測定用パケット受信回路１１は、この測定用パケットか
ら送信時刻３２を取り出して信号線１２を介して遅延算
出回路１３へ供給する。遅延算出回路１３においては、
この送信時刻３２と、タイマ・カウンタ３で計時され、
信号線５を介して供給される受信時刻との差を算出し、
パケット遅延値として信号線１４を介してメモリ部１９
へ供給する。The measurement packet receiving circuit 11 extracts the transmission time 32 from the measurement packet and supplies it to the delay calculation circuit 13 via the signal line 12. In the delay calculation circuit 13,
This transmission time 32 and the timer/counter 3 are used to measure the time,
Calculate the difference with the reception time supplied via the signal line 5,
The packet delay value is stored in the memory unit 19 via the signal line 14.
supply to
このときのパケット遅延算出の計算式は、ＴＤ＝７２−
Ｔ、（モジュロ２′）・・・・・・第１式ただし、Ｔ、
は送信時刻、Ｔ２は受信時刻、ｎはタイマ・カウンタ３
のヒツト数、ＴＤは遅延値である。The formula for calculating packet delay at this time is TD=72−
T, (modulo 2')...First formula, where T,
is the sending time, T2 is the receiving time, n is timer/counter 3
The number of hits, TD is the delay value.
また、測定用パケット受信回路１１は、測定用パケット
より管理番号３３をも取り出して、信号線１５および１
６を介してメモリ部１９および判定回路１７へそれぞれ
供給する。判定回路１７においては、この管理番号３３
と信号線９を介して供給される順序カランタフの現在の
計数値との関係をもとに、順序カウンタの周期がタイマ
・カウンタの２倍であることから、その測定用パケット
送信から受信までの間にタイマ・カウンタが１周以上経
過して偶数縄目である場合を検出する。The measurement packet receiving circuit 11 also extracts the management number 33 from the measurement packet, and the signal lines 15 and 1
6 to the memory section 19 and the determination circuit 17, respectively. In the determination circuit 17, this management number 33
Based on the relationship between the current count value of the order counter supplied via the signal line 9, and since the cycle of the order counter is twice that of the timer counter, the period from transmission to reception of the measurement packet is In the meantime, if the timer/counter has passed one round or more and there is an even number of stitches, it is detected.
このときの判定式は、
Ｎ２−Ｎ、≧２′″−１（モジュロ２″）・・・・・・
第２式ただし、Ｎ１は管理番号すなわち送信時の順序カ
ウンタの計数値、Ｎ２は受信時の順序カウンタの計数値
、ｍは順序カウンタ７のビット数である。The determination formula at this time is N2-N, ≧2'''-1 (modulo 2'')...
In the second equation, N1 is the management number, that is, the count value of the order counter at the time of transmission, N2 is the count value of the order counter at the time of reception, and m is the number of bits of the order counter 7.
判定回路１７は、第２式が成立した場合に、そのパケッ
トに関するパケット遅延の受け入れを否とし、信号線１
８を介してメモリ部１９へ伝える。メモリ部１９は、パ
ケット遅延の受け入れが否でない場合に、信号線１５を
介して供給される管理番号と対応づけて、信号線１４よ
り供給されるパケット遅延値を記憶する。If the second equation holds true, the determination circuit 17 rejects the packet delay for that packet and connects the signal line 1.
8 to the memory unit 19. The memory unit 19 stores the packet delay value supplied from the signal line 14 in association with the management number supplied via the signal line 15 when the packet delay is accepted.
以上の一連の処理が測定用パケットの送受信毎に繰り返
され、メモリ部１９にはパケット遅延値が順次に記憶さ
れる。集計処理部２１は、メモリ部１９に記憶されたパ
ケット遅延値を信号線２０を介して取り出し、パケット
遅延に関する統計情報を集計して、信号線２２を介して
出力する。The above series of processes is repeated every time a measurement packet is transmitted/received, and the packet delay values are sequentially stored in the memory unit 19. The aggregation processing section 21 takes out the packet delay values stored in the memory section 19 via the signal line 20, aggregates statistical information regarding the packet delay, and outputs it via the signal line 22.
以上のように本発明の第１の実施例によれば、タイマ・
カウンタ３の２倍の周期である順序カウンタ７を設け、
測定用パケットには送信時刻３２ｋ加えて順序カウンタ
の示す現在の計数値を管理番号３３として付与すること
とし、受信時に測定用パケットより取り出した管理番号
３３と順序カウンタ７の現在の計数値とから、そのパケ
ットに関するパケット遅延の受け入れ可否を判定する判
定回路１７を設け、さらに、判定回路１７で受け入れ可
と判定された場合だけ、メモリ部１９がパケット遅延を
記憶するように構成することにより、計測可能な遅延の
上限を超過して測定用パケットが到着Ｌ７た場合に、こ
れを検出してパケット遅延に関する統計情報をより正し
く得られるようにすることができる。As described above, according to the first embodiment of the present invention, the timer
A sequence counter 7 whose period is twice that of the counter 3 is provided,
The measurement packet is given the transmission time 32k plus the current count value indicated by the order counter as a management number 33, and the management number 33 extracted from the measurement packet at the time of reception and the current count value of the order counter 7 are , a determination circuit 17 is provided to determine whether the packet delay associated with the packet is acceptable, and the memory unit 19 is configured to store the packet delay only when the determination circuit 17 determines that the packet delay is acceptable. When the measurement packet arrives L7 after exceeding the upper limit of possible delay, this can be detected and statistical information regarding the packet delay can be obtained more accurately.
（第２の実施例）
第２図は、本発明の第２の実施例の基本的構成を示すブ
ロック図である。(Second Embodiment) FIG. 2 is a block diagram showing the basic configuration of a second embodiment of the present invention.
第２図において、第１図に示した実施例と異なる点は、
測定用パケット受信回路２３からメモリ部２５へ測定用
パケットの到着情報を供給するように構成した点、メモ
リ部２５は測定用パケットの遅延値に加えて到着情報を
記憶するように構成した点、判定回路２７は管理番号と
順序カウンタの計数値を比較するだけではなく、測定用
パケットの到着情報を用いるように構成した点、集計処
理部２９はノ々ケットの遅延に関する統計情報に加えて
、廃棄に関する統計情報も集計するように構成した点で
ある。In FIG. 2, the differences from the embodiment shown in FIG. 1 are as follows:
The measurement packet reception circuit 23 is configured to supply the measurement packet arrival information to the memory unit 25, and the memory unit 25 is configured to store the measurement packet arrival information in addition to the delay value of the measurement packet. The determination circuit 27 is configured not only to compare the management number and the count value of the order counter, but also to use the arrival information of the measurement packet, and the aggregation processing unit 29 is configured to use the statistical information regarding Nonoket's delay. The point is that the system is configured to also aggregate statistical information regarding disposal.
このように構成されたパケット遅延測定装置の動作につ
いて説明する。The operation of the packet delay measuring device configured as described above will be explained.
まず、測定用パケット発生回路１、タイマ・カウンタ３
、順序カウンタ７における動作は、第１の実施例と同し
てあって、測定用パケット発生回路１より送信された測
定用パケットはネットワーク内を経て、受信ｉｉｏより
測定用パケット受信回路２３で受信される。First, measurement packet generation circuit 1, timer/counter 3
, the operation of the order counter 7 is the same as in the first embodiment, and the measurement packet transmitted from the measurement packet generation circuit 1 passes through the network and is received by the measurement packet reception circuit 23 from the receiving IIO. be done.
測定用パケット受信回路２３は、この測定用パケットよ
り送信時刻３２を取り出して信号線１２を介して遅延算
出回路１３へ供給する。遅延算出回路１３における動作
も第１の実施例と同様であって、パケット遅延値を算出
して信号線１４を介してメモリ部２５へ供給する。The measurement packet receiving circuit 23 extracts the transmission time 32 from this measurement packet and supplies it to the delay calculation circuit 13 via the signal line 12. The operation of the delay calculation circuit 13 is also similar to that in the first embodiment, and a packet delay value is calculated and supplied to the memory section 25 via the signal line 14.
また、測定用パケット受信回路２３ては、測定用パケッ
トより管理番号３３を取り出して信号線１５．１６を介
してメモリ部２５および判定回路２７へそれぞれ供給す
る。Further, the measurement packet receiving circuit 23 extracts the management number 33 from the measurement packet and supplies it to the memory section 25 and the determination circuit 27 via the signal lines 15 and 16, respectively.
判定回路２７では、この管理番号３３と信号線９を介し
て供給される順序カウンタ７の現在の計数値との関係を
もとに、順序カウンタの周期かタイマ・カウンタの２倍
であることから、測定用パケットの送信から受信までの
間にタイマ・カウンタが１周以上経過して偶数周囲であ
る場合を検出する。Based on the relationship between this management number 33 and the current count value of the sequence counter 7 supplied via the signal line 9, the determination circuit 27 determines that the cycle of the sequence counter is twice that of the timer counter. , a case where the timer/counter has passed one cycle or more between the transmission and reception of the measurement packet and the timer/counter is around an even number is detected.
このときの判定式は、第１の実施例と同しく、先の第２
式による。The determination formula at this time is the same as in the first embodiment, and the second
According to the formula.
また、判定回路２７ては、メモリ部２５より信号線２６
を介して当該管理番号に対応する測定用パケットの到着
情報を得て到着済みであるならば、測定用パケットの送
信から受信までの間に順序カウンタが１周以上したため
の二重到着であるので、タイマ・カウンタが２周以上経
過して３周目以上となっている場合として検出する。Further, the determination circuit 27 also uses the signal line 26 from the memory section 25.
If the arrival information of the measurement packet corresponding to the management number is obtained through , and the measurement packet has already arrived, this is because the sequence counter has completed one cycle or more between the transmission and reception of the measurement packet, resulting in double arrival. , it is detected that the timer/counter has passed two or more rounds and reached the third or more round.
判定回路２７は、これら２つのいずれがか成立した場合
に、そのパケットに関するパケット遅延の受け入れを否
としてメモリ部２５へ信号線１８を介して伝える。メモ
リ部２５は、パケット遅延の受け入れか否でない場合に
、信号線１５を介して供給される管理番号と対応づけて
、信号線１４より供給されるパケット遅延値および信号
線２４より供給されるパケット到着情報を記憶する。If either of these two conditions holds true, the determination circuit 27 determines that the packet delay for that packet is not acceptable and notifies the memory unit 25 via the signal line 18. The memory unit 25 stores the packet delay value supplied from the signal line 14 and the packet supplied from the signal line 24 in association with the management number supplied via the signal line 15 when the packet delay is not accepted or rejected. Remember arrival information.
以上の一連の処理が測定用パケットの送受信毎に繰り返
され、メモリ部２５には管理番号と対応づけてパケット
遅延値およびパケット到着情報か記憶される。The above series of processing is repeated every time a measurement packet is transmitted/received, and the packet delay value and packet arrival information are stored in the memory unit 25 in association with the management number.
集計処理部２９は、メモリ部２５に記憶されたパケット
遅延値を信号線２０を介して取り出し、パケット遅延に
関する統計情報を集計するとともに、メモリ部２５に記
憶された管理番号と対応づけたパケット到着情報を信号
線２８を介して取り出し、未到着であるものを廃棄とみ
なしてパケット廃棄に関する統計情報を集計して、信号
線２２を介して出力する。The aggregation processing unit 29 retrieves the packet delay values stored in the memory unit 25 via the signal line 20, aggregates statistical information regarding packet delays, and also calculates packet arrival values associated with the management numbers stored in the memory unit 25. Information is taken out via the signal line 28, and packets that have not arrived are considered to be discarded, and statistical information regarding packet discards is compiled and output via the signal line 22.
以上で説明したように、本発明の第２の実施例によれば
、第１の実施例における構成に加えて、判定回路２７を
、受信時に測定用パケットより取り出した管理番号３３
と順序カウンタの現在の計数値とに加えて、メモリ部２
５よりその管理番号に対応する測定用パケットの到着情
報を得て、これらに基づいてそのパケットに関するパケ
ット遅延の受け入れ可否を判定するように構成している
。As explained above, according to the second embodiment of the present invention, in addition to the configuration of the first embodiment, the determination circuit 27 is configured to use the management number 33 extracted from the measurement packet at the time of reception.
In addition to the current count value of the order counter, memory section 2
5, the arrival information of the measurement packet corresponding to the management number is obtained, and based on this information, it is determined whether or not the packet delay regarding the packet is acceptable.
また、メモリ部２５を、判定回路２７で受け入れ可と判
定された場合に、そのパケットの管理番号と対応づけて
パケット遅延および測定用パケットの到着情報を記憶す
るように構成している。Further, the memory unit 25 is configured to store packet delay and measurement packet arrival information in association with the management number of the packet when the determination circuit 27 determines that the packet is acceptable.
さらに、集計処理部２９を、メモリ部２５に記憶された
パケット遅延に基づいてパケット遅延情報を集計すると
ともに、メモリ部２５に記憶された測定用パケットの到
着情報に基づいてパケット廃棄情報をも集計するように
構成することにより、計測可能な遅延の上限を超過して
測定用パケットか到着した場合も検出し、パケット遅延
に関する統計情報をさらに正しく得られるようにすると
ともに、パケット廃棄に関する統計情報も得られるよう
にすることができる。Furthermore, the aggregation processing unit 29 is configured to aggregate packet delay information based on the packet delay stored in the memory unit 25, and also aggregate packet discard information based on the arrival information of the measurement packets stored in the memory unit 25. By configuring it to do so, it is possible to detect when a measurement packet arrives after exceeding the upper limit of measurable delay, making it possible to obtain more accurate statistical information on packet delay, as well as statistical information on packet discard. can be obtained.
なお、以上の第１および第２の実施例では、順序カウン
タの周期がタイマ・カウンタの２倍である場合について
説明を行なったが、これを２１倍としてもよく、その場
合には判定式として第２式の代わりに次の第３式を用い
る。In addition, in the above first and second embodiments, the case where the period of the order counter is twice that of the timer counter has been explained, but this may be set to 21 times, and in that case, the determination formula is The following third equation is used instead of the second equation.
Ｎ２−Ｎ、≧２°−’ （モジュロ２″）・・・・・・
第３式この場合、ｋの値が大きくなるほど計測可能な遅
延の上限を超過して測定用パケットが到着した場合の検
出能力か高くなる。N2-N, ≧2°-' (modulo 2'')...
Equation 3 In this case, the larger the value of k, the higher the detection ability when a measurement packet arrives after exceeding the upper limit of measurable delay.
（発明の効果）
以上で説明したように、本発明は、第１に、判定回路は
測定用パケット受信時に取り出した管理番号と順序カウ
ンタの現在の計数値との関係をもとに、順序カウンタの
周期かタイマ・カウンタの２″倍であることに基づいて
、その測定用パケットの送信から受信までの間にタイマ
・カウンタが１周以上経過して２〜２゛周目である場合
、あるいは２’ｘｊ＋［２〜２゛コ周目である場合を検
出し、その場合には、そのパケットに関するパケット遅
延の受け入れを否としてメモリ部に知らせ、メモリ部は
判定回路で受け入れ可と判定された場合にのみパケット
遅延を記憶することにより、パケット遅延に関する統計
情報をより正しく得ることかできる。(Effects of the Invention) As explained above, the present invention has the following features: Firstly, the determination circuit calculates the order counter based on the relationship between the management number taken out at the time of receiving the measurement packet and the current count value of the order counter. If the timer counter has passed one cycle or more and is on the 2nd to 2nd cycle between the transmission and reception of the measurement packet, based on the fact that the period of the measurement packet is 2" times the timer counter, or 2'xj+[2~2゛ times is detected, and in that case, the memory unit is informed that acceptance of the packet delay for that packet is rejected, and the memory unit is determined to be acceptable by the determination circuit. By storing the packet delay only when the packet delay occurs, statistical information regarding the packet delay can be obtained more accurately.
また、第２ｋ、判定回路は測定用パケット受信時に取り
出した管理番号と順序カウンタの現在の計数値との関係
をもとに、１碩序カウンタの周期がタイマ・カウンタの
２ｋ倍であることに基づいてその測定用パケットの送信
から受信までの間にタイマ・カウンタが１周以上経過し
て２〜２゛周目である場合、あるいは２”Ｘｊ＋［２〜
２“］周目である場合を検出するとともに、メモリ部よ
りその管理番号に対応する測定用パケットの到着情報を
得て到着済みであるならば、その測定用パケットの送信
から受信までの間に順序カウンタが１周以上経過したた
めの二重到着であるので、タイマ・カウンタが２１周以
上経過している場合に相当するためこれを検出し、これ
らの場合にはそのパケットに関するパケット遅延の受け
入れを否としてメモリ部に知らせ、メモリ部は判定回路
で受け入れ可と判定された場合にのみパケット遅延を記
憶することにより、パケット遅延に関する統計情報をさ
らに正しく得ることかできる。そして、メモリ部はその
管理番号と対応づけてパケット遅延および測定用パケッ
トの到着情報を記憶するので、集計処理部はこのパケッ
ト到着情報をもとにパケット廃棄情報についても集計で
きる。In addition, the 2kth judgment circuit determines that the period of the 1st order counter is 2k times that of the timer counter, based on the relationship between the management number extracted at the time of receiving the measurement packet and the current count value of the order counter. Based on the measurement packet, if the timer/counter has passed one cycle or more between the transmission and reception of the measurement packet, and it is the 2nd to 2nd cycle, or 2"Xj+[2 to
2"], and also obtains the arrival information of the measurement packet corresponding to the management number from the memory section. If the measurement packet has already arrived, the time between the transmission and reception of the measurement packet is detected. Since this is a double arrival because the sequence counter has passed one round or more, this corresponds to the case where the timer counter has passed 21 rounds or more, so this is detected, and in these cases, the packet delay for that packet is accepted. By notifying the memory unit that the packet delay is not acceptable and storing the packet delay only when the determination circuit determines that the packet delay is acceptable, the memory unit can obtain more accurate statistical information regarding the packet delay. Since packet delay and measurement packet arrival information are stored in association with the numbers, the aggregation processing section can also aggregate packet discard information based on this packet arrival information.
第１図は、本発明の第１の実施例におけるパケット遅延
測定装置のブロック図、第２図は、本発明の第２の実施
例におけるパケット遅延測定装置のブロック図、第３図
は、本発明の第１および第２の実施例のパケット遅延測
定装置におけるパケット・フォーマットを説明する概念
図、第４図は、従来のパケット遅延測定装置のブロック
図、第５図は、従来のパケット遅延測定装置におけるパ
ケット・フォーマットを説明する概念図である。
１１．
１７．
１９．
２１．
１・・・測定用パケッ
３・・・タイマ・カラ
７・・・順序カウンタ
１２・・・測定用パケッ
１３・・・遅延算出回路
２７・・・判定回路
２５・・・メモリ部
２９・・・集計処理部
ト発生回路
ンタ
ト受信回路FIG. 1 is a block diagram of a packet delay measuring device according to a first embodiment of the present invention, FIG. 2 is a block diagram of a packet delay measuring device according to a second embodiment of the present invention, and FIG. 3 is a block diagram of a packet delay measuring device according to a second embodiment of the present invention. A conceptual diagram explaining the packet format in the packet delay measuring devices of the first and second embodiments of the invention, FIG. 4 is a block diagram of the conventional packet delay measuring device, and FIG. 5 is a diagram of the conventional packet delay measuring device. FIG. 2 is a conceptual diagram illustrating a packet format in the device. 11. 17. 19. 21. 1...Measurement packet 3...Timer/color 7...Sequence counter 12...Measurement packet 13...Delay calculation circuit 27...Judgment circuit 25...Memory section 29... Aggregation processing section T generation circuit N Tato reception circuit
Claims (2)
・カウンタの２＾ｋ倍（ｋは正の整数）の周期で動作す
る順序カウンタと、 前記タイマ・カウンタの示す時刻を送信時刻として付与
し、前記順序カウンタの計数値を管理番号として付与し
た測定用パケットを一定時間毎に自装置宛としてネット
ワークへ送信するとともに、前記順序カウンタへカウン
ト・クロック信号を印加する測定用パケット発生回路と
、 前記測定用パケット発生回路より送信した自装置宛の測
定用パケットをネットワークより受信し、付与された送
信時刻および管理番号を取り出す測定用パケット受信回
路と、 前記測定用パケット受信回路で得た送信時刻と前記タイ
マ・カウンタの示す受信時刻とに基づいてパケット遅延
を算出する遅延算出回路と、前記測定用パケット受信回
路で得た管理番号と前記順序カウンタの現在の計数値と
から、前記遅延算出回路により得たパケット遅延の受け
入れ可否を判定する判定回路と、 前記判定回路で受け入れ可と判定された場合に、前記測
定用パケット受信回路により得た管理番号と対応づけて
前記遅延算出回路により得たパケット遅延を記憶するメ
モリ部と、 前記メモリ部に記憶されたパケット遅延に基づいてパケ
ット遅延情報を集計する集計処理部と、を具備すること
を特徴とするパケット遅延測定装置。(1) A timer/counter that measures time, a sequence counter that operates at a cycle 2^k times that of the timer/counter (k is a positive integer), and a time indicated by the timer/counter that is assigned as a transmission time. , a measurement packet generation circuit that transmits a measurement packet to which the count value of the sequence counter is assigned as a management number to the network at regular intervals to the own device, and applies a count clock signal to the sequence counter; a measurement packet receiving circuit that receives the measurement packet addressed to the device itself transmitted from the measurement packet generation circuit from the network and extracts the assigned transmission time and management number; and the transmission time and the transmission time obtained by the measurement packet reception circuit. A delay calculation circuit that calculates a packet delay based on the reception time indicated by the timer counter, and a delay calculation circuit that calculates a packet delay based on the management number obtained by the measurement packet reception circuit and the current count value of the order counter. a determination circuit that determines whether the obtained packet delay is acceptable; and when the determination circuit determines that the packet delay is acceptable, the packet obtained by the delay calculation circuit in association with the management number obtained by the measurement packet reception circuit; A packet delay measurement device comprising: a memory unit that stores delays; and a total processing unit that totals packet delay information based on the packet delays stored in the memory unit.
より得た管理番号と前記順序カウンタの現在の計数値と
に加えて、前記メモリ部よりその管理番号に対応する測
定用パケットの到着情報を得て、これらに基づいて遅延
算出回路により得たパケット遅延の受け入れ可否を判定
し、 前記判定回路で受け入れ可と判定された場合に、前記メ
モリ部が、前記測定用パケット受信回路により得た管理
番号と対応づけて、前記遅延算出回路により得たパケッ
ト遅延に加えて測定用パケットの到着情報を記憶し、 前記集計処理部が、前記メモリ部に記憶されたパケット
遅延に基づいてパケット遅延情報を集計することに加え
て、前記メモリ部に記憶された測定用パケットの到着情
報に基づいてパケット廃棄情報を集計することを特徴と
する前記請求項１に記載のパケット遅延測定装置。(2) In addition to the management number obtained by the measurement packet receiving circuit and the current count value of the order counter, the determination circuit receives arrival information of the measurement packet corresponding to the management number from the memory unit. Based on these, the delay calculation circuit determines whether or not the packet delay obtained is acceptable, and if the determination circuit determines that the packet delay is acceptable, the memory section stores the management information obtained by the measurement packet reception circuit. In addition to the packet delay obtained by the delay calculation circuit, arrival information of the measurement packet is stored in association with the packet delay number, and the aggregation processing section calculates packet delay information based on the packet delay stored in the memory section. 2. The packet delay measuring device according to claim 1, further comprising summing up packet discard information based on arrival information of measurement packets stored in the memory unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242720A JP2640985B2 (en) | 1990-09-14 | 1990-09-14 | Packet delay measurement device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242720A JP2640985B2 (en) | 1990-09-14 | 1990-09-14 | Packet delay measurement device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123549A true JPH04123549A (en) | 1992-04-23 |
| JP2640985B2 JP2640985B2 (en) | 1997-08-13 |
Family
ID=17093244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2242720A Expired - Fee Related JP2640985B2 (en) | 1990-09-14 | 1990-09-14 | Packet delay measurement device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2640985B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450394A (en) * | 1994-03-10 | 1995-09-12 | Northern Telecom Limited | Delay monitoring of telecommunication networks |
| US5790543A (en) * | 1995-09-25 | 1998-08-04 | Bell Atlantic Network Services, Inc. | Apparatus and method for correcting jitter in data packets |
| US5805602A (en) * | 1995-09-25 | 1998-09-08 | Bell Atlantic Network Services, Inc. | Network monitoring system for cell delay variation |
| US5966387A (en) * | 1995-09-25 | 1999-10-12 | Bell Atlantic Network Services, Inc. | Apparatus and method for correcting jitter in data packets |
-
1990
- 1990-09-14 JP JP2242720A patent/JP2640985B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450394A (en) * | 1994-03-10 | 1995-09-12 | Northern Telecom Limited | Delay monitoring of telecommunication networks |
| US5790543A (en) * | 1995-09-25 | 1998-08-04 | Bell Atlantic Network Services, Inc. | Apparatus and method for correcting jitter in data packets |
| US5805602A (en) * | 1995-09-25 | 1998-09-08 | Bell Atlantic Network Services, Inc. | Network monitoring system for cell delay variation |
| US5966387A (en) * | 1995-09-25 | 1999-10-12 | Bell Atlantic Network Services, Inc. | Apparatus and method for correcting jitter in data packets |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2640985B2 (en) | 1997-08-13 |
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