JPH0394856U - - Google Patents

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JPH0394856U
JPH0394856U JP305290U JP305290U JPH0394856U JP H0394856 U JPH0394856 U JP H0394856U JP 305290 U JP305290 U JP 305290U JP 305290 U JP305290 U JP 305290U JP H0394856 U JPH0394856 U JP H0394856U
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JP
Japan
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modulation
circuit
test code
demodulation
section
Prior art date
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JP305290U
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Landscapes

  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

【図面の簡単な説明】
第1図は、本考案の全体構成を示すブロツク図
、第2図、第3図は従来のブロツク図、第3図は
、本考案の一実施例を示すブロツク図である。第
4図はデータ処理回路11の処理方法を示す図。 9……ビツトカウンター回路、10……エラー
チツク回路、11……データ処理回路、12……
設定ビツトA。

Claims (1)

    【実用新案登録請求の範囲】
  1. 変復調部及び制御部とからなる変復調装置にお
    いて試験符号を発生する回路を変調部の入力側に
    設け、変復調装置間で試験する時に試験符号を変
    調し、一方復調部の出力に前記試験符号の受信ビ
    ツト数をカウントする回路及び受信した試験符号
    の誤りをチエツクするエラーチエツク回路とそれ
    らの情報からビツト誤り率を算出表示するデータ
    処理回路をもつてある設定ビツトごとに誤りビツ
    ト率を表示することを特徴としたエラーチエツク
    試験装置。
JP305290U 1990-01-19 1990-01-19 Pending JPH0394856U (ja)

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JP305290U JPH0394856U (ja) 1990-01-19 1990-01-19

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JPH0394856U true JPH0394856U (ja) 1991-09-27

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ID=31506893

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