JPH037687U - - Google Patents
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- Publication number
- JPH037687U JPH037687U JP6582189U JP6582189U JPH037687U JP H037687 U JPH037687 U JP H037687U JP 6582189 U JP6582189 U JP 6582189U JP 6582189 U JP6582189 U JP 6582189U JP H037687 U JPH037687 U JP H037687U
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- JP
- Japan
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- control element
- rectifying
- circuit
- fet
- registration request
- Prior art date
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- Pending
Links
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- 239000003990 capacitor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
Landscapes
- Rectifiers (AREA)
Description
第１図は本考案の基本構成を示すブロツク図、
第２図は第１図の動作を示す波形図、第３図、第
４図は従来技術を示すブロツク図、第５図は、本
考案の一実施例を示す回路図である。 ＶＡ：交流電圧源、Ｄ１〜Ｄ４：ダイオード、
Ｑ１〜Ｑ５：パワーＭＯＳ・ＦＥＴ、Ｔ１〜Ｔ４
：電流検出トランス、Ｃ１：平滑コンデンサ、Ｒ
Ｌ：負荷。
第２図は第１図の動作を示す波形図、第３図、第
４図は従来技術を示すブロツク図、第５図は、本
考案の一実施例を示す回路図である。 ＶＡ：交流電圧源、Ｄ１〜Ｄ４：ダイオード、
Ｑ１〜Ｑ５：パワーＭＯＳ・ＦＥＴ、Ｔ１〜Ｔ４
：電流検出トランス、Ｃ１：平滑コンデンサ、Ｒ
Ｌ：負荷。
Claims (1)
- 交流電源の整流回路において、整流素子として
パワーＭＯＳ・ＦＥＴ等のエンハンスメント型制
御素子を用い、該制御素子に流れる電流値に応じ
た電圧値で、該制御素子を制御し、上記交流電源
の電圧より、負荷側電圧が低い時のみ、上記制御
素子を導通させる回路構成としたことを特徴とす
る整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6582189U JPH037687U (ja) | 1989-06-07 | 1989-06-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6582189U JPH037687U (ja) | 1989-06-07 | 1989-06-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH037687U true JPH037687U (ja) | 1991-01-24 |
Family
ID=31597998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6582189U Pending JPH037687U (ja) | 1989-06-07 | 1989-06-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH037687U (ja) |
-
1989
- 1989-06-07 JP JP6582189U patent/JPH037687U/ja active Pending