JPH0350662A - Processing control system for parallel computer - Google Patents

Processing control system for parallel computer

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JPH0350662A
JPH0350662A JP18469689A JP18469689A JPH0350662A JP H0350662 A JPH0350662 A JP H0350662A JP 18469689 A JP18469689 A JP 18469689A JP 18469689 A JP18469689 A JP 18469689A JP H0350662 A JPH0350662 A JP H0350662A
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JP
Japan
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task
processing
flag register
group
host
Prior art date
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Pending
Application number
JP18469689A
Other languages
Japanese (ja)
Inventor
Hideaki Imai
秀明 今井
Hideo Wada
英夫 和田
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Publication date
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Publication of JPH0350662A publication Critical patent/JPH0350662A/en
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Abstract

PURPOSE:To simultaneously execute plural task processing in conformity to an unoperating PE state by starting one task processing in assigning a necessary and minimum PE group to it, and deciding the end of processing. CONSTITUTION:In order to execute plural task processing, a host processor 1 sends a corresponding command classified by a task to each PE group assigned for each task processing through a bus 3 on the basis of a PE starting flag register 8 classified by the task, and starting the move corresponding to each task individually to each PE, and waits a command acknowledge signal individually from each PE classified by the task processing through a signal line 6. A PE command acknowledge flag register 9 classified by the task is monitored, and when all the PEs to constitute the PE group assigned for one task processing return the command acknowledge signals, it is decided that that task processing is started normally, and hereafter, a PE processing end flag register 10 classified by the task is monitored. The register 10 receives a signal to show whether the processing in each PE for each task is finished or not through the signal line 7.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は並列計算機の処理制御方式に係り、特に複数の
処理エレメントを格子状に配置した並列計算機において
、複数のタスク処理に対して分割した処理エレメント群
を起動して、複数のタスク処理を同時に行う制御方式に
関する。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a processing control method for a parallel computer, and in particular, in a parallel computer in which a plurality of processing elements are arranged in a lattice shape, the present invention relates to a method for controlling processing of a plurality of tasks by dividing the This invention relates to a control method for activating a group of processing elements to simultaneously process multiple tasks.

〔従来の技術〕[Conventional technology]

従来の並列計算機は、例えば特開昭60−118968
号公報に記載のように、ホスト処理装置が全部の処理エ
レメントの起動を行い、全部の処理エレメントが1つの
タスクについて処理を終了したことを確認して、再びホ
スト処理装置が全部の処理エレメントを起動し、全部の
処理エレメントで次の1つのタスクについて処理を行う
ようになっている。
Conventional parallel computers include, for example, Japanese Patent Application Laid-Open No. 60-118968.
As described in the publication, the host processing device starts all the processing elements, confirms that all the processing elements have finished processing one task, and then restarts all the processing elements again. It is started and all processing elements process the following one task.

第5図に、この種の並列計算機の構成例を示す。FIG. 5 shows an example of the configuration of this type of parallel computer.

第5図において、1はホスト処理装置(以下、ホストと
略称する)、2は格子状に配列された複数の処理エレメ
ント(PE)である。ここで、各処理エレメントをPE
1j (i=1〜m、j=1〜n)で表わす、3はホス
ト1から全てのPE2に送る情報(コマンド、データ)
をのせるパス、4は隣接PE間の通信を行う信号線、2
6は各PE2からホスト1に、自PEが稼動中であるか
否かを示す信号を送る信号線、27は各PE2からホス
ト1に、ホスト1から送られた情報を受けとったことを
示すコマンドアクノリッジ信号を送る信号線である。2
8は全PE2の中で少くとも1つのPEが稼動中である
か、稼動しているPEが全くないかを示すPE−Run
フラグであり、該フラグ28が1のときは、少くとも1
つのPEが稼動中、0のときは稼動しているPEがない
ことを示す。
In FIG. 5, 1 is a host processing device (hereinafter abbreviated as host), and 2 is a plurality of processing elements (PE) arranged in a grid. Here, each processing element is PE
1j (i = 1 to m, j = 1 to n), 3 is information (commands, data) sent from host 1 to all PEs 2
4 is a signal line for communication between adjacent PEs; 2 is a signal line for communication between adjacent PEs;
6 is a signal line that sends a signal from each PE2 to host 1 indicating whether or not its own PE is in operation; 27 is a command that indicates that information sent from host 1 has been received from each PE2 to host 1; This is a signal line that sends an acknowledge signal. 2
8 is PE-Run indicating whether at least one PE is in operation among all PE2 or there is no PE in operation.
flag, and when the flag 28 is 1, at least 1
1 PE is in operation, and when it is 0, it indicates that there is no PE in operation.

29は自PEが稼動中であるか否かを示すRunフラグ
であり、該フラグ29が1のとき稼動中、0のとき稼動
していないことを示す。
Reference numeral 29 is a Run flag indicating whether or not the own PE is in operation; when the flag 29 is 1, it is in operation, and when it is 0, it is not in operation.

第5図に示した並列計算機の全体動作は次の様になる。The overall operation of the parallel computer shown in FIG. 5 is as follows.

まず、ホスト1は、1つのタスク処理を実行する為に、
全てのPE2にパス3を介してコマンドを送り、全ての
PE2に起動をかけ、信号線27を介してコマンドアク
ノリッジ信号を待つ。
First, in order to execute one task process, host 1
A command is sent to all PE2 via path 3, all PE2 are activated, and a command acknowledge signal is waited for via signal line 27.

全てのPE2が信号線27を介してコマンドアクノリッ
ジ信号を返したとき、処理は正常開始されたものと判定
し、以後、ホスト1は、Runフラグ27を監視する*
Runフラグ28は、信号線26を介して各PEから送
られてくる稼動中信号を受け、いずれかのPE2が稼動
中のとき1を示したままであり、全てのPEが非稼動に
なると0になる。Runフラグ28が0になると、ホス
ト1は全てのPE2で1つのタスク処理が終了したと判
定して、次のタスク処理を実行するため、再び全てのP
E2にパス23を介してコマンドを送り、全てのPE2
に起動をかける。
When all PEs 2 return command acknowledge signals via the signal line 27, it is determined that the process has started normally, and the host 1 thereafter monitors the Run flag 27*
The Run flag 28 receives an in-operation signal sent from each PE via the signal line 26, and remains at 1 when any PE 2 is in operation, and becomes 0 when all PEs are inactive. Become. When the Run flag 28 becomes 0, the host 1 determines that one task process has been completed in all PEs 2, and executes the next task process.
Send a command to E2 via path 23 and all PE2
Activate.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記従来技術は、ホスト処理装置が全部の処理エレメン
トに対し、1つのタスク処理の為に起動を行い、全部の
処理エレメントの中で1つの処理エレメントも稼動して
いない状態を識別し、それが検出した時点で1つのタス
ク処理終了の判定を行うので、1つのタスク処理で必要
とする処理エレメント数が少ない場合も、起動する必要
のないPEまで起動され、また、同時に複数のタスク処
理が実行できず、処理エレメントの稼動率、タスク処理
量の点で問題があった。
In the above conventional technology, a host processing device activates all processing elements for processing one task, identifies a state in which not one processing element among all processing elements is operating, and Since the end of one task processing is determined at the time of detection, even if the number of processing elements required for one task processing is small, PEs that do not need to be started are activated, and multiple task processing can be executed at the same time. However, there were problems with the utilization rate of processing elements and the amount of tasks processed.

本発明の目的は、複数の処理エレメントを格子状に配置
した並列計算機において、複数のタスク処理に対して分
割した処理エレメント群を起動して、複数のタスク処理
の同時実行を可能にすることにある。
An object of the present invention is to enable simultaneous execution of multiple task processes by activating divided processing element groups for multiple task processes in a parallel computer in which multiple processing elements are arranged in a grid. be.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的を達成するため、本発明は、格子状に配列され
相互に結合された複数の処理エレメントと、該複数の処
理エレメントの各々に結合されたホスト処理装置とから
なる並列計算機において、ホスト処理装置には、前記複
数の処理エレメントを複数の群に分割し、タスク別に異
なる処理エレメント群を割り当てて起動する手段と、各
処理エレメント群毎に、当該処理エレメント群内に稼動
中の処理エレメントが存在しないことを検出して該処理
エレメント群に割り当てたタスク処理の終了を判定する
手段を設け、複数の処理エレメントの各々は、自処理エ
レメントの稼動状態を前記ホスト処理装置に伝達する手
段を設け、複数の処理エレメントを分割制御して複数の
タスクを並列に実行させるようにしたことである。
In order to achieve the above object, the present invention provides a parallel computer comprising a plurality of processing elements arranged in a lattice shape and coupled to each other, and a host processing device coupled to each of the plurality of processing elements. The apparatus includes a means for dividing the plurality of processing elements into a plurality of groups and allocating and activating different processing element groups for each task, and a means for dividing the plurality of processing elements into a plurality of groups, and for each processing element group, processing elements in operation within the processing element group. Means is provided for detecting the absence of the task and determining the end of task processing assigned to the processing element group, and each of the plurality of processing elements is provided with means for transmitting the operating state of its own processing element to the host processing device. , multiple processing elements are divided and controlled to execute multiple tasks in parallel.

〔作 用〕[For production]

処理対象の各タスクには、自タスク処理で必要とする処
理エレメント数・を表示しておく、ホスト処理装置は、
これに基づいてタスク別に必要最低限の処理エレメント
数の処理エレメント群を割り当てて起動する。起動を受
けた処理エレメントは、正常に稼動するとアクノリッジ
信号をホスト処理装置に返し、処理が終了すると処理終
了信号を同じくホスト処理装置に返す、ホスト処理装置
は、あるタスクに割り当てた処理エレメント群の全ての
処理エレメントから処理終了信号を受は取ると、該タス
クの処理が終了したと判定する。そして、タスク処理の
終了した処理エレメント群を含め未稼動中の処理エレメ
ントを再分割し、次に処理すべきタスクの割り当てを行
う。これにより、処理エレメント群の分割・結合を随時
行い、複数のタスク処理を並列に実施することができる
The host processing device displays the number of processing elements required for processing the own task for each task to be processed.
Based on this, a processing element group with the minimum necessary number of processing elements is allocated and activated for each task. A processing element that has been activated returns an acknowledge signal to the host processing device when it operates normally, and returns a processing end signal to the host processing device when processing is completed. When processing completion signals are received from all processing elements, it is determined that processing of the task has been completed. Then, the inactive processing elements, including the group of processing elements for which task processing has been completed, are redivided, and the next task to be processed is assigned. This makes it possible to divide and combine processing element groups as needed, and to execute multiple task processes in parallel.

〔実施例〕〔Example〕

以下、本発明の一実施例について図面により詳細に説明
する。
Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.

第1図は本発明の一実施例の全体構成図を示したもので
ある。第1図において、1はホスト処理−置(以下、ホ
ストと略称する)、2は処理エレメント(PE)である
、処理エレメント2は格子状に配列され、隣接するもの
同士が信号線4を介して結合されている。ここで、各処
理エレメント2をPE1j (i=1〜m、j=1〜n
)で表わす。
FIG. 1 shows an overall configuration diagram of an embodiment of the present invention. In FIG. 1, 1 is a host processing unit (hereinafter abbreviated as host), 2 is a processing element (PE), and the processing elements 2 are arranged in a grid pattern, with adjacent ones connected to each other via signal lines 4. are combined. Here, each processing element 2 is PE1j (i=1 to m, j=1 to n
).

5はホスト1から各PE個別に、PE1jの起動を行う
信号線、6は各PE個別からホスト1に、PE1jでホ
スト1から送られた情報・起動信号を受けとったことを
示すコマンドアクノリッジ信号を送る信号線、7は各P
E個別からホスト1に、PE1jでの処理が終了したか
否かを示す信号を送る8は起動するPE1jを指示する
PE起動フラグをタスク別に格納するタスク別PE起動
フラグレジスタ、9は起動したPE1jが正常に稼動を
開始したことを示すPEコマンドアクノリッジフラグを
タスク別に格納するタスク別PEコマンドアクノリッジ
フラグレジスタ、10はPE1jでの処理が終了したか
否かを示すPE処理終了フラグをタスク別に格納するタ
スク別PE処理終了フラグレジスタである。全PEを複
数のグループに分割して同時に複数のタスク処理を行う
ため、これらのレジスタ8,9.10はそれぞれ複数(
2〜総PE個数)で構成される。各レジスタのビット長
は総PE個数に対応している。各タスク別PE起動フラ
グレジスタ8は、PE1jを起動する時、該PEjjに
対応するビットは1、未起動のときはOである。同様に
、各タスク別PEコマンドアクノリッジフラグレジスタ
9も、PE1jが正常に稼動を開始すると、該PE1j
に対応するビットは1、未稼動のときはOである。また
、各タスク別PE処理終了フラグレジスタ10も、PE
1jで処理が終了すると、該PE1jに対応するビット
は1.処理が終了しないときは0である。
5 is a signal line from the host 1 to each PE to activate PE1j, and 6 is a command acknowledge signal from each PE to host 1 indicating that PE1j has received the information/activation signal sent from host 1. Sending signal line, 7 is each P
Sends a signal from the individual E to the host 1 indicating whether or not processing in the PE 1j has ended. 8 is a task-specific PE activation flag register that stores a PE activation flag for each task that instructs the PE 1j to be activated. 9 is a PE activation flag register that has activated the PE 1j. A PE command acknowledge flag register for each task stores a PE command acknowledge flag indicating that PE1j has started operating normally, and 10 stores a PE processing end flag for each task that indicates whether processing in PE1j has finished or not. This is a PE processing end flag register for each task. Since all PEs are divided into multiple groups to process multiple tasks at the same time, these registers 8, 9, and 10 each have multiple (
2 to total number of PEs). The bit length of each register corresponds to the total number of PEs. In each task-specific PE activation flag register 8, when PEjj is activated, the bit corresponding to PEjj is 1, and when it is not activated, it is O. Similarly, the PE command acknowledge flag register 9 for each task also registers the PE command acknowledge flag register 9 when the PE 1j starts operating normally.
The bit corresponding to is 1, and is O when not in operation. Furthermore, the PE processing end flag register 10 for each task also
When the process ends at PE1j, the bit corresponding to PE1j becomes 1. It is 0 when the process is not completed.

11は自PEでの処理が終了したか否かを示すPE処理
終了フラグであり、処理が終了すると1、処理が終了し
ないときは0である。
Reference numeral 11 denotes a PE processing end flag indicating whether or not the processing in the own PE has ended, and is 1 when the processing is completed, and 0 when the processing is not completed.

第1図の全体動作は次の様になる。まずホスト1は、複
数のタスク処理を実行する為に、タスク別PE起動フラ
グレジスタ8に基づき、タスク処理別に割り当てられた
各PE群にパス3を介してタスク別に対応するコマンド
を送って、該PE群の各PE個々にタスク別に対応する
起動をかけ、信号線6を介してタスク処理別に各PE個
々からのコマンドアクノリッジ信号を待つ。タスク別P
Eコマンドアクノリッジフラグレジスタ9を監視し、1
つのタスク処理に割り当てられたPE群を構成する全て
のPEがコマンドアクノリッジ信号を返したとき、その
タスク処理は正常開始されたものと判定し、その後はタ
スク別PE処理終了フラグレジスタ10を監視する。タ
スク別PE処理スク処理別に各PEでの処理が終了した
か否かを示す信号を受は取る。このタスク別PE処理終
了フラグレジスタ10により、1つのタスク処理に割り
当てられたPE群での処理が終了したことが判定される
と、このPE群及び未稼動のPE群を再分割して1次の
タスク処理を割り当てる。
The overall operation of FIG. 1 is as follows. First, in order to execute multiple task processes, the host 1 sends commands corresponding to each task via the path 3 to each PE group assigned to each task process based on the task PE activation flag register 8. Each PE in the PE group is activated corresponding to each task, and a command acknowledge signal from each PE is waited for each task processing via the signal line 6. P by task
E command acknowledge flag register 9 is monitored and 1
When all the PEs constituting the PE group assigned to one task processing return a command acknowledge signal, the task processing is determined to have started normally, and thereafter the task-specific PE processing end flag register 10 is monitored. . PE processing by task The receiver receives a signal indicating whether or not processing in each PE has been completed for each task. When it is determined by this task-specific PE processing completion flag register 10 that the processing in the PE group assigned to one task processing has been completed, this PE group and the inactive PE group are re-divided into primary Assign task processing.

第2図はホスト処理装置1の詳細構成図である。FIG. 2 is a detailed configuration diagram of the host processing device 1. As shown in FIG.

図中、第1図と同一部分には同一の番号が付されている
In the figure, the same parts as in FIG. 1 are given the same numbers.

12は未稼動PEの表示を行う未稼動PEフラグレジス
タで、全PE数に対応するビット長を有する。13は処
理を行うタスクの全てを格納するメインタスクメモリ、
14は処理を行うタスクの中で、タスク処理に必要なP
E数が、あらかじめ設定された基準数以下のタスクを格
納するサブタスクメモリである。15はメインメモリ1
3内の処理を行うタスクのタスク処理に必要なPE数が
、設定された基準数以下かどうかチエツクし、サブタス
クメモリ14に格納するタスクの選択を行う必要PE数
チエツク回路である。16はPE群が処理しているタス
クの中で、サブタスクメモリ14を通さずに処理を行っ
ているタスクが在るか否かを示すメインタスク実行フラ
グレジスタで、存在しない場合は0、存在する場合は1
を示す、17は未稼動PEを未稼動PEフラグレジスタ
12より判別し、起動可能PE群に再ブロツク分割する
未稼動処理エレメントチエツク回路である。18はメイ
ンタスク実行フラグレジスタ16により。
Reference numeral 12 denotes an unused PE flag register for displaying unused PEs, and has a bit length corresponding to the total number of PEs. 13 is a main task memory that stores all tasks to be processed;
14 is the P required for task processing among the tasks to be processed.
This is a subtask memory that stores tasks whose number of E is equal to or less than a preset reference number. 15 is main memory 1
This circuit checks whether the number of PEs required for the task processing of the task in step 3 is less than or equal to a set reference number, and selects the task to be stored in the subtask memory 14. 16 is a main task execution flag register that indicates whether or not there is a task that is being processed without going through the subtask memory 14 among the tasks that are being processed by the PE group. If 1
Reference numeral 17 denotes an inactive processing element check circuit that identifies an inactive PE from the inactive PE flag register 12 and re-divides the block into a group of activatable PEs. 18 is based on the main task execution flag register 16.

メインタスクメモリ13側から読み出したタスク、ある
いはサブタスクメモリ14側から読み出したタスクのい
ずれかの選択を行うタスク選択回路である。19はタス
ク処理必要PE群を起動可能PE群と比較し、タスク処
理実行可能かどうかのチエツクを行う起動PEチエツク
回路である。20は起動するPE1jを指示する起動フ
ラグを生成するPE起動フラグ生成回路である。21は
タスク別に起動したPE1jが各々のタスクについて全
て正常に起動したかどうかチエツクする。タスク別PE
起動チエツク回路である。22はタスク別に稼動してい
るPE1jの処理終了状態のチエツクを行い、タスク処
理終了を判定するタスク処理終了チエツク回路である。
This is a task selection circuit that selects either a task read from the main task memory 13 side or a task read from the subtask memory 14 side. Reference numeral 19 denotes an activated PE check circuit that compares the PE group requiring task processing with the activated PE group and checks whether the task processing can be executed. 20 is a PE activation flag generation circuit that generates an activation flag instructing PE 1j to be activated. 21 checks whether the PE 1j activated for each task has been activated normally for each task. PE by task
This is a startup check circuit. Reference numeral 22 denotes a task processing completion check circuit that checks the processing completion state of the PE 1j operating for each task and determines whether task processing has ended.

23はPE1jコマンドアクノリツジフラグデータとP
E1j処理終了フラグデータから未稼動PE1jフラグ
データの生成を行う未稼動PEフラグ生成回路である。
23 is PE1j command acknowledge flag data and P
This is an inactive PE flag generation circuit that generates inactive PE1j flag data from E1j processing end flag data.

第2図に示したホスト処理装置の動作は次の通りである
The operation of the host processing device shown in FIG. 2 is as follows.

メインタスクメモリ13には、処理する全てのタスクが
処理順序及び必要PE数データを付けられて格納してあ
り、サブタスクメモリ14には、必要PE数チエツク回
路15において各々のタスク内に指定されている必要P
E数データと予め定めた基準PE数データを比較し、基
準数以下のタスクを選択してメインタスクメモリ13か
ら読み出して格納しである。処理を行うタスクは、メイ
ンタスクメモリ13とサブタスクメモリ14それぞれか
ら読み出したタスクを、選択回路18において、メイン
タスク実行フラグレジスタ16がOならばメインタスク
メモリ側のタスクを選択し、メインタスク実行フラグレ
ジスタ16が1ならばサブタスクメモリ側のタスクを選
択することにより決定する。メインタスク実行フラグレ
ジスタ16は、PE群で実行中のタスク処理中のタスク
が。
The main task memory 13 stores all the tasks to be processed with the processing order and required PE number data attached, and the subtask memory 14 stores the data specified in each task in the required PE number check circuit 15. Need to be
The E number data is compared with the predetermined reference PE number data, and tasks whose number is equal to or less than the reference number are selected, read out from the main task memory 13, and stored. The task to be processed is one read out from each of the main task memory 13 and subtask memory 14, and in the selection circuit 18, if the main task execution flag register 16 is O, the task on the main task memory side is selected, and the main task execution flag is set. If the register 16 is 1, it is determined by selecting the task on the subtask memory side. The main task execution flag register 16 indicates the task being processed by the PE group.

メインタスクメモリ13から選択したタスクである時に
1.それ以外の時は0となっている。
1. When the task is selected from the main task memory 13. At other times, it is 0.

未稼動PEフラグレジスタ12は全体のPE中での未稼
動PEを示しており、未稼動PEチエツク回路17によ
り起動可能PE群に再ブロツク分割される。起動PEチ
エツク回路19は、選択回路18で選択されたタスクの
必要PE数を起動可能PE群と比較し、タスク処理が可
能であれば、PE起動フラグ生成回路20において、該
選択されたタスクを処理するための起動可能PE群に対
応するPE起動フラグを生成してPE起動フラグレジス
タ8の一つに設定し、信号線5を介して該当PE群の起
動を行い、タスク処理を開始する。
The non-active PE flag register 12 indicates non-active PEs among all the PEs, and the non-active PE check circuit 17 re-blocks them into a group of activatable PEs. The activation PE check circuit 19 compares the required number of PEs for the task selected by the selection circuit 18 with the activation possible PE group, and if the task can be processed, the PE activation flag generation circuit 20 selects the selected task. A PE activation flag corresponding to a PE group that can be activated for processing is generated and set in one of the PE activation flag registers 8, and the corresponding PE group is activated via the signal line 5 to start task processing.

一方、タスク処理が不可能であれば、メインタスク実行
フラグレジスタ16に基づき、起動PEチエツク回路1
9では、選択したタスクがメインタスク側かサブタスク
メモリ側かをチエツクし、メインタスクメモリ側のタス
クであれば、タスク処理が可能となる起動可能PE群が
分割されるまで待ち、サブタスクメモリ側のタスクであ
れば、そのタスクをサブメモリへもどし、選択回路18
を介して次のタスクをサブタスクメモリ14より読み出
し、起動可能PE群との比較チエツクを行う。
On the other hand, if task processing is impossible, the activation PE check circuit 1
In step 9, it is checked whether the selected task is on the main task memory side or on the subtask memory side, and if it is a task on the main task memory side, it waits until the activatable PE group that can process the task is divided, and then the task is transferred to the subtask memory side. If it is a task, the task is returned to the submemory and the selection circuit 18
The next task is read from the subtask memory 14 via the subtask memory 14, and a comparison check with the activatable PE group is performed.

起動したPE群からのコマンドアクノリッジ信号は信号
線6を介して送られて来、タスク別にPEコマンドアク
ノリッジフラグレジスタ9の各々にコマンドアクノリッ
ジフラグとして格納される。
A command acknowledge signal from the activated PE group is sent via the signal line 6, and is stored as a command acknowledge flag in each PE command acknowledge flag register 9 for each task.

PE起動チエツク回路21では、各タスクのPE起動フ
ラグレジスタ8とPEコマンドアクノリッジフラグレジ
スタ9とを比較することにより、タスク処理の開始を確
認する。1つのタスクを処理するために起動したPE群
の全てのPEが正常に起動したことが確認されると、未
稼動PEフラグ生成回路23を介して、未稼動PEフラ
グレジスタ12中の該起動したPE群の各PEに対応す
る未稼動PEフラグのリセット(該当ビット=0)を行
う。
The PE start check circuit 21 checks the start of task processing by comparing the PE start flag register 8 and PE command acknowledge flag register 9 of each task. When it is confirmed that all the PEs in the PE group activated to process one task have been activated normally, the activated PE flag in the unactivated PE flag register 12 is sent to The inactive PE flag corresponding to each PE in the PE group is reset (corresponding bit = 0).

タスク処理を開始したPE群からの処理終了信号は信号
線7を介して送られて来、タスク別にPE処理終了フラ
グレジスタ1oの各々に処理終了フラグとして格納され
る。タスク処理終了チエツク回路1oでは、PEコマン
ドアクノリッジフラグレジスタ9とPE処理終了フラグ
レジスタ10とを比較することにより、タスク別にタス
ク処理終了の判定を行い、処理終了か確認されると、未
稼動PEフラグ生成回路23を介し、未稼動PEフラグ
レジスタ12中のタスク処理終了したPE群の各PEに
対応する未稼動PEフラグをセットする(該当ビット=
1)、同時に、処理終了したタスクがメインタスクメモ
リ側のものであったならば、メインタスク実行フラグレ
ジスタ16をリセットする。
A processing end signal from a PE group that has started task processing is sent via the signal line 7, and is stored as a processing end flag in each PE processing end flag register 1o for each task. The task processing completion check circuit 1o determines the completion of task processing for each task by comparing the PE command acknowledge flag register 9 and the PE processing completion flag register 10, and when it is confirmed that the processing is completed, the inactive PE flag is set. Via the generation circuit 23, set the non-active PE flag corresponding to each PE in the PE group that has completed task processing in the non-active PE flag register 12 (corresponding bit =
1) At the same time, if the task whose processing has been completed is on the main task memory side, the main task execution flag register 16 is reset.

第3図はメインタスクメモリ13内のタスクデータ格納
領域、第4図はサブタスクメモリ14内のタスクデータ
格納領域の構成例で、各タスクデータ格納領域には、当
該タスクの実行順序を指示する番号24、及び当該タス
クの処理のための必要PE数とPE構成内容を指示する
タスク処理PEデータ25が格納されていることを示し
ている。
FIG. 3 shows an example of the configuration of a task data storage area in the main task memory 13, and FIG. 4 shows a configuration example of a task data storage area in the subtask memory 14. Each task data storage area has a number indicating the execution order of the task. 24, and task processing PE data 25 indicating the number of PEs required for processing the task and the PE configuration contents are stored.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、1つのタスク処
理に必要最低限のPE群を割り当てて起動し、終了判定
を行うことにより、複数のタスク処理が、未稼動PE状
態に合わせて同時に実施できる。これにより、未稼動P
Eが遊休PEとなる率が低くできるので、PE稼動率低
下を防ぐことができる。又、タスクの中で、タスク処理
のための必要PE数が少ないタスクは、サブタスクメモ
リに格納しておくことで、タスクに付けられた実行順序
に関係なく早期に実行されるので、タスク処理のターン
アランランド短縮の効果も期待できる。
As explained above, according to the present invention, by allocating the minimum necessary PE group to one task process, activating it, and determining completion, multiple task processes can be executed simultaneously according to the state of the inactive PEs. Can be implemented. As a result, unused P
Since the rate at which E becomes an idle PE can be reduced, a decrease in the PE operating rate can be prevented. Also, among tasks, tasks that require fewer PEs for task processing are stored in the subtask memory and are executed early regardless of the execution order assigned to the task, so task processing is faster. It can also be expected to have the effect of shortening turn-run land.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例の全体構成図、第2図は第1
図におけるホスト処理装置の詳細構成図、第3図はホス
ト処理装置内のメインタスクメモリの構成図、第4図は
ホスト処理装置内のサブタスクメモリの構成図、第5図
は従来の並列計算機の全体構成図である。 1・・・ホスト処理装置、 2・・・処理エレメント(
P E)、 3・・・データバス、 4・・・処理エレ
メント間信号線、 5・・・処理エレメント起動信号線
、 6・・・処理エレメントコマンドアクノリッジ信号
線、 8・・・タスク別処理エレメント起動フラグレジ
スタ、  9・・・タスク別処理エレメントコマンドア
クノリッジフラグレジスタ、1o・・・タスク別処理エ
レメント処理終了フラグレジスタ、  11・・・自処
理エレメント処理終了フラグ、 12・・・未稼動処理
エレメントフラグレジスタ、  13・・・メインタス
クメモリ、14・・・サブタスクメモリ、  15・・
・必要処理エレメント数チエツク回路、  16・・・
メインタスク実行フラグレジスタ、 17・・・未稼動
処理エレメントチエツク回路、  18・・・タスク選
択回路、  19・・・起動処理エレメントチエツク回
路。 2o・・・処理エレメント起動フラグ生成回路、21・
・・タスク別処理エレメント起動チエツク回路、 22・・・タスク処理終了チエツク回路、23・・・未
稼動処理エレメントフラグ生成回路。 第2図 FEfJL’勅怜引 第3図 第4 図
FIG. 1 is an overall configuration diagram of an embodiment of the present invention, and FIG.
3 is a detailed configuration diagram of the host processing device in the figure, FIG. 3 is a configuration diagram of the main task memory in the host processing device, FIG. 4 is a configuration diagram of the subtask memory in the host processing device, and FIG. 5 is a configuration diagram of the conventional parallel computer. It is an overall configuration diagram. 1...Host processing device, 2...Processing element (
P E), 3...Data bus, 4...Signal line between processing elements, 5...Processing element start signal line, 6...Processing element command acknowledge signal line, 8...Task-specific processing element Startup flag register, 9...Task-specific processing element command acknowledge flag register, 1o...Task-specific processing element processing end flag register, 11...Self-processing element processing end flag, 12...Inactive processing element flag Register, 13... Main task memory, 14... Subtask memory, 15...
・Required processing element number check circuit, 16...
Main task execution flag register, 17... Inactive processing element check circuit, 18... Task selection circuit, 19... Activated processing element check circuit. 2o... Processing element activation flag generation circuit, 21.
. . . Processing element start check circuit for each task, 22 . . . Task processing end check circuit, 23 . . . Inactive processing element flag generation circuit. Figure 2 FEfJL' Imperial Reihiki Figure 3 Figure 4

Claims (1)

【特許請求の範囲】[Claims] (1)格子状に配列され相互に結合された複数の処理エ
レメントと、該複数の処理エレメントの各々に結合され
たホスト処理装置とからなる並列計算機において、 前記ホスト処理装置は、前記複数の処理エレメントを複
数の群に分割し、タスク別に異なる処理エレメント群を
割り当てて起動する手段と、各処理エレメント群毎に、
当該処理エレメント群中に稼動中の処理エレメントが存
在しないことを検出して該処理エレメント群に割り当て
たタスク処理の終了を判定する手段を有し、 前記複数の処理エレメントの各々は、自処理エレメント
の稼動状態を前記ホスト処理装置に伝達する手段を有し
、 前記複数の処理エレメントを分割制御して複数のタスク
を並列に実行せしめることを特徴とする並列計算機の処
理制御方式。
(1) In a parallel computer comprising a plurality of processing elements arranged in a grid and coupled to each other, and a host processing device coupled to each of the plurality of processing elements, the host processing device performs the processing of the plurality of processing elements. A means for dividing elements into a plurality of groups, allocating and activating different processing element groups for each task, and for each processing element group,
The processing element has means for detecting that there is no processing element in operation in the processing element group and determining the end of the task processing assigned to the processing element group, and each of the plurality of processing elements 1. A processing control method for a parallel computer, comprising means for transmitting an operating state of a computer to the host processing device, and dividing and controlling the plurality of processing elements to execute a plurality of tasks in parallel.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8892271B2 (en) 1997-10-22 2014-11-18 American Vehicular Sciences Llc Information Transmittal Techniques for Vehicles
US9177476B2 (en) 1997-10-22 2015-11-03 American Vehicular Sciences Llc Method and system for guiding a person to a location

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