JPH03503227A - Ultra-thin submicron MOSFET with intrinsic channel - Google Patents
Ultra-thin submicron MOSFET with intrinsic channelInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 イントリンシックチャンネルを有する 超薄型サブミクロンＭＯ８ＦＥＴ この発明は、半導体トランジスタ装置に関し、特に超薄型シリコン薄膜で製作さ れたサブミクロン金属・酸化物・半導体電界効果トランジスタ（ＭＯＳＦＥＴ） に関する。[Detailed description of the invention] has an intrinsic channel Ultra-thin submicron MO8FET The present invention relates to semiconductor transistor devices, particularly those manufactured using ultra-thin silicon thin films. Submicron metal/oxide/semiconductor field effect transistor (MOSFET) Regarding.
関連技術の説明 ＳＩＭＯＸ（注入された酸素による分離）層のような新しい技術が埋設された酸 化物上に高品質のシリコン薄膜を製造するために最近開発された。例えば文献（ Ｓ 、 Ｓ ｅｙｍｏｕｒおよび本発明者の”Ａ Ｈｌｇｈ Ｐｅｒｆ’ｏｒｍ ａｎｃｅ Ｓｕｂｍｉｃｒｏａ＋ｅｔｅｒＣＭＯＳ／ＳＯＩ ’ｒｅｃｈｎｏ ＋ｏｇｙｕｓｔｎｇｕ＋ｔｒａｔｈｔｎｓｉ＋１ｃｏｎＦ１１ｉｓ ｏｎ Ｓ ＩＭＯＸ’ １９８８年ＶＬＳ Ｉ技術シンポジウム−テクニカル・ダイジ ェスト）参照。この技術は放射硬度を改善し、ボリューム反転を促進するために 使用される。Description of related technology New technologies such as SIMOX (separation by implanted oxygen) layers recently developed to produce high quality silicon thin films on oxides. For example, literature ( S, S eymour and the inventor “A Hlgh Perf’orm” ance Submicroa+eterCMOS/SOI’rechno +ogyustngu+trathtnsi+1conF11is on S IMOX' 1988 VLS I Technology Symposium - Technical Digest See est). This technique improves radiation hardness and promotes volume inversion used.
そのような装置の一例は文献（Ｔ ｓａｏ氏外による、“ＧａｔｅＣｏｕｐｌｉ ｎｇ ａｎｄ Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ Ｅｆｆｅｃｔｓ ｉｎ Ｔｈｉｎ −Ｐｌｌｍ ８０１Ｍ０８ＦＥＴｓ、 Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅ ｒｓ、 １９８８年２月１８日、Ｖｏｌ。An example of such a device is described in the literature (Tsao et al., “GateCoupli ng and Floating-Body Effects in Thin -Pllm 801M08FETs, Electronics Lette rs, February 18, 1988, Vol.
２４、Ｎｏ、４ 、２３８〜３９頁）に記載されている。この文献は、０．１３ ミクロンの厚さと２ ｘ １０１６／ ｃｍ”のチャンネルドープ濃度を有する 長いチャンネル（約３ミクロンのチャンネル長）のＮチャンネルＭＯＳＦＥＴを 開示している。24, No. 4, pp. 238-39). This document states that 0.13 With a thickness of microns and a channel doping concentration of 2 x 1016/cm” N-channel MOSFET with long channel (channel length of approximately 3 microns) Disclosed.
１ミクロン以下のチャンネル長を有する典型的な超薄型ＭＯ８ＦＥＴは装置のバ ンチスルーを阻止するためにチャンネル領域中の高いドープ不純物密度を必要と する。バンチスルーは電気力線がドレインからソースに延び、電位障壁の高さが 減少するときに生じる。この効果は空間電荷領域によってドレインからソースが 遮蔽されるようにチャンネルを充分にドープすることによって通常阻止される。Typical ultra-thin MO8FETs with sub-1 micron channel lengths Requires high doping density in the channel region to prevent trench-through. do. In bunch-through, electric lines of force extend from the drain to the source, and the height of the potential barrier increases. Occurs when it decreases. This effect is caused by a space charge region that moves the source from the drain. This is usually prevented by doping the channel sufficiently so that it is shielded.
サブミクロン装置では、所要のドープ濃度が実質上１０１６ｃ「’を超過して１ ０１７ｃｍ−’に達する可能性がある。このチャンネルドープレベルはまた、チ ャンネル長が減少すると装置の電圧しきい値が低下するしきい値ロールオフ効果 であるショートチャンネル効果を阻止するのに有用である。このようにチャンネ ルをドープすることによって克服されたショートチャンネル効果は、チャンネル 長が減少するときサブしきい値電流電圧特性の劣化させ、それはターンオフ特性 の低下をもたらす。しかしながらチャンネル注入の製造工程が必要になるのに加 えて、これらの装置は電子移動度およびトランスコンダクタンスに関して制限さ れる。それらのサブしきい値特性によりそれらは所望するように迅速にターンオ フしない。In submicron devices, the required doping concentration may be substantially in excess of 1016c 017 cm-'. This channel doping level also Threshold roll-off effect where the voltage threshold of the device decreases as the channel length decreases This is useful in preventing short channel effects. channel like this The short channel effect overcome by doping the channel When the length decreases, the sub-threshold current-voltage characteristic deteriorates and it turns off. resulting in a decrease in However, it requires a manufacturing process for channel injection, and Additionally, these devices are limited in terms of electron mobility and transconductance. It will be done. Their sub-threshold characteristics allow them to turn on as quickly as desired. It doesn't work.
発明の要約 上記の問題の観点から、この発明は通常のバルクＭＯＳＦＥＴで遭遇するバンチ スルーおよびその他のショートチャンネル効果を避け、さらにすぐれたターンオ フ特性、サブしきい値およびトランスコンダクタンス特性を有するサブミクロン チャンネル長を有する超薄型ＭＯ３ＦＥＴを得んとするものである。Summary of the invention In view of the above problems, this invention solves the problem of bunching encountered in ordinary bulk MOSFETs. Avoids through and other short channel effects and provides better turn-on Submicron with transconductance, sub-threshold and transconductance characteristics The objective is to obtain an ultra-thin MO3FET with a channel length.
別の目標は、しきい値電圧がチャンネルドープと無関係に適切なバイアスの選択 により選択され、調整されることのできる超薄型ＭＯ５ＦＥＴを得ることである 。Another goal is to select an appropriate bias so that the threshold voltage is independent of channel doping. The objective is to obtain an ultra-thin MO5FET that can be selected and tuned by .
この発明は、超薄型ＭＯ８ＦＥＴのチャンネル領域を多量にドープするのではな くほぼイントリンシックにすることによってこれらの目的を達成するものである 。バンチスルーおよびショートチャンネル効果は非常に薄いシリコン薄膜を使用 し、チャンネルドープではなく選択可能なバックゲートバイアス電圧を供給する ことによって阻止される。約１０１６ｃｌｌ−３より低いチャンネルドープ濃度 によって、もしもチャンネルの厚さと長さとの比が約に２以下、好ましくは１： ４より大きくないように維持されるならばこのような結果が得られる。チャンネ ルの厚さの絶対値は約０．２ミクロン以下であることが好ましい。This invention avoids heavily doping the channel region of ultra-thin MO8FET. It achieves these objectives by making it almost intrinsic. . Bunch-through and short channel effects use very thin silicon films and provides a selectable backgate bias voltage rather than channel doping. be prevented by this. Channel doping concentration lower than about 1016cll-3 If the channel thickness to length ratio is less than or equal to about 2, preferably 1: This result is obtained if it is kept not greater than 4. Channel Preferably, the absolute thickness of the tile is less than or equal to about 0.2 microns.
装置はＳｏｌ形態で、好ましくはバルク半導体基体上に設けられた埋設された酸 化物層上に形成される。装置の電圧しきい値は基体に適当なバックゲート電圧を 供給することによって設定され、調整される。その結果得られたＭＯＳＦＥＴは バンチスルーおよびショートチャンネル効果を避けることができ、しかも多量に ドープされたチャンネルを有する従来のＭＯＳＦＥＴに比較して改良された動作 特性を有する。The device is in Sol form, preferably with a buried acid disposed on a bulk semiconductor substrate. formed on the compound layer. The voltage threshold of the device is determined by applying an appropriate backgate voltage to the substrate. Set and adjusted by supplying. The resulting MOSFET is Bunch-through and short-channel effects can be avoided, yet Improved operation compared to conventional MOSFETs with doped channels have characteristics.
この発明のこれらおよびその他の特徴および効果は添付図面を参照にした以下の 詳細な説明により当業者には明白になるであろう。These and other features and advantages of the invention are described below with reference to the accompanying drawings. It will be clear to those skilled in the art from the detailed description.
第１図は、この発明により構成されたＭＯＳＦＥＴの断面図である。FIG. 1 is a sectional view of a MOSFET constructed according to the present invention.
第２図は、ＣＭＯＳ形態で配置されているそのような１対のＭＯＳＦＥＴの断面 図である。Figure 2 shows a cross section of a pair of such MOSFETs arranged in CMOS form. It is a diagram.
第３図および第４図はそれぞれ１０”ｃｍ−’および１０１４ｃａｂ−３のチャ ンネルドープ濃度を有する装置の電位分布である。Figures 3 and 4 are for 10"cm-' and 1014cab-3 chamfers, respectively. 2 is the potential distribution of a device with tunnel doping concentration.
第５図は半導体薄膜の厚さの関数として計算された最小チャンネル長のグラフで ある。Figure 5 is a graph of the calculated minimum channel length as a function of semiconductor film thickness. be.
第６図は種々のバックゲートバイアスに対するこの発明により形成された装置の サブしきい値Ｉ−Ｖ特性を示すグラフである。FIG. 6 shows a device formed according to the present invention for various back gate biases. 3 is a graph showing sub-threshold IV characteristics.
第７図は２つの異なるドレイン電圧に対するゲート電圧の関数としてドレイン電 流およびトランスコンダクタンスを示したグラフである。Figure 7 shows the drain voltage as a function of gate voltage for two different drain voltages. 2 is a graph showing current and transconductance.
第８図および第９図はこの発明により構成された装置に対してそれぞれトランス コンダクタンスおよび出力特性の温度・・依存性を示したグラフである。FIGS. 8 and 9 show a transformer for an apparatus constructed according to the present invention, respectively. It is a graph showing the temperature dependence of conductance and output characteristics.
発明の詳細な説明 この発明により構成されたメサで分離されたＮチャンネルＭＯＳＦＥＴの断面図 が第１図に示されている。この発明は、ソースおよびドレインのドープおよびバ イアス電圧の極性が反対であるＰチャンネル装置にも等しく適用可能である。第 １図に示された装置は通常の製造技術によって構成することができる。それは埋 設された絶縁層４上に形成された半導体材料の超薄型（一般に半ミクロン以下） 層２から構成されている。半導体材料としては比較的製造が容易なシリコンが好 ましいが、他の半導体材料もまた使用できる。埋設された絶縁層４は酸化物であ ることが好ましいが、窒化物等の他の絶縁材料もまた使用できる。ＳＩＭＯＸ（ 注入された酸素による分離）技術を製造に使用することが好ましい。Detailed description of the invention Cross-sectional view of an N-channel MOSFET separated by a mesa constructed according to the present invention is shown in FIG. This invention provides a method for doping and buffering the source and drain. It is equally applicable to P-channel devices where the polarity of the ias voltage is reversed. No. The device shown in FIG. 1 can be constructed using conventional manufacturing techniques. It's buried An ultra-thin (generally half a micron or less) semiconductor material formed on the provided insulating layer 4 It is composed of layer 2. Silicon, which is relatively easy to manufacture, is preferred as a semiconductor material. Although preferred, other semiconductor materials can also be used. The buried insulating layer 4 is an oxide. Although preferred, other insulating materials such as nitrides can also be used. SIMOX( Preferably, the technique (separation with injected oxygen) is used for production.
酸化物層４はバルクのシリコンその他の半導体ウェハ６上に形成され、この半導 体ウェハ６はその反対側にバックゲート電極８を備えている。電極８は金属また は多量にドープされた半導体のような導電材料から構成される装置の動作特性を 設定するバックゲートバイアス電圧を受ける。An oxide layer 4 is formed on a bulk silicon or other semiconductor wafer 6 and The body wafer 6 has a back gate electrode 8 on its opposite side. The electrode 8 is made of metal or describes the operating characteristics of devices constructed from conductive materials such as heavily doped semiconductors. Receives back gate bias voltage to be set.
半導体層２の間隔を隔てられた領域は多量にドープされてドレイン領域１０およ びソース領域１２が形成される。ドレイン領域１０とソース領域】２との間に延 在する半導体層２の中間部分はチャンネル領域１４を形成する。この領域は一般 的にイントリンシックであり、それは本の少しドープされただけであることを意 味する。バルクのシリコンは通常あるレベルのドープ不純物を有するが、これら は計画的に導入されたものではない不純物である。バルクのシリコン中のドープ 不純物濃度は典型的に１０ ”ｃｍ−３程度であり、場合によってはそれより多 い。この発明はチャンネル領域に対してドープしないバルクのシリコンか、或い は従来使用されていたチャンネルよりも著しく少ない一般的に低いチャンネルド ープレベルを使用して動作させる。チャンネル領域は“はぼイントリンシック” と呼ぶことができる。この発明の目的に対しては１０１４ｃｒＶ’またはそれよ り低い程度のバルク半導体ドープ不純物レベルから約１０１６ｃｍ−’を越えな い範囲までの濃度として定義される。Spaced apart regions of semiconductor layer 2 are heavily doped to form drain regions 10 and and source regions 12 are formed. A region extending between the drain region 10 and the source region ]2 The intermediate portion of the semiconductor layer 2 that is present forms a channel region 14 . This area is general Intrinsic, meaning it's just a little dope of the book. Taste. Bulk silicon usually has some level of doped impurities; is an impurity that was not intentionally introduced. Doping in bulk silicon Impurity concentrations are typically on the order of 10"cm-3, and in some cases higher. stomach. This invention uses undoped bulk silicon for the channel region or is significantly lower than the channels traditionally used. operation using loop levels. The channel area is “Habo Intrinsic” can be called. 1014crV' or higher for the purposes of this invention. From low bulk semiconductor doping impurity levels to approximately 1016 cm-' It is defined as the concentration up to a certain range.
薄い酸化物層１６はチャンネル領域１４上に設けられる（実際にはこの酸化物層 は通常装置全体にわたって延在する）。絶縁酸化物層１６はチャンネル領域と整 列したポリシリコンゲート１８により覆われている。A thin oxide layer 16 is provided over the channel region 14 (in practice this oxide layer usually extends throughout the device). Insulating oxide layer 16 is aligned with the channel region. It is covered by rows of polysilicon gates 18.
この形式の装置はパンチスルーおよびショートチャンネル効果を生じることなく 動作するように設計されることができることが認められた。これらの現象はバッ クゲート８にバイアス電圧を供給することにより阻止される。それは半導体チャ ンネル領域１４と埋設された酸化物層４との間の境界における電荷キャリアを累 積させる傾向を有する。供給されたバックゲートバイアス電圧はチャンネル中に ドープ不純物を導入することなしにチャンネル領域中に電荷キャリアを誘起させ る電界を生成する。電荷キャリアおよびバックゲートバイアス電圧により誘起さ れた電界はパンチスルーおよびショートチャンネル効果を阻止するのに有効であ ることが認められた。This type of device can be used without punch-through and short channel effects. It was recognized that it could be designed to work. These phenomena This is prevented by supplying a bias voltage to the gate 8. It is a semiconductor cha Accumulating charge carriers at the interface between the tunnel region 14 and the buried oxide layer 4 It has a tendency to accumulate. The supplied backgate bias voltage is Inducing charge carriers in the channel region without introducing doped impurities generates an electric field. induced by charge carriers and backgate bias voltage. electric fields are effective in preventing punch-through and short-channel effects. It was recognized that
適当な動作は、チャンネルの厚さの絶対値およびチャンネルの厚さとチャンネル 長の比に依存することが認められた。Appropriate behavior is the absolute value of the channel thickness and the channel thickness and channel It was found that it depends on the length ratio.
一般的にサブミクロンのチャンネルの厚さが許容されるが、チャンネルの厚さは ０．２ミクロンを越えないことが好ましい。チャンネルの厚さとチャンネル長の 比は１：２よりも小さくしなければならず、１：４よりも小さくすることが好ま しい。埋設層４は約０．３〜０．５ ミクロンの厚さが好ましく、ゲート絶縁層 １６は約０．０１２ ミクロンの厚さである。しかしこれらの寸法は変更するこ とができる。Typically submicron channel thicknesses are acceptable; Preferably it does not exceed 0.2 microns. Channel thickness and channel length The ratio must be less than 1:2 and preferably less than 1:4. Yes. The buried layer 4 preferably has a thickness of about 0.3 to 0.5 microns, and is similar to the gate insulating layer. 16 is approximately 0.012 microns thick. However, these dimensions cannot be changed. I can do it.
この発明のＮチャンネル構造においては、ＭＯＳＦＥＴは約０．２ ミクロンの 厚さのシリコン薄膜で超薄型Ｓｏｌ材料上に構成される。これらの薄膜中のチャ ンネルドープ濃度は約５ Ｘ １０１５ｃｍ−３のバルクドープ濃度によって決 定される。このチャンネルドープ濃度はサブミクロンＭＯＳＦＥＴ中のパンチス ルーおよびショートチャンネル効果を阻止するために一般的に必要な濃度より低 い大きさの程度にわたっているが、充分に機能する装置は一１５Ｖのバックゲー トバイアスの印加により得られる。もっと普通の（もっと高い）チャンネル注入 によるＮチャンネルＭＯ５ＦＥＴが同じウェハ上に形成された。２つの形式の装 置が比較されたとき、はぼイントリンシックなチャンネルを有するこの発明にし たがって形成された装置は電子移動度がｌｏＯｃｍ ２／ｖｓ以上に増加するこ とが認められた。サブしきい値スロープ係数Ｓ （＋ｎｖ／ディケイ）もまた注 入されない装置において約１０ｍｖ／ディケイだけ減少し、改善されたターンオ フ特性が得られた。In the N-channel structure of this invention, the MOSFET has a diameter of approximately 0.2 microns. Constructed on ultra-thin Sol material with a thick silicon film. The cha in these thin films The channel doping concentration is determined by the bulk doping concentration of approximately 5×1015 cm−3. determined. This channel doping concentration is the punch concentration in submicron MOSFET. lower concentrations than typically required to prevent loop and short channel effects. Although they vary in size, a fully functional device uses a -15V backgate. obtained by applying a bias voltage. More common (more expensive) channel injection An N-channel MO5FET was fabricated on the same wafer. Two types of clothing When compared, the present invention has an intrinsic channel. Therefore, the formed device can increase the electron mobility by more than loOcm2/vs. It was recognized that Note also the sub-threshold slope coefficient S (+nv/decay). Reduced by approximately 10mv/decay in unused equipment, resulting in improved turn-off. The following characteristics were obtained.
この発明は各種の回路形態に適用可能である。ＣＭＯＳの実施例が第２図に示さ れている。Ｎチャンネル装置２０は構造の左側に示され、Ｐチャンネル装置２２ は構造の右側に示されている。両装置は第１図に示されたものに類似した方法で 構成され、ＮチャンネルＭＯ５ＦＥＴ２０の素子は文字Ａで識別され、Ｐチャン ネル間Ｏ３ＦＥＴ２２の素子は文字Ｂで識別される。反対極性のバックゲート電 圧が各基体８Ａ、 ８Ｂに供給される。２つの装置の間をさらに分離するために それらは付加的な酸化物層２４上に構成され、この酸化物層２４は半導体基体２ Ｇによって支持されている。This invention is applicable to various circuit configurations. A CMOS implementation is shown in Figure 2. It is. N-channel device 20 is shown on the left side of the structure, and P-channel device 22 is shown on the right side of the structure. Both devices are operated in a manner similar to that shown in FIG. The elements of the N-channel MO5FET 20 are identified by the letter A, and the elements of the N-channel MO5FET 20 are The elements of inter-channel O3FET 22 are identified by the letter B. Back gate voltage of opposite polarity Pressure is supplied to each base 8A, 8B. To provide further separation between the two devices They are constructed on an additional oxide layer 24, which oxide layer 24 Supported by G.
第３図および第４図にはパンチスルーが阻止されるメカニズムが示されている。3 and 4 illustrate the mechanism by which punch-through is prevented.
第３図は０．３５ミクロンの厚さの埋設された酸化物層３０上の０．１ミクロン の厚さのシリコン薄膜２８により形成されたＭＯＳＦＥＴの電位分布を示してい る。ソース３２、ドレイン３４およびチャンネル３６の各領域はシリコン薄膜２ ８中に形成される。第３図においてはチャンネルドープ濃度は］、０１６ｃｍ− ’であり、一方策４図においてはチャンネルはほとんどイントリンシックである （約１０”ｃｔｎ−リ。−２ボルトのバックゲートバイアスが両方のＮチャンネ ル装置のシミュレーションのために使用された。第３図においては、従来のサブ ミクロンＭＯ８ＦＥＴにより必要とされるよりも少ないチャンネルドープ濃度に より、等電位線はチャンネル区域から外れるように偏向されていることが認めら れる。電気力線は等電位線に垂直であるから、これは電気力線がチャンネル区域 から順次偏向されて全ての経路でドレインからソースに延在しないことを意味す る。したがってパンチスルーは阻止される。第４図はソースおよびドレインから 出る電気力線はほとんど真のイントリンシックであるチャンネル領域に一層近接 するが、依然としてパンチスルーは生じない。Figure 3 shows a 0.1 micron layer on a 0.35 micron thick buried oxide layer 30. shows the potential distribution of a MOSFET formed by a silicon thin film 28 with a thickness of Ru. The source 32, drain 34, and channel 36 regions are formed using a silicon thin film 2. Formed during 8. In FIG. 3, the channel doping concentration is ], 016 cm- ’, and in Figure 4, the channel is almost intrinsic. (approximately 10" ctn-re. -2 volt backgate bias on both N-channels) was used for simulation of the system. In Figure 3, the conventional sub Lower channel doping concentration than required by micron MO8FETs It can be seen that the equipotential lines are deflected away from the channel area. It will be done. Since the electric field lines are perpendicular to the equipotential lines, this means that the electric field lines are in the channel area. means that it is sequentially deflected from the source and does not extend from drain to source in all paths. Ru. Punch-through is therefore prevented. Figure 4 shows source and drain The exiting electric field lines are closer to the channel region where they are almost truly intrinsic However, punch-through still does not occur.
第５図は、超薄型ＳＩＭＯＸ薄膜上に形成された充分に空乏化されたほとんどイ ントリンシックであるＭＯＳＦＥＴの数値性を予測するために開発された解析モ デルの結果を示す。Figure 5 shows a fully depleted near-chip formed on an ultra-thin SIMOX thin film. An analytical model developed to predict the numerical properties of intrinsic MOSFETs. Dell results are shown.
この解析は共に充分に空乏化されたほとんどイントリンシックである（約１０” ｃｍ−リＭＯ５ＦＥＴに対するＳＯＩ薄膜の厚さの関数として最小チャンネル長 を描くことによって進められた。結果は深さの関数として均一なチャンネル不純 物濃度分布に対するものであった。はとんどイントリンシックの装置中のチャン ネル不純物濃度レベルは充分なバンチスルー保護を行うには低すぎた。バンチス ルーはドレイン縁部からソースに到達しないで上部および底部ゲートの両者に向 かう電気力線によって禁止される。この効果は解析中−５ｖであった供給された バックゲートバイアスによるものである。Both analyzes are fully depleted and almost intrinsic (approximately 10” cm-minimum channel length as a function of SOI thin film thickness for MO5FETs This was progressed by drawing. The result is uniform channel impurity as a function of depth. It was for the concentration distribution of substances. Most of the time in the intrinsic equipment The channel impurity concentration level was too low to provide sufficient bunch-through protection. Banchis The roux is directed toward both the top and bottom gates without reaching the source from the drain edge. prohibited by such electric lines of force. This effect was supplied at -5v during analysis. This is due to back gate bias.
増加されたＳＯＩ薄膜の厚さくチャンネルを含むシリコン薄膜の厚さ）のために 、第５図は適切な動作のための最小チャンネル長が線形より幾分中なく増加した ことを示す。０．５ミクロンのＳｏｌ薄膜の厚さに対して、最小チャンネル長は 丁度１：２の比に対して約１．１ ミクロンである。この比は０．２ミクロンの チャンネル長に対しては約１＝３であり、０．１ミクロンのチャンネル長に対し ては約１＝４である。Due to the increased thickness of the SOI thin film (thickness of the silicon thin film containing channels) , Figure 5 shows that the minimum channel length for proper operation increases somewhat more than linearly. Show that. For a Sol thin film thickness of 0.5 microns, the minimum channel length is Approximately 1.1 microns for a ratio of just 1:2. This ratio is 0.2 microns Approximately 1 = 3 for channel length, and for a channel length of 0.1 micron is approximately 1=4.
第６図は０．７５ミクロンのチャンネル長、２０ミクロンの幅、およびｏ、１ｇ ミクロンの厚さに構成され、８５度にの温度で１ボルトのドレイン・ソース電圧 で動作するＮチャンネル装置のゲート電圧の関数としてサブしきい値Ｉ−Ｖ特性 を示す。装置のＩ−Ｖ特性はＯからＩＯボルトに変化するバックゲートバイアス について示されている。このグラフから、装置の電圧しきい値がバックゲートバ イアスの適当な設定により予測で特表千３−５０３２２７ （４） きる態様で制御されることができることが認められる。望ましいターンオフ特性 および約０．４ボルトの適切な電圧しきい値がほぼ−４乃至−１Ｏボルトの範囲 のバックゲートバイアスで実現される。Figure 6 shows a channel length of 0.75 microns, a width of 20 microns, and o, 1 g. Constructed to micron thickness, drain-source voltage of 1 volt at temperature of 85 degrees Subthreshold IV characteristics as a function of gate voltage for an N-channel device operating at shows. The device's I-V characteristics vary from O to IO volts with back gate bias is shown. This graph shows that the voltage threshold of the device is Special table 13-503227 (4) predicted by Iasu's appropriate settings It is recognized that this can be controlled in a certain manner. Desired turn-off characteristics and a suitable voltage threshold of about 0.4 volts in the range of approximately -4 to -1O volts. This is achieved with a back gate bias of .
第７図は、チャンネルの厚さ０゜２ミクロン、バルクドープ濃度約５ Ｘ １０ ”ｃｌｌ−’のＮチャンネルＭＯ８ＦＥＴに対するゲート電圧の関数としてドレ イン電流およびトランスコンダクタンスを示しており、しきい値電圧の調整、或 いはバンチスルー注入は行なわれない。完全に機能的な装置は一１５ボルトのバ ックゲートバイアスにより得られた。左側の垂直軸の対数目盛りの電流値に対し てプロットされたドレイン電流曲線は、しきい値の下で顕著な電流を流すことな く３Ｖのドレイン電圧から離れることができることを示している。右側の垂直軸 の対数目盛りに対してプロットされたトランスコンダクタンス曲線は、装置が利 得を与えるように適切に動作することを示している。しかしながら−１５ボルト のバックゲートバイアスによっても、しきい値電圧はドープされたＮチャンネル 装置に関連する通常の正のしきい値電圧とは反対に殆どイントリンシックのチャ ンネルドープ濃度により負レベルにシフトされる。通常の超薄型Ｎチャンネル装 置によれば、カウンタドープはこの負の型の電圧しきい値を得るために必要であ る。Figure 7 shows a channel thickness of 0°2 microns and a bulk doping concentration of approximately 5×10 Drain as a function of gate voltage for “cll-” N-channel MO8FET Indicates current and transconductance, adjusts threshold voltage, or Otherwise, bunch-through injection is not performed. A fully functional device is powered by a 115 volt battery. obtained by gate bias. For the current value on the logarithmic scale of the left vertical axis The drain current curve plotted with This shows that it is possible to move away from a drain voltage of 3V. right vertical axis The transconductance curve plotted against the logarithmic scale of It shows that it works properly to give you benefits. However -15 volts Even with a back-gate bias of Almost an intrinsic charge as opposed to the normal positive threshold voltage associated with the device. channel doping concentration to a negative level. Normal ultra-thin N-channel device According to the theory, counter doping is necessary to obtain this negative type voltage threshold. Ru.
第８図および第９図はこの発明により製作された装置の温度依存性を示している 。特定の装置はチャンネルの厚さが０．１８ミクロン、実効チャンネル長が０． ７５ミクロン、チャンネルの幅が２０ミクロンで、殆どイントリンシックに近い （１０”Ｃ〔３）チャンネルドープ濃度のＮチャンネル２９３２ＭＯ３ＦＥＴで ある。この装置は増大された移動度を示したが、その低いしきい値電圧は室温の 動作に対しては適当でない。しかしながらしきい値は冷却された温度およびバッ クゲートバイアスの印加における動作により増加される。ゲートバイアスの関数 として測定された低いフィールドチャンネル移動度は室温で動作するのと比較し て８５度にの冷却温度において約２．５倍に増加された。室温および８５度Ｋに おける装置のトランスコンダクタンスおよび出力特性はそれぞれ第８図および第 ９図に示されている。ドレイン飽和電流は温度が減少するにしたがって約３０％ 改善されることが認められた。Figures 8 and 9 show the temperature dependence of the device made according to the invention. . The particular device has a channel thickness of 0.18 microns and an effective channel length of 0.18 microns. 75 microns, channel width 20 microns, almost intrinsic In N-channel 2932MO3FET with (10”C[3) channel doping concentration be. Although this device exhibited enhanced mobility, its low threshold voltage was low at room temperature. Not suitable for operation. However, the threshold is operation in the application of gate bias. Function of gate bias The lower field channel mobility measured as compared to operating at room temperature The cooling temperature was increased by about 2.5 times at a cooling temperature of 85 degrees. at room temperature and 85 degrees K The transconductance and output characteristics of the device are shown in Figures 8 and 8, respectively. This is shown in Figure 9. Drain saturation current decreases by approximately 30% as temperature decreases It was recognized that this could be improved.
このようにこの発明は改善された動作特性を示し、しかもチャンネル注入の必要 を避けた優れた超薄型ＭＯ８ＦＥＴを可能にする。この発明のいくつかの実施例 が図示され、説明されたが、当業者には多くの変形変更がこの発明の技術的範囲 を逸脱することなく行うことができることは明瞭であろう。The present invention thus exhibits improved operating characteristics, yet eliminates the need for channel injection. This enables an excellent ultra-thin MO8FET that avoids Some embodiments of this invention Although illustrated and described, many variations and modifications will occur to those skilled in the art that fall within the scope of the invention. It should be clear that this can be done without departing from the
例えばこの発明の技術はＭＯＳＦＥＴではな（ＪＦＥＴにも適用することができ る。したがってこの発明は特定の記載されたちの以外の形態で実現できるもので あることを強調しておく。For example, the technology of this invention is not applicable to MOSFETs (it can also be applied to JFETs). Ru. Therefore, this invention may be embodied in forms other than those specifically described. Let me emphasize one thing.
距離 （ミクロン） ＦＩＧ、３゜ 距１１１！（ミグｂン） ｒＯ（アンペア） 国際調査報告 ６ＦＩＦｍｅ ６６ ／／Ｉｇ、１つ’ｌ−”国際調査報告 ＬＩＳ ８９０５３２７ Ｓ＾ ３３４４０Distance (microns) FIG, 3゜ Distance 111! (Migbun) rO (ampere) international search report 6FIFme 66 //Ig, 1’l-”International Search Report LIS 8905327 S^ 33440
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