JPH0349090A - Serial access memory - Google Patents
Serial access memoryInfo
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- JPH0349090A JPH0349090A JP1184895A JP18489589A JPH0349090A JP H0349090 A JPH0349090 A JP H0349090A JP 1184895 A JP1184895 A JP 1184895A JP 18489589 A JP18489589 A JP 18489589A JP H0349090 A JPH0349090 A JP H0349090A
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、ビデオシステム等に使用されるもので、デー
タをシリアルに読出し、あるいは書込むシリアルアクセ
スメモリ、特にそのリセットコントロール方式に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a serial access memory used in video systems, etc., in which data is serially read or written, and in particular to its reset control method. .
(従来の技術)
従来、このような分野の技術としては、特開昭61−2
73793号公報等に記載されるものがあった。その−
構成例を第2図に示す。(Prior art) Conventionally, as a technology in this field, Japanese Patent Application Laid-Open No. 61-2
Some of these were described in Publication No. 73793, etc. That-
An example of the configuration is shown in FIG.
第2図は、従来のシリアルアクセスメモリの一構成例を
示すブロック図である。FIG. 2 is a block diagram showing an example of a configuration of a conventional serial access memory.
このシリアルアクセスメモリは、外部クロック信号Pc
oの例えば立上がりで1ジツトパルスの内部クロック信
号Pciを発生するシリアルアクセス制御回路1と、内
部クロック信号Pcにより外部リセット信号Proを取
込んで内部リセット信号Prを発生する内部リセット信
号発生回路2とを、備えている。外部リセット信号Pr
oは、メモリ外部の図示しないリセットタイミング制御
回路により、リセットタイミングを判断して生成される
。内部リセット信号発生回路2は、遅延型フリップフロ
ップ(以下、D−FFという)等で構成されている。This serial access memory uses external clock signal Pc
For example, a serial access control circuit 1 generates an internal clock signal Pci of one pulse at the rising edge of O, and an internal reset signal generation circuit 2 generates an internal reset signal Pr by taking in an external reset signal Pro using an internal clock signal Pc. , is equipped. External reset signal Pr
o is generated by determining the reset timing by a reset timing control circuit (not shown) outside the memory. The internal reset signal generation circuit 2 is composed of a delay type flip-flop (hereinafter referred to as D-FF) and the like.
シリアルアクセス制御回路1の出力側には、図示しない
イネーブル信号により活性化される入力制御回路3及び
出力制御回路4の他に、その人/出力制御回路3.4に
よりデータDin、Doutの入/出力が制御される入
/出力回路(以下、I/’O回路という)5が接続され
ている。I10回路5の出力側には、データバス6が制
御されている。On the output side of the serial access control circuit 1, in addition to an input control circuit 3 and an output control circuit 4 which are activated by an enable signal (not shown), data Din and Dout are input/input by a person/output control circuit 3.4. An input/output circuit (hereinafter referred to as an I/'O circuit) 5 whose output is controlled is connected. A data bus 6 is controlled on the output side of the I10 circuit 5.
また、内部リセット信号発生回路2の出力側には、複数
のレジスタEO〜Enからなるアドレスポインタ7が接
続され、その各レジスタEO〜Enの出力側がデータ転
送ゲート8に接続されている。データ転送ゲート8は、
各レジスタEO〜Enの出力でオン、オフ制御される複
数対のNチャネル型MO8)ランジスタ(以下、NMO
8という)QO−Qn″′c楕成され構成の各対のNM
O3QO〜Qnが、データバス6とデータレジスタ9と
の間に接続されている。データレジスタ9は、データを
記憶するもので、逆並列のインバータからなる複数のフ
リップフロップ(以下、FFという)RO〜Rnで構成
されている。Further, an address pointer 7 consisting of a plurality of registers EO to En is connected to the output side of the internal reset signal generation circuit 2, and the output side of each register EO to En is connected to the data transfer gate 8. The data transfer gate 8 is
Multiple pairs of N-channel type MO8) transistors (hereinafter referred to as NMO
NM of each pair of QO−Qn″′c elliptical configurations (referred to as 8)
O3QO-Qn are connected between data bus 6 and data register 9. The data register 9 stores data and is composed of a plurality of flip-flops (hereinafter referred to as FF) RO to Rn each consisting of anti-parallel inverters.
第3図は、リード時の第2図の動作波形図であり、この
図を参照しつつ第2図の動作を説明する。FIG. 3 is an operational waveform diagram of FIG. 2 during reading, and the operation of FIG. 2 will be explained with reference to this diagram.
出力制御回路4の出力により、I10回路5がデータ読
出しモードとなる。外部リセット信号Proが入力され
ると、内部リセット信号発生回路2は、その外部リセッ
ト信号Proの立上がりで1シフトパルス、つまり内部
リセット信号Priを出力する。すると、アドレスポイ
ンタ7内のレジスタEO〜Enから、順次、出力PeO
〜Penが出て、データ転送ゲート8中のNMO8QO
〜Qnが順に、オンしてい<、NMO8QO〜Qnが順
にオンしていくと、データレジスタ9中のFFRO〜R
nの記憶データが順にデータバス6へ出力され、そのデ
ータバス6上のデータが110回1!15を介してシリ
アルデータDoutの形で読出される。The output of the output control circuit 4 causes the I10 circuit 5 to enter the data read mode. When the external reset signal Pro is input, the internal reset signal generation circuit 2 outputs a 1 shift pulse, that is, an internal reset signal Pri, at the rise of the external reset signal Pro. Then, the output PeO is sequentially output from registers EO to En in address pointer 7.
~Pen comes out and NMO8QO in data transfer gate 8
~Qn are turned on in order <, NMO8QO~Qn are turned on in order, FFRO~R in data register 9
n stored data are sequentially output to the data bus 6, and the data on the data bus 6 is read out in the form of serial data Dout via 1!15 110 times.
ここで、外部リセット信号Proが入力されると、シリ
アルアクセス制御回81は、内部クロック信号Pciに
よって外部リセット信号Proを取込み、内部リセット
信号Priを出力してアドレスポインタ7をリセットす
る。すると、アドレスポインタ7中のレジスタEOのみ
が例えば“1”に、他のレジスタE2〜Enが“0′に
リセットされる。これにより、アドレスポインタ7の出
力PeOにより、データ転送ゲート8中のNIVIO3
QOからNMO8Q1.Q2.・・・・・八と順にオン
していく。Here, when the external reset signal Pro is input, the serial access control circuit 81 takes in the external reset signal Pro using the internal clock signal Pci, outputs the internal reset signal Pri, and resets the address pointer 7. Then, only the register EO in the address pointer 7 is reset to "1", and the other registers E2 to En are reset to "0".Thereby, the output PeO of the address pointer 7 causes the NIVIO3 in the data transfer gate 8
QO to NMO8Q1. Q2. ...Turn on in order of 8 and so on.
(発明が解決しようとする課題)
しかしながら、上記構成のシリアルアクセスメモリでは
、次のような課題があった。(Problems to be Solved by the Invention) However, the serial access memory having the above configuration has the following problems.
従来のシリアルアクセスメモリでは、メモリ外部でリセ
ットタイミングを判断し、外部リセット信号Proを内
部リセット信号発生口u2に入力することにより、アド
レスポインタ7のリセットを行っている。そのため、例
えば、ビデオシステム等のように、それ程複雑ではない
システムで、リセットするタイミングが、ある決まった
アドレスであるような装置においても、メモリの外部に
リセットタイミングをコントロールする装置が必要であ
り、それによってシステムの複雑化、及びコスト高にな
るという問題があり、それを解決することが困難であっ
た。In the conventional serial access memory, the address pointer 7 is reset by determining the reset timing outside the memory and inputting the external reset signal Pro to the internal reset signal generation port u2. Therefore, even in devices that are not very complex, such as video systems, and whose reset timing is a fixed address, a device external to the memory that controls the reset timing is required. This poses a problem of complicating the system and increasing costs, and it has been difficult to solve these problems.
本発明は前記従来技術が持っていた課題として、アドレ
スによってリセットタイミングが決定するようなシリア
ルアクセスメモリにおいて、そのメモリ外部にリセット
タイミングコントロール用の装置が必要となり、それに
よってシステムの複雑化及びコスト高になる点について
解決したシリアルアクセスメモリを提供するものである
。The present invention addresses the problem that the prior art had, in a serial access memory where the reset timing is determined by an address, a reset timing control device is required outside the memory, which complicates the system and increases costs. This provides a serial access memory that solves the following problems.
(課題を解決するための手段)
本発明は前記課題を解決するために、データバスと、デ
ータを格納するデータレジスタと、クロックイ3号によ
り順次アドレスを指示し、リセット信号により初期アド
レスを指示するアドレスポインタと、前記アドレスポイ
ンタの出力により前記データバスと前記データレジスタ
との間を順次接続するデータ転送ゲートとを、備えたシ
リアルアクセスメモリにおいて、次の回路を付加したも
のである。即ち、外部から入力されるコード化されたリ
セットアドレス指定信号を実際のアドレスに変換するア
ドレス変換回路と、クロック信号により順次アドレスを
出力し、リセット信号によりリセットされるシリアルア
ドレスカウンタと、前記アドレス変換回路及びシリアル
アドレスカウンタの両川力を比較してリセットアドレス
を検出するリセットアドレス検出回路と、前記リセット
アドレス検出回路の出力を入力し、前記クロック信号に
同期してリセット信号を前記アドレスポインタ及びシリ
アルアドレスカウンタへ出力するリセット信号発生回路
とを、シリアルアクセスメモリ内に設けている。(Means for Solving the Problems) In order to solve the above problems, the present invention sequentially designates addresses using a data bus, a data register for storing data, and clock I3, and designates an initial address using a reset signal. This is a serial access memory equipped with an address pointer and a data transfer gate that sequentially connects the data bus and the data register according to the output of the address pointer, to which the following circuit is added. That is, an address conversion circuit that converts a coded reset address designation signal input from the outside into an actual address, a serial address counter that sequentially outputs addresses in response to a clock signal and is reset by a reset signal, and the address conversion circuit. A reset address detection circuit detects a reset address by comparing the power of both the circuit and the serial address counter, and the output of the reset address detection circuit is input, and the reset signal is sent to the address pointer and serial address in synchronization with the clock signal. A reset signal generation circuit for outputting to the counter is provided within the serial access memory.
(作用)
本発明によれば、以上のようにシリアルアクセスメモリ
を構成したので、アドレス変換回路で変換された指定リ
セットアドレスと、シリアルアドレスカウンタで指定さ
れた現在のアドレスとが、リセットアドレス検出回路で
比較され、両アドレスが一致すると、そのリセットアド
レス検出回路から、一致状態の信号が出力される。する
と、リセット信号発生回路は、前記一致状態の信号を入
力し、クロック信号に同期してリセット信号を出力し、
そのリセット信号で、アドレスポインタ及びシリアルア
ドレスカウンタをリセットする。従って、前記課題を解
決できるのである。(Function) According to the present invention, since the serial access memory is configured as described above, the designated reset address converted by the address conversion circuit and the current address designated by the serial address counter are detected by the reset address detection circuit. When the two addresses match, the reset address detection circuit outputs a match signal. Then, the reset signal generation circuit inputs the signal in the matching state and outputs a reset signal in synchronization with the clock signal,
The address pointer and serial address counter are reset by the reset signal. Therefore, the above problem can be solved.
(実施例)
第1図は、本発明の一実施例を示すシリアルアクセスメ
モリの概略の構成ブロック図であり、従来の第2図中の
要素と同一の要素には同一の符号が付されている。(Embodiment) FIG. 1 is a schematic configuration block diagram of a serial access memory showing an embodiment of the present invention, and the same elements as the conventional elements in FIG. 2 are given the same reference numerals. There is.
このシリアルアクセスメモリは、従来の第2図における
外部リセット信号Pro及び内部リセッI・信号発生回
路2に代えて、メモリ内部にリセットタイミングコント
ロール回路を設けている。This serial access memory is provided with a reset timing control circuit inside the memory in place of the conventional external reset signal Pro and internal reset I/signal generation circuit 2 in FIG.
このリセットタイミングコントロール回路は、アドレス
変換回路10、シリアルアドレスカウンタ20、リセッ
トアドレス検出回路30及びリセット信号発生図n40
で構成されている。This reset timing control circuit includes an address conversion circuit 10, a serial address counter 20, a reset address detection circuit 30, and a reset signal generation diagram n40.
It consists of
アドレス変換回路10は、コード化されたリセットアド
レス指定信号SO〜SnをアドレスPAO〜PAnに変
換し、そのアドレスPAO〜PADをリセットアドレス
検出回路30へ出力する回路であり、エンコーダで構成
されている。シリアルアドレスカウンタ20は、第2図
のシリアルアクセス制御回路1で生成された内部クロッ
ク信号P cに基づき、例えば+1インクリメント(増
分)されて現在のアクセスアドレスPBO〜PBnを生
成し、それをリセットアドレス検出回路30へ出力する
機能を有している。The address conversion circuit 10 is a circuit that converts the coded reset address designation signals SO to Sn into addresses PAO to PAn and outputs the addresses PAO to PAD to the reset address detection circuit 30, and is composed of an encoder. . The serial address counter 20 is incremented (incremented) by, for example, +1 based on the internal clock signal Pc generated by the serial access control circuit 1 shown in FIG. It has a function of outputting to the detection circuit 30.
リセットアドレス検出回路30は、アドレスPAO〜P
AnとPBC)−PBnを比較し、両者が一致した時に
信号PCO〜PCnをリセット信号発生回路40へ出力
する回路であり、複数の検出回路CO〜Cnで構成され
ている。信号発生回路40は、信号PCO〜PCnを入
力し、内部クロック信号Pcに同期してリセット信号P
Dを発生する回路であり、その出力側が、シリアルアド
レスカウンタ20及びアドレスポインタ7に接続されて
いる。The reset address detection circuit 30 detects addresses PAO to P
This circuit compares An and PBC)-PBn and outputs signals PCO to PCn to the reset signal generation circuit 40 when they match, and is composed of a plurality of detection circuits CO to Cn. The signal generation circuit 40 inputs signals PCO to PCn and generates a reset signal P in synchronization with an internal clock signal Pc.
This circuit generates D, and its output side is connected to the serial address counter 20 and the address pointer 7.
なお、第1図では図示を省略したが、データバス6側に
は、第2図のI10回路5、入/出力制御回路3,4、
及びシリアルアクセス制御回路1が接続されている。Although not shown in FIG. 1, on the data bus 6 side, the I10 circuit 5, input/output control circuits 3, 4, and
and a serial access control circuit 1 are connected.
このシリアルアクセスメモリにおいて、リセットアドレ
ス指定信号をSOの1ピッl−とし、シリアルアドレス
を3ビツトと簡単化した具体例が第4図に示されている
。In this serial access memory, a specific example is shown in FIG. 4 in which the reset address designation signal is set to 1 bit of SO and the serial address is simplified to 3 bits.
第4図では、アドレス変換回路10からアドレスPAO
(=アで、PL、P2)、PAL (−P百、Pl、P
’丁)が出力される。シリアルアドレスカウンタ20は
、m1M接続された3個のFF21−〇〜21−2を有
し、それらの各FF21−0〜21−2がらアドレスA
O−A2が出力されると共に、そのアドレスAO−A2
がインバータ22−O〜22−2で反転されて逆相アド
レスλ“Φ−〜λフが出力される。アドレスλて、A1
.A2でPBOが、ττ、A1.τ丁でFBIが構成さ
れている。リセットアドレス検出回路3oは、検出回路
Co、CIを有し、それらが3人力NANDゲート31
−1.31−2.32−1.32−2、及び2人力NO
Rゲート33−1.33−2で構成されている。また、
リセット信号発生回路40は、信号PCO,PCIを入
力する2人力NORゲート41と、内部クロック信号P
cを入力するインバータ42とを備え、そのNORゲー
ト41の出力側ノードN41とインバータ42の出力側
とに2人力NORゲート43が接続されている。In FIG. 4, from the address conversion circuit 10 to the address PAO
(=A, PL, P2), PAL (-P hundred, Pl, P
'Ding) is output. The serial address counter 20 has three FFs 21-0 to 21-2 connected in m1M, and each of these FFs 21-0 to 21-2 has an address A.
O-A2 is output and its address AO-A2
is inverted by the inverters 22-O to 22-2, and a reverse phase address λ"Φ- to λ is output. The address λ is A1.
.. PBO at A2, ττ, A1. The FBI is made up of τ. The reset address detection circuit 3o has detection circuits Co and CI, which are connected to a three-man NAND gate 31.
-1.31-2.32-1.32-2, and 2-man power NO.
It is composed of R gates 33-1 and 33-2. Also,
The reset signal generation circuit 40 includes a two-man NOR gate 41 inputting signals PCO and PCI, and an internal clock signal P.
A two-man power NOR gate 43 is connected to the output side node N41 of the NOR gate 41 and the output side of the inverter 42.
この第4図のリセットアドレスコードを次の表1に示す
と共に、その動作波形図を第5図に示す。The reset address code shown in FIG. 4 is shown in Table 1 below, and its operating waveform diagram is shown in FIG.
表1
以上の構成において、第1図のシリアルアクセスメモリ
の動作を説明する。Table 1 With the above configuration, the operation of the serial access memory shown in FIG. 1 will be explained.
第1図において、内部クロック信号Pcが供給されると
、アドレスポインタ内のレジスタEO〜Enから、順次
、出力PeO〜Penが出て、データ転送ゲート8中の
NMO8QO〜Qnが順にオンしていく、すると、デー
タレジスタ9中のFFRO〜Rnに記憶されたデータが
、順にデータバス6へ出力され、それが第2図のI10
回路5を介してシリアルデータDoutの形で出力され
る。シリアルデータDinを書込む場合は、そめシリア
ルデータDinがI10回路5を介してデータバス6に
入力され、そのデータバス6上のデータが、データ転送
ゲート8を介して順に、データレジスタ9に格納される
。In FIG. 1, when the internal clock signal Pc is supplied, outputs PeO to Pen are sequentially output from the registers EO to En in the address pointer, and NMO8QO to Qn in the data transfer gate 8 are turned on in sequence. , then the data stored in FFRO to Rn in the data register 9 is sequentially output to the data bus 6, which is connected to I10 in FIG.
It is output via the circuit 5 in the form of serial data Dout. When writing serial data Din, the serial data Din is input to the data bus 6 via the I10 circuit 5, and the data on the data bus 6 is stored in the data register 9 in order via the data transfer gate 8. be done.
リセット動作では、外部から入力されたリセットアドレ
ス指定信号SO〜Snが、アドレス変換図n10でアド
レスPAO〜PAnに変換され、リセットアドレス検出
回路30に与えられる。リセットアドレス検出回B30
は、アドレス変換回路10の出力データPAO〜PAn
とシリアルアドレスカウンタ20の出力データPBO〜
PBnとを比較し、両者の一致時に信号PCO〜PCn
を出力し、リセット信号発生回路40へ与える。In the reset operation, reset address designation signals SO to Sn inputted from the outside are converted into addresses PAO to PAn by the address conversion diagram n10, and are applied to the reset address detection circuit 30. Reset address detection circuit B30
are the output data PAO to PAn of the address conversion circuit 10
and the output data PBO~ of the serial address counter 20
PBn, and when they match, the signals PCO~PCn
is output and applied to the reset signal generation circuit 40.
リセット信号発生回路40は、内部クロック信号Pcに
同期してリセット信号PDを出力し、アドレスポインタ
7及びシリアルアドレスカウンタ20に与える。これに
より、アドレスポインタ7及びシリアルアドレスカウン
タ20はリセットされ、その後、内部クロック信号Pc
によって初期状態から動作を開始する。The reset signal generation circuit 40 outputs a reset signal PD in synchronization with the internal clock signal Pc, and provides it to the address pointer 7 and the serial address counter 20. As a result, the address pointer 7 and the serial address counter 20 are reset, and then the internal clock signal Pc
starts operation from the initial state.
次に、第5図を参照しつつ、第4図においてリセットア
ドレス指定信号SOが“L″レベル時、即ちアドレス”
100”の時に、自動的にリセット信号PDが出力され
てリセット状態になる場合について説明する。Next, referring to FIG. 5, when the reset address designation signal SO is at "L" level in FIG.
100'', the reset signal PD is automatically output and the reset state is established.
内部クロック信号Pcが供給されると、その内部クロッ
ク信号Pcに同期して前述したシリアルメモリアクセス
が行われ、第5図に示すように、旧シリアルサイクルT
1の時刻ja−2,ja−sで、シリアルアドレスカウ
ンタ20の出力アドレスAO1λ0〜A2.A2がイン
クリメントしていく。When the internal clock signal Pc is supplied, the above-described serial memory access is performed in synchronization with the internal clock signal Pc, and as shown in FIG.
At times ja-2, ja-s of 1, the output addresses AO1λ0 to A2. A2 is incremented.
この時、リセットアドレス指定信号SOはL”に固定さ
れている。時刻τnまできて、出力アドレスA2が“L
″、A1がL″、AOが“L″となる。この時、検出回
路COの出力信号PCOが“L″となり、リセット信号
発生回路40中のNORゲート41の出力側ノードN4
1は“L″となる。At this time, the reset address designation signal SO is fixed at "L".When time τn arrives, the output address A2 is "L".
”, A1 becomes “L”, and AO becomes “L”. At this time, the output signal PCO of the detection circuit CO becomes "L", and the output side node N4 of the NOR gate 41 in the reset signal generation circuit 40
1 becomes "L".
時刻toで内部クロック信号Pcが“H”となると、ノ
ードN41が“L”になっていたので、リセット信号発
生回路40がら出力されるリセット信号PDは“H”と
なる。即ち、シリアルアドレスカウンタ20“100”
となった次の内部クロック信号Pcの立上がり時の時刻
10で、リセット信号PDが自動的に“H”となり、ア
ドレスポインタ7がリセットされる。同時にシリアルア
ドレスカウンタ20もリセットされ、そのシリアルアド
レスカウンタ20の出力アドレスは″000”となる。When the internal clock signal Pc becomes "H" at time to, the reset signal PD output from the reset signal generation circuit 40 becomes "H" since the node N41 has become "L". That is, serial address counter 20 "100"
At time 10 when the next internal clock signal Pc rises, the reset signal PD automatically becomes "H" and the address pointer 7 is reset. At the same time, the serial address counter 20 is also reset, and the output address of the serial address counter 20 becomes "000".
その後、新シリアルサイクルT2における時刻TOで、
内部クロック信号Pcが“L”となり、それによってリ
セット信号PD#、)L”となり、シリアルアドレスカ
ウンタ20はインクリメントして′001”となる、以
後、時刻t1.tl。After that, at time TO in the new serial cycle T2,
The internal clock signal Pc becomes "L", thereby the reset signal PD#, )L", and the serial address counter 20 increments to '001'. From then on, at time t1. tl.
・・・・・・へと通常のシリアルアクセスサイクルが続
く。The normal serial access cycle continues.
本実施例では、アドレス変換回路10、シリアルアドレ
スカウンタ20、リセットアドレス検出回路30及びリ
セット信号発生回路40をメモリ内部に設け、外部入力
のリセットアドレス指定信号SO〜Snにより、自動的
にリセットを行えるようにしたので、シリアルアクセス
メモリのリセットアドレス、即ちシリアルメモリビット
長くR0〜Rnのビット長)の制御を外部リセット手段
を設けずに実現できる。特に、ビデオシステム等におい
て、数ビットの特定アドレス(リセットアドレス指定信
号SO〜Sn)で自動的にシリアルメモリのリセットを
したい場合、リセットアドレスをコード化し、そのコー
ド化したリセットアドレス指定信号SO〜Snの入力に
より、自動リセットタイミングを設定できるので、簡単
な構成で、タイミング精度の高い、低コストのリセット
手段を提供できる。In this embodiment, an address conversion circuit 10, a serial address counter 20, a reset address detection circuit 30, and a reset signal generation circuit 40 are provided inside the memory, and reset can be performed automatically by external input reset address designation signals SO to Sn. As a result, control of the reset address of the serial access memory (that is, the serial memory bit length (R0 to Rn bit length)) can be realized without providing an external reset means. In particular, in a video system, etc., if you want to automatically reset the serial memory with a specific address of several bits (reset address designation signals SO to Sn), the reset address is encoded, and the encoded reset address designation signals SO to Sn Since the automatic reset timing can be set by inputting , it is possible to provide a low-cost reset means with a simple configuration and high timing accuracy.
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。Note that the present invention is not limited to the illustrated embodiment, and various modifications are possible. Examples of such modifications include the following.
(i) シリアルアクセスメモリの全体構成は、第1図
及び第2図以外の構成に変形してもよい。(i) The overall configuration of the serial access memory may be modified to a configuration other than that shown in FIGS. 1 and 2.
例えば、データレジスタ9に、トランスファゲートを介
してメモリセルアレイを接続し、そのメモリセルアレイ
の例えば行方向を、行デコーダ等で選択する構成にして
もよい。For example, a memory cell array may be connected to the data register 9 via a transfer gate, and the row direction of the memory cell array may be selected by a row decoder or the like.
(ii) アドレスポインタ7、データ転送ゲート8
、及びデータレジスタ9等は、Pチャネル型MOSトラ
ンジスタ、相補型MOSトランジスタ(CMO3>等の
ような他の素子で構成してもよい。(ii) Address pointer 7, data transfer gate 8
, the data register 9, etc. may be constructed of other elements such as a P-channel MOS transistor, a complementary MOS transistor (CMO3>, etc.).
(iii ) メモリ内部に設けられるアドレス変換
図1i’!10、シリアルアドレスカウンタ20、リセ
ットアドレス検出回路30及びリセット信号発生回路4
0も、図示以外の回路で構成したり、あるいはそれらの
タイミング精度を向上させるために、ラッチ回路等のよ
うな他の回路を付加してもよい。(iii) Address conversion diagram 1i' provided inside the memory! 10, serial address counter 20, reset address detection circuit 30, and reset signal generation circuit 4
0 may also be configured with circuits other than those shown, or other circuits such as a latch circuit may be added to improve their timing accuracy.
(発明の効果)
以上詳細に説明したように、本発明によれば、アドレス
変換回路、シリアルアドレスカウンタ、リセットアドレ
ス検出回路及びリセット信号発生回路をメモリ内部に設
けたので、コード化されたリセットアドレス指定信号を
外部より入力することにより、自動的に、高精度なタイ
ミングでメモリのリセットが行える。しかも、リセット
アドレス、つまりシリアルメモリビット長の制御を外部
リセット手段を設けずに実現できるので、システムの簡
単化と、低コスト化の効果が期待できる。(Effects of the Invention) As described above in detail, according to the present invention, since the address conversion circuit, serial address counter, reset address detection circuit, and reset signal generation circuit are provided inside the memory, the coded reset address By inputting a designated signal from the outside, memory can be reset automatically and with highly accurate timing. Moreover, since the reset address, that is, the serial memory bit length can be controlled without providing an external reset means, the effects of system simplification and cost reduction can be expected.
第1図は本発明の実施例を示すシリアルアクセスメモリ
の概略の構成ブロック図、第2図は従来のシリアルアク
セスメモリの構成ブロック図、第3図は第2図の動作波
形図、第4図は第1図の具体例を示す要部回路図、第5
図は第4図の動作波形図である。
6・・・・・・データバス、7・・・・・・アドレスポ
インタ、8・・・・・・データ転送ゲート、9・・・・
・・データレジスタ、10・・・・・・アドレス変換回
路、20・・・・・・シリアルアドレスカウンタ、30
・・・・・・リセットアドレス検出回路、40・・・・
・・リセット信号発生回路、Pc・・・・・・内部クロ
ック信号、PD・・・・・・リセット信号、SO〜Sn
・・・・・・リセットアドレス指定信号。FIG. 1 is a schematic block diagram of a serial access memory according to an embodiment of the present invention, FIG. 2 is a block diagram of a conventional serial access memory, FIG. 3 is an operation waveform diagram of FIG. 2, and FIG. 4 is a block diagram of a conventional serial access memory. 5 is a main circuit diagram showing a specific example of FIG.
The figure is an operational waveform diagram of FIG. 4. 6... Data bus, 7... Address pointer, 8... Data transfer gate, 9...
...Data register, 10...Address conversion circuit, 20...Serial address counter, 30
...Reset address detection circuit, 40...
...Reset signal generation circuit, Pc...Internal clock signal, PD...Reset signal, SO~Sn
...Reset address designation signal.
Claims (1)
ロック信号により順次アドレスを指示し、リセット信号
により初期アドレスを指示するアドレスポインタと、前
記アドレスポインタの出力により前記データバスと前記
データレジスタとの間を順次接続するデータ転送ゲート
とを、備えたシリアルアクセスメモリにおいて、 外部から入力されるコード化されたリセットアドレス指
定信号を実際のアドレスに変換するアドレス変換回路と
、 クロック信号により順次アドレスを出力し、リセット信
号によりリセットされるシリアルアドレスカウンタと、 前記アドレス変換回路及びシリアルアドレスカウンタの
両出力を比較してリセットアドレスを検出するリセット
アドレス検出回路と、 前記リセットアドレス横出回路の出力を入力し、前記ク
ロック信号に同期してリセット信号を前記アドレスポイ
ンタ及びシリアルアドレスカウンタへ出力するリセット
信号発生回路とを、 シリアルアクセスメモリ内に設けたことを特徴とするシ
リアルアクセスメモリ。[Scope of Claims] A data bus, a data register that stores data, an address pointer that sequentially designates addresses using a clock signal and designates an initial address using a reset signal, and In a serial access memory equipped with a data transfer gate that is sequentially connected to a data register, an address conversion circuit that converts a coded reset address designation signal input from the outside into an actual address, and a clock signal. a serial address counter that sequentially outputs addresses and is reset by a reset signal; a reset address detection circuit that detects a reset address by comparing the outputs of both the address conversion circuit and the serial address counter; and the reset address horizontal output circuit. What is claimed is: 1. A serial access memory, comprising: a reset signal generation circuit that inputs an output and outputs a reset signal to the address pointer and the serial address counter in synchronization with the clock signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1184895A JPH0349090A (en) | 1989-07-18 | 1989-07-18 | Serial access memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1184895A JPH0349090A (en) | 1989-07-18 | 1989-07-18 | Serial access memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0349090A true JPH0349090A (en) | 1991-03-01 |
Family
ID=16161201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1184895A Pending JPH0349090A (en) | 1989-07-18 | 1989-07-18 | Serial access memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0349090A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6257191A (en) * | 1985-09-04 | 1987-03-12 | シ−メンス、アクチエンゲゼルシヤフト | Circuit apparatus for delaying digital signal |
-
1989
- 1989-07-18 JP JP1184895A patent/JPH0349090A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6257191A (en) * | 1985-09-04 | 1987-03-12 | シ−メンス、アクチエンゲゼルシヤフト | Circuit apparatus for delaying digital signal |
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