JPH03290942A - Semiconductor integrated circuit, light emitting device and semiconductor integrated circuit testing apparatus - Google Patents
Semiconductor integrated circuit, light emitting device and semiconductor integrated circuit testing apparatusInfo
- Publication number
- JPH03290942A JPH03290942A JP2403356A JP40335690A JPH03290942A JP H03290942 A JPH03290942 A JP H03290942A JP 2403356 A JP2403356 A JP 2403356A JP 40335690 A JP40335690 A JP 40335690A JP H03290942 A JPH03290942 A JP H03290942A
- Authority
- JP
- Japan
- Prior art keywords
- light
- semiconductor integrated
- light emitting
- integrated circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000012360 testing method Methods 0.000 title claims description 81
- 238000011990 functional testing Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims description 45
- 230000015556 catabolic process Effects 0.000 claims description 11
- 230000007704 transition Effects 0.000 claims description 11
- 238000003384 imaging method Methods 0.000 claims description 7
- 238000005070 sampling Methods 0.000 claims description 2
- 238000004458 analytical method Methods 0.000 abstract description 18
- 238000000034 method Methods 0.000 abstract description 13
- 230000010354 integration Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000010894 electron beam technology Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 239000000523 sample Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Semiconductor Lasers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Led Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Description
［０００１］ [0001]
この発明は、内部主回路の機能試験や不良解析やデバッ
グ等を内蔵の発光素子を利用して容易に実施することが
できる半導体集積回路と、ＭＯＳ）ランジスタに対して
集積度をほとんど低下させることなく集積できる発光素
子と、前記半導体集積回路を試験するための半導体集積
回路試験装置とに関するものである。
［０００２］This invention provides a semiconductor integrated circuit (MOS) transistor, which allows functional tests, failure analysis, debugging, etc. of internal main circuits to be easily performed using built-in light emitting elements, and a method for reducing the degree of integration to a minimum for transistors (MOS). The present invention relates to a light emitting element that can be integrated without any problem, and a semiconductor integrated circuit testing device for testing the semiconductor integrated circuit. [0002]
半導体集積回路（以下ではチップと呼ぶことにする）の
機能試験は、チップの周辺部の限られた数の入力バッフ
ァおよび出力バッファを介しての試験パターン入力や試
験結果出力で実行されてきた。これらの入力バッファお
よび出力バッファ（以下ではパッドと呼ぶ）の数はチッ
プ面積で制限される。
［０００３］
最近のマイクロプロセッサ等では、処理単位が３２ビツ
ト、６２ビツトと大きくなってきており、試験パターン
や監視すべきチップの内部信号線の数が多くなってきて
いる。さらに集積度の増大に伴い、チップ内部構造も複
雑化し、監視すべき信号線の種類自体も増加している。
これらの信号をそのままパッドに取り出すのは、その本
数や試験回路に用いることのできる回路規模の制限から
困難である。
［０００４］
このため、試験に用いるパッドの数を減らすことを目的
として、チップ内部で並列にやりとりされる信号を、シ
フトレジスタを用いて一連の直列信号群に変換して少な
いパッド数でチップ外部と信号を受は渡しするスキャン
パス手法が用いられたり、あるいは出力パッドでモニタ
するチップ内部の信号線を限定して、これ以外の信号線
を調べる必要がある場合にはプローブ針で直接信号線を
触ったり電子ビームテスタで測定する等の手法が採られ
ていた。
［０００５］Functional tests of semiconductor integrated circuits (hereinafter referred to as chips) have been performed by inputting test patterns and outputting test results through a limited number of input and output buffers in the periphery of the chip. The number of these input and output buffers (hereinafter referred to as pads) is limited by chip area. [0003] In recent microprocessors, processing units have become larger, such as 32 bits and 62 bits, and the number of test patterns and internal signal lines of the chip to be monitored has increased. Furthermore, as the degree of integration increases, the internal structure of the chip becomes more complex, and the types of signal lines that must be monitored also increase. It is difficult to take out these signals as they are to the pads due to limitations on the number of signals and the circuit scale that can be used in the test circuit. [0004] Therefore, in order to reduce the number of pads used for testing, signals that are exchanged in parallel inside the chip are converted into a series of serial signals using a shift register, and signals that are transmitted outside the chip using a small number of pads are converted into a series of serial signals using a shift register. If a scan path method is used to receive and pass signals, or if the signal lines inside the chip to be monitored with the output pad are limited and other signal lines need to be investigated, the signal lines can be directly connected with a probe needle. Techniques such as touching the surface or measuring with an electron beam tester were used. [0005]
しかしながら、プローブ針で直接信号線を触っての信号
測定は、配線幅が１ミクロン前後に微細化された最近の
チップでは、配線とプローブ針間の良好な電気的接触を
とるのは容易ではなく、精度よく行えない。また、配線
を破壊せずに再現性のよい測定をするのは困難である。
Ｆ Ｉ Ｂ （ｆｏｃｕｓｅｄ ｉｏｎ ｂｅａｍ）装
置等により微細な配線に大きな電極を堆積形成する技術
があるが、この技術は、形成時間などの関係から、多数
の信号を観測するのには向いていない。
［０００６］
また、電子ビームテスタは、信号を電子ビームパルスで
時間軸方向にサンプリングすることにより測定すること
から、繰り返しのテストパターンを必要とし、長大な試
験パターンでは測定精度が落ちてくる。このため、論理
深度の深いチップの測定では、必要十分に長大な試験パ
ターンは用いることができず、測定可能な機能試験が制
限される。さらに、安定な出力波形を得るには、熟練と
短くはない調整時間が必要である。そして、電子ビーム
テスタは、高価で、真空系をもちメインテナンスの手間
もかかり、測定のコストは高くつく。
［０００７］
このように、チップの高集積化に伴い、プローブ針や電
子ビームテスタを用いた多数の信号線の測定評価にかか
る時間とそのコストは莫大になってきた。
この発明の目的は、チップ内部の信号の論理状態を容易
に観測できるようにして不良解析やデバッグや機能試験
等に必要な時間を短縮することができ、しかも集積度を
ほとんど低下させることがない半導体集積回路を提供す
ることである。
また他の発明の目的は、ＭＯＳ）ランジスタに対して集
積度をほとんど低下させることなく、集積できる発光素
子を提供すること、および半導体集積回路の不良解析や
デバッグや機能試験等を容易に行うことができる半導体
集積回路試験装置を提供することである。
［０００８］However, in recent chips where the wiring width has been miniaturized to around 1 micron, it is not easy to measure signals by directly touching the signal line with a probe needle, making good electrical contact between the wiring and the probe needle. , cannot be performed accurately. Furthermore, it is difficult to perform measurements with good reproducibility without destroying the wiring. Although there is a technique for depositing and forming large electrodes on fine wiring using an FIB (focused ion beam) device or the like, this technique is not suitable for observing a large number of signals due to the formation time and other factors. [0006] Furthermore, since the electron beam tester measures signals by sampling them in the time axis direction using electron beam pulses, a repetitive test pattern is required, and measurement accuracy decreases with a long test pattern. For this reason, when measuring a chip with deep logic depth, a sufficiently long test pattern cannot be used, and measurable functional tests are limited. Furthermore, obtaining a stable output waveform requires skill and considerable adjustment time. Furthermore, electron beam testers are expensive, have a vacuum system, require maintenance, and have high measurement costs. [0007] As described above, as chips become highly integrated, the time and cost required to measure and evaluate a large number of signal lines using probe needles and electron beam testers have become enormous. The purpose of this invention is to make it possible to easily observe the logical state of signals inside a chip, thereby shortening the time required for failure analysis, debugging, functional testing, etc., and without significantly reducing the degree of integration. The purpose of the present invention is to provide semiconductor integrated circuits. Another object of the invention is to provide a light emitting element that can be integrated with a MOS transistor without substantially reducing the degree of integration, and to easily perform failure analysis, debugging, functional testing, etc. of semiconductor integrated circuits. An object of the present invention is to provide a semiconductor integrated circuit testing device that can perform the following steps. [0008]
請求項１記載の半導体集積回路は、発光素子を内部主回
路とともに集積し、前記発光素子の電極に印加する電圧
を前記内部主回路の信号を用いて制御することにより、
前記内部主回路の状態を前記発光素子の発光と非発光の
組み合わせで表示するようにしている。
［０００９］
請求項２記載の発光素子は、ＭＯＳ）ランジスタのソー
ス電極を形成する第１の高濃度不純物領域に隣接するよ
うに前記第１の高濃度不純物領域と逆導電型の第２の高
濃度不純物領域を設けて第４および第２の高濃度不純物
領域の隣接部にＰＮ 接合領域を形成し、前記ＭＯＳ
トランジスタのドレイン電極と前記第２の高濃度不純物
領域との間に前記ＰＮ 接合領域の降伏電圧以上の電
圧を与えるとともに、前記ＭＯＳトランジスタのゲート
電極に与える電圧を制御することにより、前記ＰＮ
接合領域の降伏時に発生する近赤外光の発光・非発光の
制御を行うようにしている。
［００１０）
請求項３記載の半導体集積回路は、ＭＯＳトランジスタ
のソース電極を形成する第１の高濃度不純物領域に隣接
するように前記第１の高濃度不純物領域と逆導電型の第
２の高濃度不純物領域を設けて第１および第２の高濃度
不純物領域の隣接部にＰＮ 接合領域を形成した発光
素子を、内部主回路とともに集積し、前記ＭＯＳトラン
ジスタのドレイン電極と前記第２の高濃度不純物領域と
の間に前記ＰＮ 接合領域の降伏電圧以上の電圧を与
えるとともに、前記ＭＯ５）ランジスタのゲート電極に
前記内部主回路の信号を与えることにより、前記どＮ
接合領域の降伏時に発生する近赤外光の発光・非発光の
制御を行って前記内部主回路の状態を前記近赤外光の発
光と非発光の組み合わせで表示するようにしている。
［００１１］
請求項４記載の半導体集積回路は、請求項１または３記
載の半導体集積回路において、発光素子により内部主回
路の内部バスのデータおよびその制御信号の論理状態を
発光と非発光の２状態の組み合わせで表示する。
請求項５記載の半導体集積回路は、請求項３記載の半導
体集積回路において、内部主回路内部に内部主機能回路
とこの内部主機能回路の機能試験を行う試験回路とを有
し、前記試験回路の出力群の論理状態を発光と非発光の
２状態の組み合わせで表示することにより、前記内部主
機能回路の機能を調べる。
［００１２］
請求項６記載の半導体集積回路は、請求項３記載の半導
体集積回路において、前記状態遷移回路の帰還ループ内
のレジスタ群の論理状態を発光と非発光の２状態で表示
する。
請求項７記載の半導体集積回路は、複数の所望の信号線
群からの出力信号群をチップ内部あるいは外部より与え
られる制御信号で選択するセレクタと、前記セレクタの
出力をチップ内部または外部からの制御信号で与えられ
るタイミングでサンプリングするラッチと、前記ラッチ
の出力信号群の論理状態を発光と非発光。
の２状態の組み合わせで表示する発光素子群とを備えて
いる。
［００１３］
請求項８記載の半導体集積回路は、複数の所望の信号線
群からの出力信号群をチップ内部あるいは外部より与え
られる制御信号で選択するセレクタと、前記セレクタの
出力群の論理状態を発光と非発光の２状態の組み合わせ
で表示する発光素子群とを備えている。
請求項９記載の半導体集積回路は、請求項３記載の半導
体集積回路において、内部主回路の内部状態の近赤外光
による表示を強制的に非発光状態に抑制する手段を備え
ている。
［００１４］
請求項１０記載の半導体集積回路試験装置は、パターン
発生器と光を取り込む期間の制御手段を有する撮像用受
光素子とを備え、請求項１記載の半導体集積回路を被試
験素子とし、前記パターン発生器から前記被試験素子へ
試験パターンを与えるとともに、前記撮像用受光素子の
光を取り込む期間の制御手段へ前記試験パターンで決ま
る前記被試験素子の時系列の発光・非発光パターンのう
ち所望の時刻の発光・非発光パターンを選択的に取り込
むための制御信号を与えるようにしている。
［００１５］In the semiconductor integrated circuit according to claim 1, a light emitting element is integrated with an internal main circuit, and a voltage applied to an electrode of the light emitting element is controlled using a signal from the internal main circuit.
The state of the internal main circuit is displayed by a combination of light emission and non-light emission of the light emitting element. [0009] The light-emitting element according to the second aspect of the present invention includes a second high-concentration impurity region having a conductivity type opposite to that of the first high-concentration impurity region adjacent to the first high-concentration impurity region forming a source electrode of a MOS transistor. A high concentration impurity region is provided, a PN junction region is formed adjacent to the fourth and second high concentration impurity regions, and the MOS
By applying a voltage higher than the breakdown voltage of the PN junction region between the drain electrode of the transistor and the second high concentration impurity region and controlling the voltage applied to the gate electrode of the MOS transistor, the PN
Emission/non-emission of near-infrared light generated when the junction region breaks down is controlled. [0010] The semiconductor integrated circuit according to the third aspect of the present invention includes a second high-concentration impurity region having a conductivity type opposite to that of the first high-concentration impurity region so as to be adjacent to the first high-concentration impurity region forming a source electrode of the MOS transistor. A light emitting element in which a high concentration impurity region is provided and a PN junction region is formed adjacent to the first and second high concentration impurity regions is integrated with an internal main circuit, and the drain electrode of the MOS transistor and the second high concentration impurity region are integrated. By applying a voltage higher than the breakdown voltage of the PN junction region to the impurity region and applying a signal from the internal main circuit to the gate electrode of the MO5 transistor,
The state of the internal main circuit is displayed by a combination of near-infrared light emission and non-emission by controlling the emission and non-emission of near-infrared light generated when the junction region breaks down. [0011] The semiconductor integrated circuit according to claim 4 is the semiconductor integrated circuit according to claim 1 or 3, in which the light emitting element changes the logic state of the internal bus data and its control signal of the internal main circuit into two states: light emission and non-light emission. Display in combination of states. The semiconductor integrated circuit according to claim 5 is the semiconductor integrated circuit according to claim 3, which has an internal main functional circuit inside the internal main circuit and a test circuit for performing a functional test of the internal main functional circuit, and the test circuit The function of the internal main functional circuit is investigated by displaying the logical state of the output group in a combination of two states, emitting light and non-emitting light. [0012] The semiconductor integrated circuit according to a sixth aspect of the present invention is the semiconductor integrated circuit according to the third aspect, in which the logical state of the register group in the feedback loop of the state transition circuit is displayed in two states, emitting light and non-emitting light. A semiconductor integrated circuit according to a seventh aspect of the present invention includes a selector that selects a group of output signals from a plurality of desired signal line groups using a control signal applied from inside or outside the chip, and an output of the selector that is controlled from inside or outside the chip. A latch samples at a timing given by a signal, and the logic state of the output signal group of the latch is set to emit or not emit light. and a light emitting element group that displays in a combination of two states. [0013] The semiconductor integrated circuit according to claim 8 includes a selector that selects a group of output signals from a plurality of desired signal line groups using a control signal applied from inside or outside the chip, and a logic state of the output group of the selector. It includes a light emitting element group that displays in a combination of two states, emitting light and non-emitting light. A semiconductor integrated circuit according to a ninth aspect of the present invention is the semiconductor integrated circuit according to a third aspect, further comprising means for forcibly suppressing display of the internal state of the internal main circuit using near-infrared light to a non-emitting state. [0014] A semiconductor integrated circuit testing apparatus according to claim 10 is provided with a pattern generator and an imaging light receiving element having a control means for a period during which light is taken in, and the semiconductor integrated circuit according to claim 1 is used as a device under test, A test pattern is given from the pattern generator to the device under test, and a control means for a period during which light is taken in from the imaging light-receiving device is given a time-series light emitting/non-emitting pattern of the device under test determined by the test pattern. A control signal is provided to selectively capture light emission/non-light emission patterns at desired times. [0015]
請求項１の半導体集積回路は、チップに集積された発光
素子をチップの所望の内部主回路の状態で制御すること
により、内部主回路の状態を発光素子の発光と非発光の
２状態の組み合わせで表示することができる。この結果
、チップ内部の信号の論理状態を容易に観測でき、不良
解析やデバッグや機能試、験等に必要な時間を短縮する
ことができる。
［００１６］
請求項２記載の発光素子は、ＭＯＳ）ランジスタとＰＮ
接合領域との直列回路になっている。この直列回路
にＰＮ 接合領域の降伏電圧以上の電圧を与えるとと
もに、ＭＯＳ）ランジスタを導通状態にすると、ＰＮ
接合領域が降伏して降伏電流が流れ、ＰＮ 接合領
域からは微弱な近赤外光（観測事実である）が発生する
。この発光素子は、ＭＯＳ）ランジスタの大きさとほぼ
同じであり、高密度にチップに集中でき、発光素子の集
積は、集積度をほとんど低下させることがない。
［００１７］
請求項３記載の半導体集積回路は、チップに集積された
発光素子におけるＭＯＳトランジスタのゲート電極をチ
ップの所望の内部主回路の状態で制御することにより、
内部主回路の状態を発光素子の発光と非発光の２状態の
組み合わせで表示することができる。この結果、チップ
内部の信号の論理状態を容易に観測でき不良解析やデバ
ッグや機能試験等に必要な時間を短縮することができる
。また、通常のＣＭＯＳプロセスで内部主回路の状態を
表示するための発光素子を容易に形成することができ、
その大きさはＭＯＳトランジスタと同程度であり、高密
度に集積することができ、発光素子を設けたことによる
集積度の低下はほとんどない。
［００１８］
請求項４記載の半導体集積回路は、内部主回路の入出力
状態だけでなく、内部主回路の内部バスの状態も発光素
子の発光と非発光の２状態の組み合わせで表示すること
ができる。この結果、内部主回路の内部バス上の信号の
論理状態を容易に観測でき、−層細かな機能テストや不
良解析やデバッグ等を行うことができる［００１９］
請求項５記載の半導体集積回路は、試験回路による内部
主機能回路の機能試験の結果を発光素子の発光と非発光
の２状態の組み合わせで表示することができる。この結
果、外部に試験回路は不要であるので、試験効率を向上
させることができる。
請求項６記載の半導体集積回路は、組み合わせ論理回路
とレジスタ群からなる状態遷移回路の論理状態を発光素
子の発光と非発光の２状態の組み合わせで表示すること
ができる。この結果、状態遷移回路の信号の論理状態を
容易に観測でき、不良解析やデバッグや機能試験等に必
要な時間を短縮することができる。
［００２０］
請求項７記載の半導体集積回路は、複数の信号線の状態
を一つの発光素子で時分割して表示することができ、複
数の信号線の論理状態を一つの発光素子で観測すること
ができ、集積する発光素子の個数を少なくすることがで
き、集積度の向上に有利である。また、ラッチによって
信号線のデータを保持するので、ダイナミックな回路の
状態の観測に有利である。
［００２１］
請求項８記載の半導体集積回路は、複数の信号線の状態
を一つの発光素子で時分割して表示することができ、複
数の信号線の論理状態を一つの発光素子で観測すること
ができ、集積する発光素子の個数を少なくすることがで
き、集積度の向上に有利である。
請求項９記載の半導体集積回路は、発光素子の発光を強
制的に停止させることができるので、不要な発光を停止
して消費電力を削減することができる。
［００２２］
請求項１０記載の発明の半導体集積回路試験装置によれ
ば、パターン発生器から発生する試験パターンによって
被試験素子である半導体集積回路を動作させる。このと
き、パターン発生器から光を取り込む期間の制御手段に
対し制御信号が与えられるので、試験パターンで決まる
被試験素子の時系列の発光・非発光パターンのうち所望
の時刻の発光・非発光パターンを受光用撮像素子を通し
て取り込むことができ、連続的に変化する被試験素子の
特定の時刻における状態を被試験素子の動作を停止させ
ることなく得ることができ、半導体集積回路の不良解析
やデバッグや機能試、験等を容易に行うことができる。
［００２３］The semiconductor integrated circuit according to the first aspect of the present invention controls the light emitting elements integrated on the chip in a desired state of the internal main circuit of the chip, thereby changing the state of the internal main circuit into a combination of the two states of light emitting and non-emitting light of the light emitting elements. It can be displayed in As a result, the logic state of the signals inside the chip can be easily observed, and the time required for failure analysis, debugging, functional testing, testing, etc. can be shortened. [0016] The light emitting element according to claim 2 includes a MOS transistor and a PN transistor.
It is a series circuit with the junction area. When a voltage higher than the breakdown voltage of the PN junction region is applied to this series circuit and the MOS transistor is made conductive, the PN
The junction region breaks down, a breakdown current flows, and weak near-infrared light (observed fact) is generated from the PN junction region. This light emitting element is approximately the same size as a MOS (MOS) transistor, and can be concentrated on a chip with high density, and the integration of the light emitting element hardly reduces the degree of integration. [0017] In the semiconductor integrated circuit according to claim 3, by controlling the gate electrode of the MOS transistor in the light emitting element integrated on the chip in a desired state of the internal main circuit of the chip,
The state of the internal main circuit can be displayed by a combination of two states of light emission and non-light emission of the light emitting element. As a result, the logical state of the signals inside the chip can be easily observed, and the time required for failure analysis, debugging, functional testing, etc. can be shortened. In addition, a light emitting element for displaying the state of the internal main circuit can be easily formed using a normal CMOS process.
Its size is comparable to that of a MOS transistor, and it can be integrated at high density, and there is almost no reduction in the degree of integration due to the provision of the light emitting element. [0018] The semiconductor integrated circuit according to claim 4 is capable of displaying not only the input/output state of the internal main circuit but also the state of the internal bus of the internal main circuit by a combination of two states of light emitting and non-emitting light of the light emitting element. can. As a result, the logic state of the signals on the internal bus of the internal main circuit can be easily observed, and - detailed functional tests, failure analysis, debugging, etc. can be performed. , the results of the functional test of the internal main functional circuit by the test circuit can be displayed by a combination of two states, emitting light and non-emitting light, of the light emitting element. As a result, no external test circuit is required, so test efficiency can be improved. In the semiconductor integrated circuit according to the sixth aspect of the present invention, the logic state of the state transition circuit including the combinational logic circuit and the register group can be displayed by a combination of two states of light emission and non-light emission of the light emitting element. As a result, the logical state of the signal of the state transition circuit can be easily observed, and the time required for failure analysis, debugging, functional testing, etc. can be shortened. [0020] The semiconductor integrated circuit according to claim 7 is capable of time-divisionally displaying the states of the plurality of signal lines with one light emitting element, and the logical states of the plurality of signal lines can be observed with one light emitting element. Therefore, the number of light emitting elements to be integrated can be reduced, which is advantageous for improving the degree of integration. Furthermore, since the data on the signal line is held by a latch, it is advantageous for observing the state of a dynamic circuit. [0021] The semiconductor integrated circuit according to claim 8 is capable of displaying the states of the plurality of signal lines in a time-sharing manner using one light emitting element, and the logical states of the plurality of signal lines can be observed using one light emitting element. Therefore, the number of light emitting elements to be integrated can be reduced, which is advantageous for improving the degree of integration. In the semiconductor integrated circuit according to the ninth aspect of the present invention, since the light emitting element can forcibly stop emitting light, unnecessary light emitting can be stopped and power consumption can be reduced. [0022] According to the semiconductor integrated circuit testing apparatus of the tenth aspect of the invention, the semiconductor integrated circuit that is the device under test is operated by the test pattern generated from the pattern generator. At this time, a control signal is given from the pattern generator to the control means for the period during which light is taken in, so that the light emitting/non-emitting pattern at a desired time is selected from among the time-series emitting/non-emitting patterns of the device under test determined by the test pattern. can be captured through the light-receiving image sensor, and the continuously changing state of the device under test at a specific time can be obtained without stopping the operation of the device under test, which is useful for failure analysis and debugging of semiconductor integrated circuits. Functional tests, tests, etc. can be easily performed. [0023]
【実施例】
この発明の第１の実施例の半導体集積回路における発光
素子の部分のレイアウト図およびその断面図を図１ （
ａ） （ｂ）にそれぞれ示す。この発光素子は、通
常のＣ−ＭＯＳプロセスで形成され、Ｐ型基板１１の上
に形成された能動領域１にＮ型ＭＯＳ）ランジスタと発
光領域とが形成される。Ｎ型ＭＯＳ）ランジスタのドレ
イン電極およびソース電極はそれぞれＮ 不純物領域２
，３で形成されている。４はポリシリコンからなるＭＯ
Ｓ）ランジスタのゲート電極である。
［００２４］
アルミ配線５は、コンタクト６を介してＭＯＳ）ランジ
スタのドレイン電極となるＮ 不純物領域２に接続され
ている。アルミ配線７は、コンタクト８を介してＭＯＳ
）ランジスタのソース電極（Ｎ＋不純物領域３）と逆導
電型のＰ 不純物領域９に接続されている。Ｐ 不純物
領域９は、ＭＯＳ）ランジスタのソース電極となるＮ＋
不純物領域３に隣接するように形成されていて、Ｎ 不
純物領域３およびＰ＋不純物領域９の隣接部にｐ ＋
Ｎ ＋接合領域１０が形成される。
［００２５］
この発光素子を形成するのに必要な逆導電型の不純物領
域（この例では、Ｐ＋不純物領域９）は、発光素子を構
成するＭＯＳ）ランジスタと相補なＭＯＳ）ランジスタ
のドレイン電極およびソース電極を形成する不純物領域
と同時に形成される。１２は１ｏｃｏｓ酸化膜、１３は
層間絶縁膜である。
なお、発光素子をＰ型ＭＯ５）ランジスタで形成する場
合も上記と同様であり、不純物領域の導電形式を反転す
ればよい。
［００２６］
この発光素子において、アルミ配線７とアルミ配線５と
の間にＰＮ 接合領域１０が逆バイアスになるように
電圧を与える。この際、ＰＮ 接合領域１０の降伏電
圧以上の電圧を与え、ゲート電極４の電圧を制御してＭ
ＯＳ）ランジスタを導通状態にすると、ＰＮ 接合領
域１０は降伏してＭＯＳ）ランジスタの電流駆動能力で
制限される降伏電流が流れる。その結果、ＰＮ 接合
領域１０の近傍から微弱な近赤外の発光が生じる。
［００２７］
素子（例えばＫＬＡ社〔米国〕のＥＭＭＩに用いられて
いるＣＣＤ撮像素子）で観測することができる。実際に
Ｐ 不純物領域９の不純物濃度が６×１０１９／ｃｍ３
、Ｎ＋不純物領域３の不純物濃度が３×１０２０／ｃｍ
３の条件で作成されたピＮ 接合領域１０では、４Ｖ以
下の逆方向バイアスで降伏して１ミクロン前後の波長の
近赤外光が観測された。
［００２８］
この発光素子を通常のＣＭＯＳプロセスで形成した場合
の主要なフローを図１０ （ａ）〜（ｅ）に簡単に示す
。
この発光素子は、Ｎ−ウェルＣＭＯＳ型プロセスで形成
されている。
（ａ）Ｐ型シリコン基板１００にＳ １０２からなるフ
ィールド酸化膜１０１を形成する。
［００２９］
（ｂ）フォトレジスト１０２をしやへいマスクとして、
Ｎ型不純物であるＡｓ＋ （ヒ素イオン）をドーズ量〜
１０１３／ｃｍ２で注入する。このイオン注入された領
域はＮ−ウェル１０３となる。
（Ｃ）フォトレジスト１０５をしやへいマスクとして、
Ｎ型不純物であるＡｓ＋ （エネルギー〜６０ＫｅＶ）
をドーズ量〜１０１５／ｃｍ２で注入することによりＮ
ｃｈ−ＭＯＳ）ランジスタのソースおよびドレイン領域
１０８とＮ−ウェル１０３上のＮ 領域１０７を形成す
る。
［００３０］
（ｄ）フォトレジスト１０９をしやへいマスクとして、
Ｐ型不純物であるＢＦ２＋ （エネルギー〜４０ＫｅＶ
）をドーズ量〜１０１５／ｃｍ２で注入することにより
Ｐｃｈ−ＭＯＳ）ランジスタのソースおよびドレイン領
域１１２とＰ型シリコン基板１００上のＰ 領域１１０
を形成する。このとき、ＰＮ 接合１１１が形成され
る。Ｐ およびＮ の拡散深さは、９００℃、７０分の
条件でアニールした時、Ｐ は０．４５μｍ、Ｎ は
０．２５μｍ程度である。ＰＮ 接合１１１の全長は
スケールとして数μｍ〜数１０μｍが選ばれる。
［００３１］
（ｅ）層間絶縁膜１１３をＣＶＤ法により堆積し、コン
タクト穴１１４を形成っている。
クロン）のゲート容量程度である。
［００３２］
■ｓｓに接続されている。
［００３３］
ることはできない。
［００３４］
また、テレビジョン画像で観測することにより多くの信
号を同時に調べることが可能で、回路の不良解析や機能
試験やデバッグの効率を大幅に向上させることができる
。また、発光素子２１として集積化可能な発光素子であ
れば良いことは言うまでもない。
［００３５］
なお、２この実施例では、発光素子２５として図１に示
した構造を有する発光素子を用いたが、短チャンネルの
ＭＯＳ）ランジスタのＯＮ、ＯＦＦを内部主回路２３の
状態で制御して、ＯＮ時に発生するホットキャリア現象
の近赤外光を用いても同様の効果が得られ、この場合、
図１に示す発光素子よりもさらに小さくなり高密度に集
積できる。また、発光素子２５としてＧａＡｓ等の化合
物半導体を用いれば、発光強度が高まり確実な検査が可
能となる。
［００３６］
つぎに、この発明の第２の実施例の半導体集積回路の構
成図を図３に示す。この実施例における半導体集積回路
３１は、回路ブロック３２，３３，３４．３５の４個の
ブロックで構成され、回路ブロック３２，３３．３４間
は内部バスおよびその制御信号３６で結ばれ、回路ブロ
ック３３．３５間は内部バスおよびその制御信号３７で
結ばれ、これらが内部主回路を構成している。
［００３７］
内部バスおよびその制御信号３６．３７の個々の信号線
は、それぞれ図１に示した構造を有する発光素子３８の
ＭＯＳ）ランジスタのゲート電極に接続され、その論理
状態は発光・非発光のパターンで表示される。３９はパ
ッドである。
この実施例は、内部バスおよびその制御信号３６．３７
の状態を短時間で容易に調べられるようにしたものであ
る。このような構成をとることにより、各回路ブロック
３２，３３，３４．３５の入出力信号を迅速に調べるこ
とができるようになり、多数の回路ブロック３２，３３
，３４．３５が複数の内部バスおよびその制御信号３６
．３７で結合された構造をもつ半導体集積回路３１の機
能テストや不良解析やデバッグ等の効率を大幅に向上さ
せることができる。
［００３８］
なお、この発光素子３８を構成するＭＯＳ）ランジスタ
に直列に追加のＭＯ３特開平３−２９０９４２ （シリ
トランジスタを設け、発光を観測しない場合にこの追加
のＭＯＳ）ランジスタを非導通状態にしておくか、また
はスイッチを用いて発光素子３８を構成するＭＯＳトラ
ンジスタのゲート電位をオフ状態に切り替える等の強制
的に非発光状態に抑制する手段を設けることにより、発
光を制限して半導体集積回路３１の消費電力を節約する
ことができる。
［００３９］
つぎに、この発明の第３の実施例の半導体集積回路の構
成図を図４に示す。この実施例における半導体集積回路
４１の機能を担う内部主機能回路４２には、その機能の
試験を行う試験回路４３が接続されていて、内部主機能
回路４２と試験回路４３とで内部主回路が構成される。
上記試験回路４３の結果の出力４５は、図１に示した構
造を有する発光素子４４のＭＯＳ）ランジスタのゲート
電極に接続される。
［００４０３
試験回路４３は、例えば試験パターンの発生器と、試験
パターンに対応した出力の期待値を格納したＲＯＭと、
実際の内部主機能回路４２の出力と期待値とを比較する
比較器等により構成されている。試験結果としては、比
較器の出力が発光素子４４に接続されることにより、発
光素子４４の発光・非発光のパターンで出力される。
［００４１］
この実施例のような構成では、試験回路４３の結果の出
力４５をパッド４６を増やすことなく行える。従来の試
験回路で行われていたように試験結果を出力する際に、
パッド４６を時分割で使用したり、シリアル信号に変換
したりして結果を出力する必要はなくなり、試験の効率
は向上する。
つぎに、この発明の第４の実施例の半導体集積回路の構
成図を図５に示す。この実施例における半導体集積回路
５１は、組み合わせ論理回路５２と以前に入力された状
態を保持するレジスタ群５３とで構成される状態遷移回
路を含んでいてこの状態遷移回路が内部主回路となる。
組み合わせ論理回路５２の出力５４はレジスタ群５３を
介して組み合わせ論理回路５２の入力５５に戻されて帰
還ループを形成している。レジスタ群５３の出力でもあ
る入力５５は、図１に示した構造を有する発光素子５８
のＭＯＳ）ランジスタのゲート電極に各々接続され、レ
ジスタ群５３の論理状態は、発光素子５８の発光・非発
光のパターンの組み合わせで表示される。５９はパッド
である。
［００４２］
状態遷移回路は、組み合わせ論理回路５２の入力５６に
信号を与えると、組み合わせ論理回路５２の出力５７に
結果が出る。出力５７の状態は、帰還ループ内に以前の
状態を保持しているレジスタ群５３が存在するので、以
前の入力５６の状態に依存する。このため、状態遷移回
路の効率的なデバッグや不良解析や機能試、験には、レ
ジスタ群５３の状態を調べることは有効である。
［００４３］
この実施例によれば、簡単な構成でレジスタ群５３の状
態を確実に調べることができる。また、発光素子５８が
小型であるために、レジスタ群５３のそれぞれに発光素
子５８を接続してもそれほど回路全体の大きさは増加せ
ず、性能低下も最小限に抑えることができる。
つぎに、この発明の第５の実施例の半導体集積回路の概
略構成図を図６に示す。この実施例における信号線６１
，６２．６３は、半導体集積回路６４の検査すべき信号
線（例えば、内部主回路から引き出されたもの）であり
、それぞれセレクタ６５の入力に接続されている。セレ
クタ６５は、チップ内部あるいは外部より与えられる制
御信号６８により信号線を選択してラッチ６６の入力に
接続する。ラッチ６６は、チップ外部または内部より与
えられる制御信号６９によるタイミングで入力データを
サンプリングして保持する。
［００４４］
ラッチ６６でサンプリングされたデータは、図１に示し
た構造を有する発光素子６７のＭＯＳ）ランジスタのゲ
ート電極にそれぞれ接続され、発光素子６７の発光・非
発光のパターンで表示される。６０１はパッドである。
この実施例では、複数の信号線６１，６２．６３の状態
を同一の発光素子６７群で時分割で観測するので、発光
素子６７をチップ内でまとめてレイアウトしておくこと
により、チップ内の特定の箇所を観測するだけで多数の
信号の観測が可能であり、集積度の向上に有利である。
このため、チップを載せたステージを移動させる手間を
省略でき、機能試験や不良箇所やデバッグの効率が一層
改善される。また、ラッチ６６でデータをラッチするこ
とにより、必要な発光と非発光の時系列パターンから所
望の時刻のパターンを選択して外部に表示することがで
きる。さらに、ダイナミックな回路では、パターンを静
止させると出力状態が時間とともに崩壊していくので、
データをラッチすることは測定を容易にする上で重要で
ある。
［００４５］
つぎに、この発明の第６の実施例の半導体集積回路の概
略構成図を図７に示す。この実施例において、信号線７
１，７２．７３は、半導体集積回路７４の検査すべき信
号線（例えば、内部主回路から引き出されたもの）であ
り、それぞれセレクタ７５の入力に接続されている。セ
レクタ７５は、チップ内部あるいは外部より与えられる
制御信号７７により信号線７１，７２．７３を選択して
、図１に示した構造を有する発光素子７６を構成するＭ
ＯＳ）ランジスタのゲート電極にそれぞれ接続する。セ
レクタ７５の出力データは、発光素子７６の発光・非発
光のパターンで表示される。７８はパッドである。
［００４６］
この実施例では、複数の信号線７１，７２．７３の状態
を同一の発光素子７６群で時分割で観測するので、発光
素子７６をチップ内でまとめてレイアウトしておくこと
により、チップ内の特定の箇所を観測するだけで多数の
信号の観測が可能である。このため、チップを乗せたス
テージを移動させる手間を省略でき、機能試験や不良解
析やデバッグの効率が一層改善される。また、発光素子
７６の発光と非発光の時系列パターンのうち所望の時刻
のパターンを測定するには、測定装置側で所望の時刻だ
けパターンを取り込むようにすればよい。また、回路が
スタティックに構成されていれば、半導体集積回路７４
に入力している試験パターンを静止させることにより、
任意の時刻に対応した発光・非発光のパターンを観測で
きる。
［００４７］
つぎに、この発明の一実施例の半導体集積回路試験装置
の概略構成図を図８に示す。図１に示した構造を有する
発光素子群８１を集積して回路の内部状態を発光・非発
光のパターンで表示する半導体集積回路が被試験素子８
２である。パターン発生器８３は、試験パターン８４を
発生して被試験素子８２に与える。その結果、発光・非
発光の時系列パターン８５が発生する。また、パターン
発生器８３は、撮像用受光素子８７の光を取り込む期間
を制御する制御手段８６に、所望の時刻パターンの取り
込みを目的とした制御信号８８を与える。制御信号８８
は試験パターン８４から決定される。８９は撮像用受光
素子８７の出力である。
［００４８］
つぎに、図９を用いて動作を説明する。
図９は一連の時刻Ｔｌ、Ｔ２．Ｔ３．Ｔ４における試験
パターン９１と発光素子の発光・非発光のパターン９２
と撮像用受光素子８７の光を取り込む期間の制御手段８
６への制御信号９３を示すタイムチャートである。試験
パターン９１と発光・非発光のパターン９２は、１対１
の関係があるので、試験パターン９１の所望の時刻に制
御信号９３を発生させればよい。図９の例では、時刻Ｔ
２が発光・非発光のパターン９２を調べるべき時刻であ
り、他の時刻の発光は測定のノイズである。時刻Ｔ２の
発光・非発光のパターン９２を取り込むために、制御信
号９３はＴ２の期間のみ取り込み状態になっている。
［００４９］
この実施例の構成により、所望の時刻の発光・非発光の
パターン８５ （９２）の測定が、被試験素子８２の発
光素子の制御回路に特別な回路を設けて所望の時刻のみ
に発光パターンが出力されるようにしたり、試験パター
ン８４（９１）を所望の時刻で静止させることなしに、
容易に実行できる。なお、第２〜第６の実施例（図３〜
図７に対応）の半導体集積回路における発光素子および
半導体集積回路試験装置（図８に対応）における発光素
子群８１として第１の実施例（図２に対応）の半導体集
積回路における発光素子、つまり図１に示す構造を有す
る発光素子以外に短チャンネルのＭＯＳ）ランジスタや
ＧａＡｓ等の化合物半導体を用いた発光素子等のいずれ
かを用いることができることは言うまでもない。
［００５０］[Example] FIG.
Shown in a) and (b) respectively. This light-emitting element is formed by a normal C-MOS process, and an N-type MOS transistor and a light-emitting region are formed in an active region 1 formed on a P-type substrate 11. The drain electrode and source electrode of the N-type MOS transistor are each N impurity region 2.
, 3. 4 is an MO made of polysilicon
S) It is the gate electrode of the transistor. [0024] The aluminum wiring 5 is connected via a contact 6 to the N 2 impurity region 2 which becomes a drain electrode of a MOS transistor. The aluminum wiring 7 is connected to the MOS via the contact 8.
) is connected to the source electrode (N+ impurity region 3) of the transistor and the P2 impurity region 9 of the opposite conductivity type. The P impurity region 9 is an N+ impurity region which becomes the source electrode of a MOS transistor.
It is formed adjacent to impurity region 3, and p+ is formed adjacent to N impurity region 3 and P+ impurity region 9.
An N+ junction region 10 is formed. [0025] The impurity region of the opposite conductivity type (in this example, the P+ impurity region 9) necessary to form this light emitting element is the drain electrode and source of the MOS transistor complementary to the MOS transistor constituting the light emitting element. It is formed at the same time as the impurity region forming the electrode. 12 is a 1ocos oxide film, and 13 is an interlayer insulating film. Note that the case where the light emitting element is formed of a P-type MO5) transistor is similar to the above, and the conductivity type of the impurity region may be reversed. [0026] In this light emitting element, a voltage is applied between the aluminum wiring 7 and the aluminum wiring 5 so that the PN junction region 10 is reverse biased. At this time, a voltage higher than the breakdown voltage of the PN junction region 10 is applied, and the voltage of the gate electrode 4 is controlled to
When the MOS) transistor is brought into conduction, the PN junction region 10 breaks down and a breakdown current, which is limited by the current drive capability of the MOS) transistor, flows. As a result, weak near-infrared light is emitted near the PN junction region 10. [0027] It can be observed with a device (for example, a CCD image sensor used in EMMI by KLA [USA]). Actually, the impurity concentration of P impurity region 9 is 6×1019/cm3
, the impurity concentration of the N+ impurity region 3 is 3×1020/cm
In the p-N junction region 10 created under the conditions of 3, breakdown occurred at a reverse bias of 4 V or less, and near-infrared light with a wavelength of around 1 micron was observed. [0028] The main flow when this light emitting element is formed by a normal CMOS process is briefly shown in FIGS. 10(a) to 10(e). This light emitting device is formed by an N-well CMOS type process. (a) A field oxide film 101 made of S 102 is formed on a P-type silicon substrate 100. [0029] (b) Using the photoresist 102 as a thin mask,
Dosage of As+ (arsenic ions), which is an N-type impurity
Inject at 1013/cm2. This ion-implanted region becomes an N-well 103. (C) Using photoresist 105 as a thin mask,
As+ is an N-type impurity (energy ~60KeV)
By implanting N at a dose of ~1015/cm2
The source and drain regions 108 of the ch-MOS transistor and the N region 107 on the N-well 103 are formed. [0030] (d) Using the photoresist 109 as a thin mask,
BF2+, which is a P-type impurity (energy ~ 40KeV
) at a dose of ~1015/cm2 to form the source and drain regions 112 of the Pch-MOS) transistor and the P region 110 on the P-type silicon substrate 100.
form. At this time, a PN junction 111 is formed. The diffusion depths of P and N are approximately 0.45 μm for P and 0.25 μm for N when annealing is performed at 900° C. for 70 minutes. The scale of the total length of the PN junction 111 is selected to be several micrometers to several tens of micrometers. [0031] (e) An interlayer insulating film 113 is deposited by the CVD method, and a contact hole 114 is formed. The gate capacity is approximately the same as that of 300 kHz. [0032] ■ Connected to ss. [0033] It is not possible. [0034] Moreover, by observing with a television image, it is possible to examine many signals simultaneously, and the efficiency of circuit failure analysis, functional testing, and debugging can be greatly improved. Further, it goes without saying that any light emitting element that can be integrated as the light emitting element 21 may be used. [0035] 2 In this example, a light emitting element having the structure shown in FIG. Similar effects can be obtained by using near-infrared light due to the hot carrier phenomenon that occurs when the device is turned on.
It is even smaller than the light emitting device shown in FIG. 1 and can be integrated at high density. Further, if a compound semiconductor such as GaAs is used as the light emitting element 25, the light emission intensity increases and reliable inspection becomes possible. [0036] Next, a block diagram of a semiconductor integrated circuit according to a second embodiment of the present invention is shown in FIG. The semiconductor integrated circuit 31 in this embodiment is composed of four blocks, circuit blocks 32, 33, 34.35, and the circuit blocks 32, 33, 34 are connected by an internal bus and its control signal 36. 33 and 35 are connected by an internal bus and its control signal 37, which constitute an internal main circuit. [0037] The individual signal lines of the internal bus and its control signals 36 and 37 are connected to the gate electrodes of the MOS transistors of the light emitting device 38 having the structure shown in FIG. displayed in the pattern. 39 is a pad. This embodiment uses an internal bus and its control signals 36.37
This allows you to easily check the status of your computer in a short period of time. By adopting such a configuration, input/output signals of each circuit block 32, 33, 34, 35 can be quickly checked, and a large number of circuit blocks 32, 33
, 34 and 35 are a plurality of internal buses and their control signals 36
．． The efficiency of functional testing, failure analysis, debugging, etc. of the semiconductor integrated circuit 31 having the structure connected by 37 can be greatly improved. [0038] Note that when a silicon transistor is provided in series with the MOS transistor constituting this light emitting element 38 and this additional MOS transistor is not observed, the additional MOS transistor is made non-conductive. The semiconductor integrated circuit 38 can limit light emission by providing means for forcibly suppressing the light emission to a non-emission state, such as switching the gate potential of the MOS transistor constituting the light emitting element 38 to an off state using a switch. power consumption can be saved. [0039] Next, a block diagram of a semiconductor integrated circuit according to a third embodiment of the present invention is shown in FIG. In this embodiment, an internal main functional circuit 42 responsible for the functions of the semiconductor integrated circuit 41 is connected to a test circuit 43 that tests its functions. configured. The resulting output 45 of the test circuit 43 is connected to the gate electrode of a MOS transistor of a light emitting device 44 having the structure shown in FIG. [00403 The test circuit 43 includes, for example, a test pattern generator, a ROM that stores an expected output value corresponding to the test pattern,
It is composed of a comparator and the like that compares the actual output of the internal main function circuit 42 with an expected value. As a result of the test, the output of the comparator is connected to the light emitting element 44, so that the light emitting element 44 outputs a light emitting/non-emitting pattern. [0041] In the configuration of this embodiment, the results 45 of the test circuit 43 can be outputted without increasing the number of pads 46. When outputting test results as was done with conventional test circuits,
It is no longer necessary to use the pads 46 in a time-division manner or convert them into serial signals to output the results, improving test efficiency. Next, FIG. 5 shows a configuration diagram of a semiconductor integrated circuit according to a fourth embodiment of the present invention. The semiconductor integrated circuit 51 in this embodiment includes a state transition circuit composed of a combinational logic circuit 52 and a register group 53 for holding previously input states, and this state transition circuit serves as an internal main circuit. The output 54 of the combinational logic circuit 52 is returned to the input 55 of the combinational logic circuit 52 via the register group 53 to form a feedback loop. The input 55, which is also the output of the register group 53, is a light emitting element 58 having the structure shown in FIG.
The logic state of the register group 53 is displayed by a combination of light emitting and non-emitting patterns of the light emitting elements 58. 59 is a pad. [0042] The state transition circuit provides a signal at the input 56 of the combinational logic circuit 52 and produces a result at the output 57 of the combinational logic circuit 52. The state of the output 57 depends on the previous state of the input 56 since there is a group of registers 53 in the feedback loop holding the previous state. Therefore, it is effective to check the status of the register group 53 for efficient debugging, failure analysis, functional testing, and testing of the state transition circuit. [0043] According to this embodiment, the state of the register group 53 can be checked reliably with a simple configuration. Further, since the light emitting elements 58 are small, the size of the entire circuit does not increase significantly even if the light emitting elements 58 are connected to each of the register groups 53, and performance deterioration can be minimized. Next, FIG. 6 shows a schematic configuration diagram of a semiconductor integrated circuit according to a fifth embodiment of the present invention. Signal line 61 in this embodiment
, 62 and 63 are signal lines (for example, drawn out from the internal main circuit) of the semiconductor integrated circuit 64 to be tested, and are connected to inputs of the selector 65, respectively. The selector 65 selects a signal line based on a control signal 68 applied from inside or outside the chip and connects it to the input of the latch 66 . The latch 66 samples and holds input data at a timing determined by a control signal 69 applied from outside or inside the chip. [0044] The data sampled by the latch 66 is connected to the gate electrodes of the MOS transistors of the light emitting element 67 having the structure shown in FIG. 601 is a pad. In this embodiment, the states of a plurality of signal lines 61, 62, and 63 are observed in a time-division manner using the same group of light emitting elements 67, so by laying out the light emitting elements 67 together within a chip, It is possible to observe a large number of signals simply by observing a specific location, which is advantageous for improving the degree of integration. Therefore, the effort of moving the stage on which the chip is mounted can be omitted, and the efficiency of functional tests, defective locations, and debugging can be further improved. Furthermore, by latching data with the latch 66, a pattern at a desired time can be selected from the necessary time-series patterns of light emission and non-light emission and displayed externally. Furthermore, in dynamic circuits, if the pattern is kept stationary, the output state will collapse over time.
Latching data is important to facilitate measurements. [0045] Next, FIG. 7 shows a schematic configuration diagram of a semiconductor integrated circuit according to a sixth embodiment of the present invention. In this embodiment, signal line 7
Reference numerals 1, 72, and 73 indicate signal lines (for example, those drawn out from the internal main circuit) of the semiconductor integrated circuit 74 to be inspected, and are connected to inputs of the selector 75, respectively. The selector 75 selects the signal lines 71, 72, and 73 according to a control signal 77 applied from inside or outside the chip, and configures the light emitting element 76 having the structure shown in FIG.
OS) are connected to the gate electrodes of the transistors. The output data of the selector 75 is displayed in a pattern of light emission/non-light emission of the light emitting element 76. 78 is a pad. [0046] In this embodiment, the states of the plurality of signal lines 71, 72, and 73 are observed in a time-division manner using the same group of light emitting elements 76, so by laying out the light emitting elements 76 together within the chip, It is possible to observe a large number of signals simply by observing specific locations within the chip. This eliminates the need to move the stage on which the chip is mounted, further improving the efficiency of functional tests, failure analysis, and debugging. Further, in order to measure a pattern at a desired time among the time-series patterns of light emission and non-light emission of the light emitting element 76, the pattern may be captured only at the desired time on the measuring device side. Furthermore, if the circuit is configured statically, the semiconductor integrated circuit 74
By keeping the test pattern input in the
It is possible to observe patterns of light emission and non-light emission corresponding to any time. [0047] Next, FIG. 8 shows a schematic configuration diagram of a semiconductor integrated circuit testing apparatus according to an embodiment of the present invention. The device under test 8 is a semiconductor integrated circuit that integrates a group of light emitting devices 81 having the structure shown in FIG.
It is 2. The pattern generator 83 generates a test pattern 84 and applies it to the device under test 82 . As a result, a time-series pattern 85 of light emission and non-light emission is generated. Furthermore, the pattern generator 83 provides a control signal 88 for the purpose of capturing a desired time pattern to a control means 86 that controls a period for capturing light from the imaging light receiving element 87. control signal 88
is determined from the test pattern 84. 89 is the output of the imaging light receiving element 87. [0048] Next, the operation will be explained using FIG. 9. FIG. 9 shows a series of times Tl, T2. T3. Test pattern 91 at T4 and light emitting/non-emitting pattern 92 of the light emitting element
and a control means 8 for controlling the period of capturing light from the imaging light receiving element 87.
6 is a time chart showing a control signal 93 to 6. The test pattern 91 and the light emitting/non-emitting pattern 92 are one to one.
Therefore, the control signal 93 may be generated at a desired time of the test pattern 91. In the example of FIG. 9, time T
2 is the time at which the light emission/non-light emission pattern 92 should be examined, and light emission at other times is measurement noise. In order to capture the light emission/non-light emission pattern 92 at time T2, the control signal 93 is in the capture state only during the period T2. [0049] With the configuration of this embodiment, the light emitting/non-emitting pattern 85 (92) at a desired time can be measured only at a desired time by providing a special circuit in the control circuit of the light emitting element of the device under test 82. Without outputting the light emitting pattern or stopping the test pattern 84 (91) at a desired time,
Easy to implement. In addition, the second to sixth embodiments (Fig. 3 to
The light emitting element in the semiconductor integrated circuit of the first embodiment (corresponding to FIG. 2) as the light emitting element group 81 in the semiconductor integrated circuit testing apparatus (corresponding to FIG. 8), that is, the light emitting element in the semiconductor integrated circuit of the first embodiment (corresponding to FIG. Needless to say, in addition to the light emitting element having the structure shown in FIG. 1, any one of a short channel MOS (MOS) transistor, a light emitting element using a compound semiconductor such as GaAs, etc. can be used. [0050]
請求項１記載の半導体集積回路は、チップに集積された
発光素子をチップの所望の内部主回路の状態で制御する
ことにより、内部主回路の状態を発光素子の発光と非発
光の２状態の組み合わせで表示することができる。この
結果、チップ内部の信号の論理状態を容易に観測でき、
不良解析やデバッグや機能試験等に必要な時間を短縮す
ることができる。
［００５１］
請求項２記載の発光素子は、ＭＯＳ）ランジスタとＰＮ
接合領域との直列回路になっており、この直列回路
にＰＮ 接合領域の降伏電圧以上の電圧を与えるとと
もに、ＭＯＳ）ランジスタを導通状態にすると、ＰＮ
接合領域が降伏して降伏電流が流れ、ＰＮ 接合領
域からは微弱な近赤外光が発生する。この発光素子は、
ＭＯＳ）ランジスタの大きさとほぼ同じであり、高密度
にチップに集積でき、発光素子の集積は、集積度をほと
んど低下させることがない。
［００５２］
請求項３記載の半導体集積回路は、通常のＣＭＯＳプロ
セスで内部主回路の状態を表示するための発光素子を容
易に形成することができ、その大きさはＭＯＳトランジ
スタと同程度であり、高密度に半導体集積回路に集積す
ることができ、発光素子を設けたことによる集積度の低
下はほとんどない。
また、内部主回路の多数の信号線の論理状態を上記発光
素子を用いることにより、同時に発光と非発光のパター
ンで観測できて、多くの信号を調べる必要のある機能試
験や不良解析やデバッグ等を容易に行えるようになり、
機能試験や不良解析やデバッグ等に必要な時間を大幅に
削減することができ、これらの解析のコストを低減する
ことができる。
［００５３］
また、半導体集積回路における発光素子の集積による回
路の面積の増加と浮遊容量に起因する性能低下は僅かで
あり、そのコスト低減のメリットに比べると問題になら
ない。
請求項４記載の半導体集積回路は、内部主回路の入出力
状態だけでなく、内部主回路の内部バスの状態も発光素
子で表示することができ、内部主回路の内部バス上の信
号の論理状態を容易に観測でき、−層細かな機能テスト
や不良解析やデバッグ等を行うことができる。
［００５４］
請求項５記載の半導体集積回路は、試験回路による内部
主機能回路の機能試験の結果を発光素子で表示すること
ができ、外部に試験回路は不要であるので、試験効率を
向上させることができる。
請求項６記載の半導体集積回路は、組み合わせ論理回路
とレジスタ群からなる状態遷移回路の論理状態を発光素
子で表示することができ、状態遷移回路の信号の論理状
態を容易に観測でき、不良解析やデバッグや機能試験等
に必要な時間を短縮することができる。
［００５５］
請求項７記載の半導体集積回路は、複数の信号線の状態
を一つの発光素子で時分割して表示することができ、複
数の信号線の論理状態を一つの発光素子で観測すること
ができ、集積する発光素子の個数を少なくすることがで
き、集積度の向上に有利であり、ラッチによって信号線
のデータを保持するので、ダイナミックな回路の状態の
観測に有利である。
ＥＯＯ５６］
請求項８記載の半導体集積回路は、複数の信号線の状態
を一つの発光素子で時分割して表示することができ、複
数の信号線の論理状態を一つの発光素子で観測すること
ができ、集積する発光素子の個数を少なくすることがで
き、集積度の向上に有利である。
請求項９記載の半導体集積回路は、発光素子の発光を強
制的に停止させることができるので、不要な発光を停止
して消費電力を削減することができる。
［００５７］
請求項１０記載の半導体集積回路試験装置は、被試験素
子である半導体集積回路の試験パターンに対応した動作
に伴う時系列の発光・非発光のパターンのうち見る必要
のあるものだけを抽出することができ、半導体集積回路
の解析を容易かつ迅速に実行可能にしてその効率を大幅
に上げること可能となる。The semiconductor integrated circuit according to claim 1 controls the light emitting elements integrated in the chip in a desired state of the internal main circuit of the chip, thereby changing the state of the internal main circuit between two states of the light emitting element, emitting light and non-emitting light. Can be displayed in combination. As a result, the logic state of the signals inside the chip can be easily observed.
The time required for failure analysis, debugging, functional testing, etc. can be reduced. [0051] The light emitting element according to claim 2 includes a MOS transistor and a PN transistor.
It is a series circuit with the PN junction region, and when a voltage higher than the breakdown voltage of the PN junction region is applied to this series circuit and the MOS transistor is made conductive, the PN
The junction region breaks down, a breakdown current flows, and weak near-infrared light is generated from the PN junction region. This light emitting element is
The size is almost the same as that of a MOS (MOS) transistor, and it can be integrated on a chip at high density, and the integration of light emitting elements hardly reduces the degree of integration. [0052] In the semiconductor integrated circuit according to claim 3, a light emitting element for displaying the state of the internal main circuit can be easily formed by a normal CMOS process, and the size thereof is about the same as that of a MOS transistor. , it can be integrated into a semiconductor integrated circuit with high density, and there is almost no reduction in the degree of integration due to the provision of a light emitting element. In addition, by using the above-mentioned light-emitting element, the logic states of many signal lines in the internal main circuit can be observed simultaneously in light-emitting and non-emitting patterns. Now you can easily do
The time required for functional tests, failure analysis, debugging, etc. can be significantly reduced, and the cost of these analyzes can be reduced. [0053]Furthermore, the increase in circuit area due to the integration of light emitting elements in a semiconductor integrated circuit and the deterioration in performance due to stray capacitance are slight and are not a problem compared to the cost reduction benefit. The semiconductor integrated circuit according to claim 4 is capable of displaying not only the input/output status of the internal main circuit but also the status of the internal bus of the internal main circuit using a light emitting element, and the logic of the signals on the internal bus of the internal main circuit. The status can be easily observed, and - detailed functional tests, failure analysis, debugging, etc. can be performed. [0054] The semiconductor integrated circuit according to claim 5 can display the result of the functional test of the internal main functional circuit by the test circuit using a light emitting element, and an external test circuit is not required, so that the test efficiency is improved. be able to. The semiconductor integrated circuit according to claim 6 is capable of displaying the logical state of the state transition circuit consisting of a combinational logic circuit and a register group using a light emitting element, and the logical state of the signal of the state transition circuit can be easily observed and failure analysis is possible. The time required for debugging, functional testing, etc. can be reduced. [0055] The semiconductor integrated circuit according to claim 7 is capable of displaying the states of the plurality of signal lines in a time-sharing manner using one light emitting element, and the logical states of the plurality of signal lines can be observed using one light emitting element. It is possible to reduce the number of light emitting elements to be integrated, which is advantageous for improving the degree of integration, and because the data on the signal line is held by a latch, it is advantageous for observing the state of a dynamic circuit. EOO56] The semiconductor integrated circuit according to claim 8 is capable of displaying the states of the plurality of signal lines in a time-sharing manner using one light emitting element, and the logical states of the plurality of signal lines can be observed using one light emitting element. This makes it possible to reduce the number of light emitting elements to be integrated, which is advantageous for improving the degree of integration. In the semiconductor integrated circuit according to the ninth aspect of the present invention, since the light emitting element can forcibly stop emitting light, unnecessary light emitting can be stopped and power consumption can be reduced. [0057] The semiconductor integrated circuit testing device according to the tenth aspect of the present invention is capable of detecting only those that need to be seen out of the time-series light emitting/non-emitting patterns accompanying the operation corresponding to the test pattern of the semiconductor integrated circuit that is the device under test. This makes it possible to analyze semiconductor integrated circuits easily and quickly, thereby greatly increasing efficiency.
【図１】
図１はこの発明の第１の実施例の半導体集積回路におけ
る発光素子のレイアウト図およびその断面図である。FIG. 1 is a layout diagram and a sectional view of a light emitting element in a semiconductor integrated circuit according to a first embodiment of the present invention.
【図２】
図２はこの発明の第１の実施例の半導体集積回路の概略
構成図である。FIG. 2 is a schematic configuration diagram of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図３】
図３はこの発明の第２の実施例の半導体集積回路の概略
構成図である。FIG. 3 is a schematic configuration diagram of a semiconductor integrated circuit according to a second embodiment of the present invention.
【図４】
図４はこの発明の第３の実施例の半導体集積回路の概略
構成図である。FIG. 4 is a schematic configuration diagram of a semiconductor integrated circuit according to a third embodiment of the present invention.
【図５】
図５はこの発明の第４の実施例の半導体集積回路の概略
構成図である。FIG. 5 is a schematic configuration diagram of a semiconductor integrated circuit according to a fourth embodiment of the present invention.
【図６】
図６はこの発明の第５の実施例の半導体集積回路の概略
構成図である。FIG. 6 is a schematic configuration diagram of a semiconductor integrated circuit according to a fifth embodiment of the present invention.
【図７】
図７はこの発明の第６の実施例の半導体集積回路の概略
構成図である。FIG. 7 is a schematic configuration diagram of a semiconductor integrated circuit according to a sixth embodiment of the present invention.
【図８】
図８はこの発明の一実施例の半導体集積回路試験装置の
概略構成図である。FIG. 8 is a schematic configuration diagram of a semiconductor integrated circuit testing apparatus according to an embodiment of the present invention.
【図９】
図９は図８に示した半導体集積回路試験装置の動作の説
明のためのタイムチャートである。9 is a time chart for explaining the operation of the semiconductor integrated circuit testing apparatus shown in FIG. 8. FIG.
【図１０１
図１０は図１に示した発光素子の製造方法を示す工程断
面図である。
【符号の説明】
１ 能動領域
２．３ Ｎ 不純物領域
４ ゲート電極
５．７ アルミ配線
６．８ コンタクト
９ Ｐ 不純物領域
１０ Ｐ Ｎ 接合領域
２１ 半導体集積回路
パッド
内部主回路
信号
発光素子101 FIG. 10 is a process cross-sectional view showing a method for manufacturing the light emitting device shown in FIG. 1. [Explanation of symbols] 1 Active region 2.3 N Impurity region 4 Gate electrode 5.7 Aluminum wiring 6.8 Contact 9 P Impurity region 10 P N Junction region 21 Main circuit signal light emitting element inside semiconductor integrated circuit pad
【図１】 図面 １０ Ｐ＋Ｎ＋Ｎお領域 λ[Figure 1] drawing 10 P+N+N area λ
【図２】[Figure 2]
【図３】[Figure 3]
【図４】[Figure 4]
【図５】[Figure 5]
【図６】[Figure 6]
【図７】[Figure 7]
【図８】[Figure 8]
【図９】[Figure 9]
【図１０】 Ｎ 二主入 ’）０８[Figure 10] N 2 main entry ’)08
Claims (10)
記発光素子の電極に印加する電圧を前記内部主回路の信
号を用いて制御することにより、前記内部主回路の状態
を前記発光素子の発光と非発光の組み合わせで表示する
ようにしたことを特徴とする半導体集積回路。1. A light emitting element is integrated with an internal main circuit, and a voltage applied to an electrode of the light emitting element is controlled using a signal from the internal main circuit, thereby controlling the state of the internal main circuit of the light emitting element. A semiconductor integrated circuit characterized by displaying a display using a combination of light emission and non-light emission.
る第１の高濃度不純物領域に隣接するように前記第１の
高濃度不純物領域と逆導電型の第２の高濃度不純物領域
を設けて第１および第２の高濃度不純物領域の隣接部に
Ｐ＾＋Ｎ＾＋接合領域を形成し、前記ＭＯＳトランジス
タのドレイン電極と前記第２の高濃度不純物領域との間
に前記Ｐ＾＋Ｎ＾＋接合領域の降伏電圧以上の電圧を与
えるとともに、前記ＭＯＳトランジスタのゲート電極に
与える電圧を制御することにより、前記Ｐ＾＋Ｎ＾＋接
合領域の降伏時に発生する近赤外光の発光・非発光の制
御を行うことを特徴とする発光素子。2. A second high concentration impurity region having a conductivity type opposite to that of the first high concentration impurity region is provided adjacent to the first high concentration impurity region forming a source electrode of the MOS transistor. and a P^+N^+ junction region is formed adjacent to the second high concentration impurity region, and the P^+N^+ junction region is formed between the drain electrode of the MOS transistor and the second high concentration impurity region. By applying a voltage higher than the breakdown voltage of the MOS transistor and controlling the voltage applied to the gate electrode of the MOS transistor, the emission/non-emission of near-infrared light generated when the P^+N^+ junction region breaks down can be controlled. A light emitting element characterized by:
る第１の高濃度不純物領域に隣接するように前記第１の
高濃度不純物領域と逆導電型の第２の高濃度不純物領域
を設けて第１および第２の高濃度不純物領域の隣接部に
Ｐ＾＋Ｎ＾＋接合領域を形成した発光素子を、内部主回
路とともに集積し、前記ＭＯＳトランジスタのドレイン
電極と前記第２の高濃度不純物領域との間に前記Ｐ＾＋
Ｎ＾＋接合領域の降伏電圧以上の電圧を与えるとともに
、前記ＭＯＳトランジスタのゲート電極に前記内部主回
路の信号を与えることにより、前記Ｐ＾＋Ｎ＾＋接合領
域の降伏時に発生する近赤外光の発光・非発光の制御を
行って前記内部主回路の状態を前記近赤外光の発光と非
発光の組み合わせで表示するようにしたことを特徴とす
る半導体集積回路。3. A second high concentration impurity region having a conductivity type opposite to that of the first high concentration impurity region is provided adjacent to the first high concentration impurity region forming a source electrode of the MOS transistor. A light emitting element in which a P^+N^+ junction region is formed adjacent to the second high concentration impurity region is integrated together with an internal main circuit, and a connection between the drain electrode of the MOS transistor and the second high concentration impurity region is integrated. In between the above P^+
By applying a voltage higher than the breakdown voltage of the N^+ junction region and applying a signal from the internal main circuit to the gate electrode of the MOS transistor, the near-infrared light generated when the P^+N^+ junction region breaks down is reduced. A semiconductor integrated circuit characterized in that the state of the internal main circuit is displayed by a combination of near-infrared light emission and non-emission by controlling emission and non-emission of the near-infrared light.
ータおよびその制御信号の論理状態を発光と非発光の２
状態の組み合わせで表示することを特徴とする請求項１
または３記載の半導体集積回路。4. The logic state of the data on the internal bus of the internal main circuit and its control signal can be divided into two states, emitting light and non-emitting light, by the light emitting element.
Claim 1 characterized in that the display is performed by a combination of states.
or the semiconductor integrated circuit according to 3.
部主機能回路の機能試験を行う試験回路とを有し、前記
試験回路の出力群の論理状態を、発光と非発光の２状態
の組み合わせで表示することにより、前記内部主機能回
路の機能を調べることを特徴とする請求項３記載の半導
体集積回路。5. The internal main circuit includes an internal main functional circuit and a test circuit for performing a functional test of the internal main functional circuit, and the logic state of the output group of the test circuit is set to two states: light emission and non-light emission. 4. The semiconductor integrated circuit according to claim 3, wherein the function of the internal main functional circuit is checked by displaying a combination of the following.
ジスタ群からなる状態遷移回路を有し、前記状態遷移回
路の帰還ループ内のレジスタ群の論理状態を発光と非発
光の２状態で表示することを特徴とする請求項３記載の
半導体集積回路。6. A state transition circuit including a combinational logic circuit and a register group is provided in the internal main circuit, and the logic state of the register group in the feedback loop of the state transition circuit is displayed in two states: light emission and non-light emission. The semiconductor integrated circuit according to claim 3, characterized in that:
チップ内部あるいは外部より与えられる制御信号で選択
するセレクタと、前記セレクタの出力をチップ内部また
は外部からの制御信号で与えられるタイミングでサンプ
リングするラッチと、前記ラッチの出力信号群の論理状
態を発光と非発光の２状態の組み合わせで表示する発光
素子群とを備えたことを特徴とする半導体集積回路。7. A selector for selecting a group of output signals from a plurality of desired signal line groups using a control signal applied from inside or outside the chip, and a timing at which the output of the selector is applied using a control signal from inside or outside the chip. 1. A semiconductor integrated circuit comprising: a latch that performs sampling, and a group of light emitting elements that display a logical state of a group of output signals of the latch as a combination of two states, emitting light and non-emitting light.
チップ内部あるいは外部より与えられる制御信号で選択
するセレクタと、前記セレクタの出力群の論理状態を発
光と非発光の２状態の組み合わせで表示する発光素子群
とを備えたことを特徴とする半導体集積回路。8. A selector for selecting a group of output signals from a plurality of desired signal line groups by a control signal applied from inside or outside the chip, and a logic state of the output group of the selector is divided into two states, emitting light and non-emitting light. A semiconductor integrated circuit characterized by comprising a group of light emitting elements that display in combination.
示を強制的に非発光状態に抑制する手段を備えたことを
特徴とする請求項３記載の半導体集積回路。9. The semiconductor integrated circuit according to claim 3, further comprising means for forcibly suppressing display of the internal state of the internal main circuit using near-infrared light to a non-emitting state.
御手段を有する撮像用受光素子とを備え、請求項１記載
の半導体集積回路を被試験素子とし、前記パターン発生
器から前記被試験素子へ試験パターンを与えるとともに
、前記撮像用受光素子の光を取り込む期間の制御手段へ
前記試験パターンで決まる前記被試験素子の時系列の発
光・非発光パターンのうち所望の時刻の発光・非発光パ
ターンを選択的に取り込むための制御信号を与えるよう
にしたことを特徴とする半導体集積回路試験装置。10. A pattern generator and an imaging light-receiving element having a control means for controlling a period for taking in light, wherein the semiconductor integrated circuit according to claim 1 is used as a device under test; A test pattern is given, and a light emission/non-emission pattern at a desired time is transmitted to a control means for a period during which light is taken in from the imaging light-receiving element out of the time-series emission/non-emission patterns of the device under test determined by the test pattern. A semiconductor integrated circuit testing device characterized by providing a control signal for selective acquisition.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40335690A JP2643028B2 (en) | 1989-12-22 | 1990-12-18 | Semiconductor integrated circuit, light emitting element, and semiconductor integrated circuit test apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-333794 | 1989-12-22 | ||
| JP33379489 | 1989-12-22 | ||
| JP40335690A JP2643028B2 (en) | 1989-12-22 | 1990-12-18 | Semiconductor integrated circuit, light emitting element, and semiconductor integrated circuit test apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03290942A true JPH03290942A (en) | 1991-12-20 |
| JP2643028B2 JP2643028B2 (en) | 1997-08-20 |
Family
ID=26574641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40335690A Expired - Fee Related JP2643028B2 (en) | 1989-12-22 | 1990-12-18 | Semiconductor integrated circuit, light emitting element, and semiconductor integrated circuit test apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643028B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410163A (en) * | 1992-03-18 | 1995-04-25 | Fujitsu Limited | Semi-conductor integrated circuit device including connection and disconnection mechanisms to connect and disconnect monitor circuit and semiconductor integrated circuit from each other |
| JP2013518402A (en) * | 2010-01-22 | 2013-05-20 | インシアヴァ （ピーテーワイ） リミテッド | Silicon light emitting device and method of manufacturing the device |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59189668A (en) * | 1983-04-12 | 1984-10-27 | Nec Corp | Integrated circuit |
| JPS61253880A (en) * | 1985-05-02 | 1986-11-11 | Fujitsu Ltd | Semiconductor device |
| JPS62278472A (en) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | Logic circuit for facilitating diagnosis |
| JPS6316275A (en) * | 1986-07-08 | 1988-01-23 | Nec Corp | Integrated circuit with internal state monitoring output circuit |
| JPS63257243A (en) * | 1987-04-14 | 1988-10-25 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPH01116468A (en) * | 1987-10-30 | 1989-05-09 | Nec Corp | Logical lsi test circuit |
| JPH01131471A (en) * | 1987-11-16 | 1989-05-24 | Mitsubishi Electric Corp | Sequence circuit |
-
1990
- 1990-12-18 JP JP40335690A patent/JP2643028B2/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59189668A (en) * | 1983-04-12 | 1984-10-27 | Nec Corp | Integrated circuit |
| JPS61253880A (en) * | 1985-05-02 | 1986-11-11 | Fujitsu Ltd | Semiconductor device |
| JPS62278472A (en) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | Logic circuit for facilitating diagnosis |
| JPS6316275A (en) * | 1986-07-08 | 1988-01-23 | Nec Corp | Integrated circuit with internal state monitoring output circuit |
| JPS63257243A (en) * | 1987-04-14 | 1988-10-25 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPH01116468A (en) * | 1987-10-30 | 1989-05-09 | Nec Corp | Logical lsi test circuit |
| JPH01131471A (en) * | 1987-11-16 | 1989-05-24 | Mitsubishi Electric Corp | Sequence circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410163A (en) * | 1992-03-18 | 1995-04-25 | Fujitsu Limited | Semi-conductor integrated circuit device including connection and disconnection mechanisms to connect and disconnect monitor circuit and semiconductor integrated circuit from each other |
| JP2013518402A (en) * | 2010-01-22 | 2013-05-20 | インシアヴァ （ピーテーワイ） リミテッド | Silicon light emitting device and method of manufacturing the device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643028B2 (en) | 1997-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5270655A (en) | Semiconductor integrated circuit having light emitting devices | |
| JP3405660B2 (en) | Non-invasive optical method for measuring internal switching and other dynamic parameters of CMOS circuits | |
| US7423288B2 (en) | Technique for evaluating a fabrication of a die and wafer | |
| US7791086B2 (en) | Device for defeating reverse engineering of integrated circuits by optical means | |
| US5248936A (en) | Semiconductor integrated circuit and a method of testing the same | |
| KR20080082439A (en) | Structure and method of mapping signal intensity to surface voltage for integrated circuit inspection | |
| US7478345B2 (en) | Apparatus and method for measuring characteristics of dynamic electrical signals in integrated circuits | |
| TWI544222B (en) | Non-destructive determination of functionality of an unknown semiconductor device | |
| KR20020000789A (en) | Inspection apparatus and sensor | |
| US5105235A (en) | Semiconductor integrated circuit having light emitting MOS devices | |
| JPH03290942A (en) | Semiconductor integrated circuit, light emitting device and semiconductor integrated circuit testing apparatus | |
| JP4053252B2 (en) | Semiconductor device manufacturing method and semiconductor inspection apparatus | |
| CN104793129B (en) | Utilize the design method of the auxiliary circuit of EMMI detection chip static leakages | |
| US6628126B2 (en) | Optical voltage measurement circuit and method for monitoring voltage supplies utilizing imaging circuit analysis | |
| US6894518B1 (en) | Circuit analysis and manufacture using electric field-induced effects | |
| Kiyan | Dynamic Analysis of Tester Operated Integrated Circuits Stimulated by Infra-Red Lasers | |
| JP3055487B2 (en) | Semiconductor integrated circuit | |
| Stellari et al. | 1D and 2D Time-Resolved Emission Measurements of Circuits Fabricated in 14 nm Technology Node | |
| Johnson et al. | Distinguishing between electron-beam signals in probing of SRAM modules for yield management | |
| JPH02194541A (en) | Optical prober | |
| Kim et al. | Optical Failure Analysis Technique in Deep Submicron CMOS Integrated Circuits | |
| Keow et al. | Logic circuit failure analysis & micro-probing on floating signal net | |
| US20020125473A1 (en) | Semiconductor device and method of analyzing same | |
| Johnson et al. | Laser-based FA techniques for monitoring of defective SRAM junctions | |
| Cole Jr et al. | Failure Site Isolation: Photon Emission Microscopy Optical/Electron Beam Techniques |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |