JPH0326579B2 - - Google Patents
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- JPH0326579B2 JPH0326579B2 JP58016412A JP1641283A JPH0326579B2 JP H0326579 B2 JPH0326579 B2 JP H0326579B2 JP 58016412 A JP58016412 A JP 58016412A JP 1641283 A JP1641283 A JP 1641283A JP H0326579 B2 JPH0326579 B2 JP H0326579B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04K—SECRET COMMUNICATION; JAMMING OF COMMUNICATION
- H04K1/00—Secret communication
- H04K1/06—Secret communication by transmitting the information or elements thereof at unnatural speeds or in jumbled order or backwards
Description
【発明の詳細な説明】
本発明はデータの順序を入れ換えるインターリ
ーバーに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an interleaver that permutes the order of data.
通信においては、通信されるデータの秘匿のた
めにデータの順序を入換える方法はよく用いられ
る。入換えによつてデータを秘匿するには、入換
えた後のデータの順序が入換える前の順序と大き
く異なること及び異なるキーによる入換えの結果
が互いに大きく異なることが望ましい。しかし従
来の入換え方法はこれらを満たしていなかつた。 In communication, a method of rearranging the order of data is often used to conceal the data being communicated. In order to conceal data by shuffling, it is desirable that the order of the data after shuffling is significantly different from the order before shuffling, and that the results of shuffling using different keys are significantly different from each other. However, conventional replacement methods do not satisfy these requirements.
本発明の目的は上記欠点を取除くことにある。
前記目的は次の構成をもつインターリーバーによ
つて達成できる。すなわち、データの順序を入れ
換えるインターリーバーにおいて、デイジタル・
パターンを発生する第１のアドレス発生手段と、
前記デイジタル・パターンを受取り、あらかじめ
定められた２・Ｎ（Ｎは正整数）個の多項式a1
（ｘ）、a2（ｘ）、…、aN（ｘ）、b1（ｘ）、b2（ｘ）
、
…、bN（ｘ）およびＮ−１個の整数d1、d2、…、
dNに対して前記デイジタル・パターンを係数系列
とする多項式をｆ（ｘ）として（…（（ｆ（ｘ）・a1
（ｘ）＋b1（ｘ））d1・a2（ｘ）＋b2（ｘ））d2・a3（
ｘ）＋
…＋bN-1（ｘ）dN-1・aN（ｘ）＋bN（ｘ）をあらかじ
め定められた多項式で割つた余りの係数系列を発
生する第２のアドレス発生手段と、前記第１のア
ドレス発生手段と前記第２のアドレス発生手段に
接続され、第１または第２のアドレス発生手段の
いずれか一方の出力アドレスにデータを書き込
み、他方のアドレス発生手段の出力アドレスから
データを読み出すことによりデータの入れ換えを
行う転地手段とから成ることを特徴とするインタ
ーリーバーである。 The object of the invention is to eliminate the above-mentioned drawbacks.
The above objective can be achieved by an interleaver having the following configuration. In other words, in an interleaver that changes the order of data, the digital
a first address generating means for generating a pattern;
The digital pattern is received and predetermined 2·N (N is a positive integer) polynomials a 1
(x), a 2 (x), ..., a N (x), b 1 (x), b 2 (x)
,
..., b N (x) and N-1 integers d 1 , d 2 , ...,
For d N , let f(x) be a polynomial whose coefficient sequence is the digital pattern (...((f(x)・a 1
(x)+b 1 (x)) d1・a 2 (x)+b 2 (x)) d2・a 3 (
x)+
...+b N-1 (x) dN-1・a N (x)+b N By being connected to the address generation means and the second address generation means, writing data to the output address of either the first or second address generation means and reading data from the output address of the other address generation means. The interleaver is characterized in that it consists of a transfer means for interchanging data.
以下、本発明の実施例を示すブロツク図を用い
て本発明の動作原理を詳しく説明する。説明をわ
かりやすくするために多項式の四則演算は２を法
として行ない、Ｎ＝３とする。また多項式Ａ（ｘ）
をＢ（ｘ）で割つた余りをＡ（ｘ）（mod Ｂ（ｘ））
と書く。Ｍ（ｘ）を既約多項式とし、その次数を
ｍとおき、ｎ＝2m−１とおく。ビツトパターンは
該ビツトパターンを多項式の係数系列と考えれば
多項式に１対１に対応するので、ビツトパターン
と多項式を同一視する。 The operating principle of the present invention will be explained in detail below using block diagrams showing embodiments of the present invention. To make the explanation easier to understand, the four arithmetic operations on polynomials are performed modulo 2, and N=3. Also, polynomial A(x)
The remainder when divided by B(x) is A(x) (mod B(x))
Write. Let M(x) be an irreducible polynomial, let its degree be m, and let n=2 m −1. If the bit pattern is considered as a coefficient sequence of a polynomial, it has a one-to-one correspondence with the polynomial, so the bit pattern and the polynomial are considered to be the same.
第１図は本発明の第１の実施例を示すブロツク
図である。第１のアドレス発生器１０１はｍビツ
トパターンと順次発生する。第２のアドレス発生
器１０２は入力端子１０５から入力される６個の
多項式a1（ｘ）、a2（ｘ）、a3（ｘ）、b1（ｘ）、b2
（ｘ）、b3（ｘ）と前記第１のアドレス発生器１０
１の出力Ｙに対して（（Ｙ・a1（ｘ）＋b1（ｘ））d1・
a2（ｘ）＋b2（ｘ））d2・a3（ｘ）＋b3（ｘ）（mod Ｍ
（ｘ））の係数系列を順次発生する。ここでd1とd2
はｎと互いに素な数である。例えばｍが奇数なら
ばd1＝d2＝３、ｍが偶数ならばd1＝d2＝５とおけ
る。前記第１のアドレス発生器１０１と前記第２
のアドレ発生器１０２の出力はいずれもｍビツト
パターンであるが、後記メモリ１０３のアドレス
とみなす。メモリ１０３は入力端子１０４から入
力されたデータを順次、前記第１のアドレス発生
器１０１の発生するアドレスに格納し、かつ前記
第２のアドレス発生回路１０２の発生するアドレ
スの内容を順次出力端子１０６に出力する。前記
多項式a1（ｘ）、a2（ｘ）、a3（ｘ）、b1（ｘ）、b2
（ｘ）、b3（ｘ）が暗号のキーとなる。 FIG. 1 is a block diagram showing a first embodiment of the present invention. The first address generator 101 sequentially generates an m-bit pattern. The second address generator 102 inputs six polynomials a 1 (x), a 2 (x), a 3 (x), b 1 (x), b 2 from the input terminal 105.
(x), b 3 (x) and the first address generator 10
For the output Y of 1, ((Y・a 1 (x) + b 1 (x)) d1・
a 2 (x) + b 2 (x)) d2・a 3 (x) + b 3 (x) (mod M
(x)) are sequentially generated. where d 1 and d 2
is a number coprime to n. For example, if m is an odd number, d 1 =d 2 =3, and if m is an even number, d 1 =d 2 =5. The first address generator 101 and the second
Although the outputs of the address generator 102 are all m-bit patterns, they are regarded as addresses of the memory 103, which will be described later. The memory 103 sequentially stores the data input from the input terminal 104 at the addresses generated by the first address generator 101, and sequentially stores the contents of the addresses generated by the second address generation circuit 102 at the output terminal 106. Output to. The polynomials a 1 (x), a 2 (x), a 3 (x), b 1 (x), b 2
(x) and b 3 (x) are the encryption keys.
本実施例を用いて本発明の動作原理を説明す
る。前述したように、入換えによつてデータを秘
匿するには入換えた後のデータの順序が入換える
前の順序の大きく異なること、及び異なるキーに
よる入換えの結果が互いに大きく異なることが必
要である。まず、第１のアドレス発生器１０１か
ら出力される２つの異なるビツトパターンに対す
る第２のアドレス発生器１０２の出力する２つの
ビツトパターンは異なることを示す。第１のアド
レス発生器１０１の出力する２つのビツトパター
ンに対応する多項式をｆ（ｘ）、ｇ（ｘ）とおく。
d1とd2はｎと互いに素なのでd1・e1（mod ｎ）＝
d2・e2（mod ｎ）＝１となるe1，e2が存在する。
また、Ｍ（ｘ）は既約多項式なので、a1（ｘ）1
（ｘ）（mod Ｍ（ｘ））＝a2（ｘ）2（ｘ）（mod Ｍ
（ｘ））＝a3（ｘ）3（ｘ）（mod Ｍ（ｘ））となる
１（ｘ）、2（ｘ）、3（ｘ）が存在する。ここで整
数ａを整数ｂで割つた余りをａ（mod ｂ）とす
る。ｆ（ｘ）とｇ（ｘ）に対する第２のアドレス発
生器１０２の出力が等しいと仮定する。このと
き、両者からb3（ｘ）を引き、3（ｘ）（mod Ｍ
（ｘ））を掛けe2乗し、次にb2（ｘ）を引き2（ｘ）
（mod Ｍ（ｘ））を掛けe1乗し、さらにb1（ｘ）を
引き1（ｘ）（modM（ｘ））を掛ける。これらは
全てＭ（ｘ）を法として行なう。すると最初にｆ
（ｘ）とｇ（ｘ）が残るので、これらは等しくなつ
てしまう。つまり第２のアドレス発生器の２つの
出力が等しくなるのは、第１のアドレス発生器の
出力が等しいときに限られる。 The operating principle of the present invention will be explained using this embodiment. As mentioned above, in order to keep data secret through shuffling, it is necessary that the order of the data after shuffling differs significantly from the order before shuffling, and that the results of shuffling using different keys differ greatly from each other. It is. First, it will be shown that the two bit patterns output from the second address generator 102 are different from the two different bit patterns output from the first address generator 101. Let f(x) and g(x) be polynomials corresponding to two bit patterns output from the first address generator 101.
Since d 1 and d 2 are coprime to n, d 1・e 1 (mod n)=
There exist e 1 and e 2 such that d 2 ·e 2 (mod n)=1.
Also, since M(x) is an irreducible polynomial, a 1 (x) 1
(x) (mod M(x)) = a 2 (x) 2 (x) (mod M
(x)) = a 3 (x) 3 (x) (mod M(x))
1 (x), 2 (x), and 3 (x) exist. Here, the remainder when integer a is divided by integer b is assumed to be a (mod b). Assume that the outputs of the second address generator 102 for f(x) and g(x) are equal. At this time, subtract b 3 (x) from both and get 3 (x) (mod M
(x)) multiplied by e squared , then subtract b 2 (x) and 2 (x)
Multiply by (mod M(x)) and raise e to the 1st power, then subtract b 1 (x) and multiply by 1 (x) (mod M(x)). All of these are performed modulo M(x). Then first f
Since (x) and g(x) remain, they become equal. In other words, the two outputs of the second address generator are equal only when the outputs of the first address generator are equal.
次に前記第１のアドレス発生器１０１の出力と
前記第２のアドレス発生器１０２の出力が等しく
なることが少ないことを示す。Ｙ＝ｆ（ｘ）のと
き等しくなつたとする。このとき第２のアドレス
発生器１０２の出力もｆ（ｘ）となる。すなわち、
（（（Ｙ・a1（ｘ）＋b1（ｘ））d1・a2（ｘ）＋b2（ｘ
））d2・
a3（ｘ）＋b3（ｘ））＝ＹはＭ（ｘ）を法としてＹ＝ｆ
（ｘ）という解をもつ。該方程式はＹのd1・d2次
の多項式なので、解は高々d1・d2個しか存在しな
い。従つてd1，d2を小さくすればよい。例えばｍ
が奇数のとき、d1＝d2＝３とできるので、一致す
る個数は高々９個である。次に入力端子１０５へ
の入力が異なるとき、前記第２のアドレス発生器
１０２の出力が等しくなることは少ないことを示
す。前記入力端子１０５への入力をa1（ｘ）、a2
（ｘ）、a3（ｘ）、b1（ｘ）、b2（ｘ）、b3（ｘ）とし
た
ときと、a1′（ｘ）、a2′（ｘ）、a3′（ｘ）、b1′（
ｘ）、
b2′（ｘ）、b3′（ｘ）としたときのＹ＝ｆ（ｘ）に対
する前記第２のアドレス発生器１０２の出力が等
しいとする。このときＹ＝ｆ（ｘ）はＹのd1・d2
次以下の多項式の根となる。従つてd1・d2を小さ
くすれば該出力が一致することは少なくなる。 Next, it will be shown that the output of the first address generator 101 and the output of the second address generator 102 are rarely equal. Suppose that they become equal when Y=f(x). At this time, the output of the second address generator 102 also becomes f(x). That is,
(((Y・a 1 (x)+b 1 (x)) d1・a 2 (x)+b 2 (x
)) d2・
a 3 (x) + b 3 (x)) = Y modulo M(x) Y = f
It has the solution (x). Since this equation is a polynomial of degree d 1 ·d of Y, there are only d 1 ·d 2 solutions at most. Therefore, d 1 and d 2 can be made smaller. For example m
When is an odd number, d 1 =d 2 =3, so the number of matches is nine at most. Next, it will be shown that when the inputs to the input terminals 105 are different, the outputs of the second address generator 102 are rarely equal. The input to the input terminal 105 is a 1 (x), a 2
(x), a 3 (x), b 1 (x), b 2 (x), b 3 (x), and a 1 ′(x), a 2 ′(x), a 3 ′( x), b 1 ′(
x),
Assume that the outputs of the second address generator 102 for Y=f(x) are equal when b 2 '(x) and b 3 '(x). In this case, Y=f(x) is d 1・d 2 of Y
Roots of polynomials less than or equal to. Therefore, if d 1 and d 2 are made smaller, it becomes less likely that the outputs will match.
第１のアドレス発生器１０１はｍビツトのカウ
ンタ、またはｍ段のＭ系列発生器で構成できる。
Ｍ系列発生器はゼロパターン以外の全ｍビツトパ
ターンを発生するもので詳しくは、宮川、岩垂、
今井著「符号理論」（昭晃堂発行、昭和54年版）
の128頁〜129頁に示されている。 The first address generator 101 can be composed of an m-bit counter or an m-stage M-sequence generator.
The M-sequence generator generates all m-bit patterns other than zero patterns.For details, see Miyagawa, Iwadare,
“Coding Theory” by Imai (published by Shokodo, 1978 edition)
128-129.
第２図は第２のアドレス発生器１０２の１実施
例を示すブロツク図である。図においてまずセレ
クタ２０１は入力端子２０５へ入力された第１の
アドレス発生器１０１の出力Ｙを選択し、乗除算
器２０２は、Ｙに対して入力端子２０６から入力
されたa1（ｘ）と入力端子２０８から入力された
Ｍ（ｘ）を用いてＹ・a1（ｘ）（mod Ｍ（ｘ））を出
力する。加算器２０３は該出力に入力端子２０７
に入力されたb1（ｘ）を加算してＹ・a1（ｘ）＋b1
（ｘ）（mod Ｍ（ｘ））を出力する。ベキ乗剰余回
路２０４は該出力に対して入力端子２０８からの
Ｍ（ｘ）と入力端子２１０からのd1を用いて
（Ｙ・a1（ｘ）＋b1（ｘ））d1（mod Ｍ（ｘ））を出力
する。次にセレクタ２０１は前記ベキ乗剰余回路
２０４の出力を選択し、その出力を乗除算器２０
２は入力端子２０６からのa2（ｘ）と入力端子２
０８からのＭ（ｘ）を用いて（Ｙ・a1（ｘ）＋b1
（ｘ））d1・a2（ｘ）（mod Ｍ（ｘ））に変換し、それ
に加算器２０３は入力端子２０７からのb2（ｘ）
を加算し、その結果をベキ乗剰余回路２０４は入
力端子２０８からのＭ（ｘ）と入力端子２１０か
らのd2を用いて（（Ｙ・a1（ｘ）＋b1（ｘ））d1・a2
（ｘ）＋b2（ｘ））d2（mod Ｍ（ｘ））に変換して出力
する。同様にして次に入力端子２０６，２０７に
各々a3（ｘ）、b3（ｘ）が入力されたとき加算器２
０３の出力は、（（Ｙ・a1（ｘ）＋b1（ｘ））d1・a2
（ｘ）＋b2（ｘ））d2・a3（ｘ）＋b3（ｘ））（mod Ｍ
（ｘ））となる。これを出力端子２０９に出力す
る。該出力はメモリ１０３に入力される。入力端
子２０６と２０７は、まとめて第１図の入力端子
１０５になつている。 FIG. 2 is a block diagram illustrating one embodiment of the second address generator 102. In the figure, the selector 201 first selects the output Y of the first address generator 101 inputted to the input terminal 205, and the multiplier/divider 202 selects the output Y of the first address generator 101 inputted to the input terminal 205 . Using M(x) input from the input terminal 208, Y·a 1 (x) (mod M(x)) is output. The adder 203 has an input terminal 207 at its output.
Add the input b 1 (x) to Y・a 1 (x) + b 1
(x) (mod M(x)) is output. The power remainder circuit 204 uses M(x) from the input terminal 208 and d 1 from the input terminal 210 for the output to calculate (Y・a 1 (x) + b 1 (x)) d1 (mod M( x)). Next, the selector 201 selects the output of the power remainder circuit 204, and transmits the output to the multiplier/divider 204.
2 is a 2 (x) from input terminal 206 and input terminal 2
Using M(x) from 08, (Y・a 1 (x) + b 1
(x)) d1・a 2 (x) (mod M(x)), and the adder 203 converts it into b 2 (x) from the input terminal 207.
The power remainder circuit 204 uses M(x) from the input terminal 208 and d 2 from the input terminal 210 to calculate ((Y・a 1 (x) + b 1 (x)) d1・a 2
(x)+b 2 (x)) d2 (mod M(x)) and output. Similarly, when a 3 (x) and b 3 (x) are input to input terminals 206 and 207, respectively, adder 2
The output of 03 is ((Y・a 1 (x) + b 1 (x)) d1・a 2
(x)+b 2 (x)) d2・a 3 (x)+b 3 (x)) (mod M
(x)). This is output to the output terminal 209. The output is input to memory 103. Input terminals 206 and 207 collectively form input terminal 105 in FIG.
乗除算器２０２は前記文献の117頁〜118頁に載
つている乗除算回路を用いる。 The multiplier/divider 202 uses the multiplier/divider circuit described on pages 117 to 118 of the above-mentioned document.
ベキ乗剰余回路は、例えば前記乗除算回路を繰
り返し実行するか、または1982年８月11日に特許
出願した発明「多項式ベキ乗剰余回路」（出願番
号57−139368）を用いて構成できる。 The power remainder circuit can be constructed, for example, by repeatedly executing the multiplication/division circuit described above, or by using the invention "Polynomial power remainder circuit" filed for patent on August 11, 1982 (application number 57-139368).
第１のアドレス発生器１０１あるいは第２のア
ドレス発生器１０２は記憶装置で構成することも
できる。この場合には該アドレス発生器１０１あ
るいは１０２の出力すべきアドレス系列を別に計
算しておいて、記憶装置に格納しておき、必要な
ときに読出せばよい。 The first address generator 101 or the second address generator 102 can also be configured with a storage device. In this case, the address series to be output from the address generator 101 or 102 may be calculated separately, stored in a storage device, and read out when necessary.
第１図に示した実施例において、メモリ１０３
へのデータ書込を第２のアドレス発生器１０２の
出力に従つて行ない、読出しを第１のアドレス発
生器１０１の出力に従つて行なえば本発明の第２
の実施例となる。第１の実施例と第２の実施例は
互いに逆変換操作を行なう。 In the embodiment shown in FIG.
According to the second aspect of the present invention, writing data to the address generator 102 is performed according to the output of the second address generator 102, and data reading is performed according to the output of the first address generator 101.
This is an example. The first embodiment and the second embodiment perform inverse transformation operations on each other.
メモリ１０３への書込は複数個のデータを連続
して行ない、読出も同数個連続して行なうのが通
常である。しかし、１つのデータを入力するごと
に書込、読出を行なうこともできる。この場合、
受信側では１データを入力するごとに読出、書込
の順に行なう。あるいは逆に送信側で１データを
入力するごとに読出、書込、受信側で１データを
入力するごとに書込、読出を行なつてもよい。さ
らに１つのデータごとではなく、１部のデータ、
例えば２つのデータごとでもよい。 Normally, a plurality of pieces of data are written to the memory 103 in succession, and the same number of pieces of data are read out in succession. However, writing and reading can also be performed each time one piece of data is input. in this case,
On the receiving side, reading and writing are performed in this order every time one piece of data is input. Or conversely, reading and writing may be performed each time one piece of data is input on the transmitting side, and writing and reading may be performed each time one piece of data is input on the receiving side. Furthermore, not each piece of data, but a piece of data,
For example, it may be for every two pieces of data.
本発明の実施例の説明において、説明をわかり
やすくするためにＮ＝３としたが、３以外の整数
でもよい。また、多項式の係数の四則演算も２を
法とするとして説明したが、ガロア体上の演算で
もよい。ガロア体については前述の文献94頁〜
121頁に述べられているので説明を省略する。 In the description of the embodiments of the present invention, N=3 was used to make the description easier to understand, but it may be an integer other than 3. Furthermore, although the four arithmetic operations on the coefficients of the polynomial have been described as modulo 2, operations on the Galois field may also be used. Regarding the Galois field, see the above-mentioned document from page 94.
It is described on page 121, so the explanation will be omitted.
また本発明において常にa1（ｘ）＝a2（ｘ）＝…＝
aN（ｘ）＝１と固定することもできる。このとき入
力端子１０５からはb1（ｘ）、b2（ｘ）、…bN（ｘ）
のみ入力し、第２のアドレス発生器１０２の実施
例から乗除算器２０２を除いてセレクタ２０１の
出力を加算器２０３へ直接入力することもでき
る。またｍ＝１とすると多項式は整数とみなすこ
とができるので、本発明は今までの説明における
多項式を整数に読み変えた場合を含む。 Also, in the present invention, a 1 (x)=a 2 (x)=...=
It is also possible to fix a N (x)=1. At this time, from the input terminal 105, b 1 (x), b 2 (x), ...b N (x)
It is also possible to directly input the output of the selector 201 to the adder 203 by removing the multiplier/divider 202 from the embodiment of the second address generator 102. Further, when m=1, the polynomial can be regarded as an integer, so the present invention includes cases where the polynomial in the explanation up to now is read as an integer.
メモリ１０３はワイヤの結線で構成することも
できる。すなわち、メモリ１０３の入力前と出力
後ではデータの順序が入れ換わつているだけであ
るから、ワイヤを使つて順序を入換えればよい。 The memory 103 can also be configured by connecting wires. That is, since the order of the data is simply reversed before being input to and after being output from the memory 103, the order may be reversed using a wire.
以上の変更は全て本発明の範囲に含まれるもの
である。 All of the above modifications are included within the scope of the present invention.
以上、詳細に説明したように、本発明を用いれ
ばキーを秘密にしておくことによりデータの順序
を第３者にわからないように入換えることがで
き、通信に用いて効果は極めて大きい。 As described above in detail, by using the present invention, the order of data can be changed without a third party knowing by keeping the key secret, which is extremely effective when used in communication.
第１図は本発明の第１の実施例を示すブロツク
図、第２図は第２のアドレス発生器の１実施例を
示すブロツク図である。図において、１０１は第
１のアドレス発生器、１０２は第２のアドレス発
生器、１０３はメモリ、２０１はセレクタ、２０
２は乗除算器、２０３は加算器、２０４はベキ乗
剰余回路を各々示す。
FIG. 1 is a block diagram showing a first embodiment of the present invention, and FIG. 2 is a block diagram showing an embodiment of a second address generator. In the figure, 101 is a first address generator, 102 is a second address generator, 103 is a memory, 201 is a selector, 20
2 indicates a multiplier/divider, 203 an adder, and 204 a power remainder circuit.
Claims (1)
において、デイジタル・パターンを発生する第１
のアドレス発生手段と、前記デイジタル・パター
ンを受取り、あらかじめ定められた２・Ｎ（Ｎは
正整数）個の多項式a1（ｘ）、a2（ｘ）、…、aN
（ｘ）、b1（ｘ）、b2（ｘ）、…、bN（ｘ）およびＮ−
１個の整数d1、d2、…、dN-1に対して前記テイジ
タル・パターンを係数系列とする多項式をｆ（ｘ）
として（…（（ｆ（ｘ）・a1（ｘ）＋b1（ｘ））d1・a2
（ｘ）＋b2（ｘ））d2・a3（ｘ）＋…＋bN-1（ｘ））dN
-1・
aN（ｘ）＋bN（ｘ）をあらかじめ定められた多項式
で割つた余りの係数系列を発生する第２のアドレ
ス発生手段と、前記第１のアドレス発生手段と前
記第２のアドレス発生手段に接続され、第１また
は第２のアドレス発生手段のいずれか一方の出力
アドレスにデータ書き込み、他方のアドレス発生
手段の出力アドレスからデータを読み出すことに
よりデータの入れ換えを行う転置手段とから成る
ことを特徴とするインターリーバー。1 In an interleaver that changes the order of data, the first
address generating means, which receives the digital pattern and generates predetermined 2·N (N is a positive integer) polynomials a 1 (x), a 2 (x), ..., a N
(x), b 1 (x), b 2 (x), ..., b N (x) and N-
For one integer d 1 , d 2 , ..., d N-1, the polynomial whose coefficient sequence is the digital pattern is f(x).
As (…((f(x)・a 1 (x)+b 1 (x)) d1・a 2
(x)+b 2 (x)) d2・a 3 (x)+...+b N-1 (x)) dN
-1・
a N (x) + b N (x) by a predetermined polynomial; Transposing means connected to each other and transposing data by writing data to the output address of either the first or second address generating means and reading data from the output address of the other address generating means. interleaver.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016412A JPS59141844A (en) | 1983-02-03 | 1983-02-03 | Interleaver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016412A JPS59141844A (en) | 1983-02-03 | 1983-02-03 | Interleaver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59141844A JPS59141844A (en) | 1984-08-14 |
| JPH0326579B2 true JPH0326579B2 (en) | 1991-04-11 |
Family
ID=11915521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58016412A Granted JPS59141844A (en) | 1983-02-03 | 1983-02-03 | Interleaver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59141844A (en) |
-
1983
- 1983-02-03 JP JP58016412A patent/JPS59141844A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59141844A (en) | 1984-08-14 |
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