JPH03262346A - Fault discrimination system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信ネットワークにおける障害箇所を判定する
障害判定方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a fault determination method for determining the location of a fault in a communication network.
従来の障害判定方式には、特願昭６０−２５０７４５号
公報に開示の方式がある。この方式において、各装置の
障害情報を集めたアラームパターンを予じめ記憶されて
いる波及パターンと逐次比較して一致した波及パターン
の原因となる障害箇所を現在発生している障害の障害箇
所と判定する。As a conventional failure determination method, there is a method disclosed in Japanese Patent Application No. 60-250745. In this method, an alarm pattern that collects fault information of each device is successively compared with a pre-stored propagation pattern, and the fault location that causes the matching spread pattern is identified as the fault location of the currently occurring fault. judge.
通信ネットワークは各種の通信機器より構成されており
、それらの装置がら発生する障害情報を収集し、全装置
の障害情報を集めたものをアラームパターンとするアラ
ームパターンはネットワークの各装置の個々の障害情報
を障害ありのとき１３障害なしの時０であられしたビッ
トパターンである。設置箇所ｉに配置されている装置を
ａｔとし、装置ａＩが発生するアラームをす、とすると
、アラームパターンＡＰは（１）式のように表わされる
。A communication network is made up of various types of communication equipment, and the fault information that occurs in these devices is collected, and the alarm pattern is the collection of fault information from all devices.The alarm pattern is created by collecting fault information from all devices. This is a bit pattern in which the information is 13 when there is a fault and 0 when there is no fault. Assuming that the device placed at installation location i is at, and the alarm generated by device aI is , then the alarm pattern AP is expressed as equation (1).
ＡＰ −ｂ ＋ ２ ’ ＋ ｂ １−１２ ’−’−
＋ｂ＋ ２’、−＋ｂｌ ２” ＋ｂｏ −（１）ただ
し、設置箇所はＯからＩまでのＩ＋ｌ＠所Ｏ≦ｉ≦Ｉで
あり、ａ、におけるアラームｂ＋は正常時ｂｌ＝０、障
害発生時ｂ ｒ ＝ １とする。AP -b + 2' + b 1-12'-'-
+b+ 2', -+bl 2" +bo - (1) However, the installation location is I+l from O to I @ location O≦i≦I, and the alarm b+ at a is bl=0 when normal, and b when a failure occurs. Let r = 1.
通信ネットワークにおいて、ある装置に障害が発生した
場合、これに従属的に接続している装置に障害の影響が
伝搬し、アラーム情報の波及が起る。このため、収集さ
れた障害情報そのものが障害箇所を直接表わさない。In a communication network, when a failure occurs in a certain device, the effects of the failure propagate to the devices connected to it in a subordinate manner, causing alarm information to spread. Therefore, the collected failure information itself does not directly represent the failure location.
ここで、前記アラームパターンと同じ構成を持ち、通信
ネットワークの各所で障害が発生した時の、障害情報の
波及を含めたアラームパターンを、波及パターンとする
。この波及パターンの中から、現在発生しているアラー
ムパターンと等しいパターンを探すことによって障害箇
所を求めることができる。つまり、波及パターンは各障
害箇所に対ＸＰ（０）＝ａｏが障害時のアラームパター
ンＸＰ（１）＝ａ＋が障害時のアラームパターン障害発
生時、この波及パターンの中で、（３）式を満すａｋが
障害箇所と特定できる。Here, an alarm pattern that has the same configuration as the above-mentioned alarm pattern and includes the spread of fault information when a fault occurs at various locations in the communication network is defined as a spread pattern. The location of the failure can be determined by searching among these spread patterns for a pattern that is the same as the currently occurring alarm pattern. In other words, the ripple pattern is for each fault location: XP(0) = ao is the alarm pattern at the time of a fault, XP(1) = a+ is the alarm pattern at the time of the fault. The ak that satisfies the problem can be identified as the fault location.
Ａ Ｐ ＝ Ｘ Ｐ （ｋ）・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・（
３）このようにアラームパターンと、予じめ作成したあ
らゆる障害の波及パターンとを、障害、比較し、一致し
た波及パターンの原因である障害箇所を現在発生してい
る障害の障害箇所と判定する。A P = X P (k)・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・(
3) In this way, the alarm pattern and any pre-created fault propagation patterns are compared, and the fault location that is the cause of the matching spread pattern is determined to be the fault location of the currently occurring fault. .
例えば、第２図の通信ネットワークにおいて、アラーム
パターンＡＰ＝ （００１１０１１００）ｂｏ ＝ｂ１
＝ｂ４ ＝ｂ７ ＝ｂＢ ＝Ｏ，ｂ２ ＝ｂ３＝ｂ５
＝ｂ６＝１が収集された時、あらかじめ作成しておい
た、各箇所ごとの波及パターンのチーＸＰ（０）＝ （
００００１００１１）ＸＰ（１）＝ （０００００００
１０）ＸＰ（５）＝（０００１１１１１１）
ＸＰ（６） ＝ （００１１０１１００）ＸＰ（７
）＝ （０１０１１１００１）ＸＰ（８）＝ （１
００１０１０１１）から、順次、波及パターンＸ Ｐ
（ｉ）を抜き出し、ＡＰ＝ＸＰ（ｉ）となる波及パター
ンを探す。ここでは、ｉ＝ｏ、１．２．・・・と、比較
照合していく、Ａ Ｐ ＝ Ｘ Ｐ （６）となること
がわかる。これにより、ａ６が障害箇所であることが特
定できる。For example, in the communication network of FIG. 2, the alarm pattern AP=(001101100)bo=b1
=b4 =b7 =bB =O, b2 =b3=b5
= b6 = When 1 is collected, the chi XP (0) of the spread pattern for each location created in advance = (
000010011)XP(1)=(0000000
10) XP(5) = (000111111) XP(6) = (001101100)XP(7
) = (010111001)XP(8) = (1
00101011), the spread pattern X P
Extract (i) and search for a ripple pattern where AP=XP(i). Here, i=o, 1.2. ..., it can be seen that by comparing and collating, A P = X P (6). This makes it possible to identify a6 as the failure location.
上述した従来の障害判定方式は、アラームパターンと、
波及パターンを、比較し一致を調べる、パターンマツチ
ングの方式であるので、波及パターン数が増えるに従っ
て、大幅に判定に要する時間が、増大するという欠点が
あった。また、同時に複数の障害を判定するためには、
波及パターンとして発生する障害の組合せをすべて記憶
しておかなければならず、多量の記憶領域を要するとい
う欠点がある。The conventional fault determination method described above uses an alarm pattern and
Since this is a pattern matching method in which spread patterns are compared and matches are checked, there is a drawback that as the number of spread patterns increases, the time required for determination increases significantly. In addition, in order to determine multiple failures at the same time,
This method has the disadvantage that all combinations of failures that occur as spread patterns must be stored, which requires a large amount of storage space.
本発明の障害判定方式は、通信ネットワークにおける障
害情報を収集し、前記障害情報をもとに障害箇所を判定
する障害判定方式において、前記障害情報ごとに対応し
た障害発生箇所を示す消込パターンを予じめ記憶する手
段と、アラームパターン中からアラーム発生箇所を探索
する手段と、探索された前記消込パターンと前記アラー
ムパターンとの論理積を求める手段と、前記論理積の結
果を新しいアラームパターンとして処理をくり返す手段
とを有している。The fault determination method of the present invention collects fault information in a communication network and determines the location of the fault based on the fault information. means for storing the alarm in advance; means for searching for an alarm occurrence point from among the alarm patterns; means for calculating the logical product of the searched erasing pattern and the alarm pattern; and means for repeating the process.
本発明の障害判定方式では、アラームパターンと、消込
パターンとの論理積をとり、アラーム情報の波及の影響
を取り除くことによって、障害箇所の判定を行う。アラ
ームパターン中には、障害箇所に従属的に接続している
装置から、アラーム情報の波及の影響としてのアラーム
も含まれてくる。ここでは、その影響を除くため、アラ
ームパターン中から、波及アラームを取り除く、消込パ
ターンを用いる。波及パターンは、各障害箇所に対応し
た波及の効果を含めたアラームパターンを表わしており
、この波及パターンを用いて、波及の効果を取除きこれ
をもとに障害の原因となる障害箇所を判定することがで
きる。ここでは、波及パターンの障害原因となるアラー
ムビットを除いたビットの論理否定（ＮＯＴ＞を取るこ
とによって、新たに消込パターンを作成する。この消込
パターンは、波及パターンとは逆に、障害波及の影響が
表われるビットに０、影響ではない部分のビットは１と
なる。In the fault determination method of the present invention, the location of the fault is determined by calculating the logical product of the alarm pattern and the extinguishing pattern and removing the influence of the spread of alarm information. The alarm pattern also includes alarms as a result of the spread of alarm information from devices that are subordinately connected to the failure location. Here, in order to remove the influence, a cancellation pattern is used that removes the spillover alarm from the alarm pattern. The ripple pattern represents an alarm pattern that includes the ripple effect corresponding to each fault location, and this ripple pattern is used to remove the ripple effect and determine the fault location that causes the fault based on this. can do. Here, a new erasing pattern is created by logically negating (NOT>) the bits excluding the alarm bit that causes the fault in the spillover pattern.This erasing pattern is the opposite of the spillover pattern. Bits that show the influence of spillover are 0, and bits that are not affected are 1.
つまり、障害箇所ａ−に対応する消込パターンＥ Ｐ
（ｉ）は、Ｅ Ｐ （ｉ） −Ｘ Ｐ （ｉ） Ｕ ２
’のごとく表わされる。障害箇所ａ、に対応し、消込
パターンは
ＥＰ（０）＝ａｏが障害時の消込パターンＥＰ（ｉ）＝
ａ１が障賓時の消込パターンＥＰ（１）＝ａ、が障害時
の消込パターンとなる。In other words, the erasure pattern E P corresponding to the failure point a-
(i) is E P (i) −X P (i) U 2
It is expressed as '. Corresponding to failure point a, the erasure pattern is EP(0)=ao is the erasure pattern at the time of failure EP(i)=
The redemption pattern when a1 is a disabled guest EP(1)=a is the redemption pattern when the guest is disabled.
故に、障害原因が判明している場合、その箇所の消込パ
ターンと、アラームパターンとの論理積をとることによ
り、波及の影響であるアラームは、全て除去できる。こ
の消込パターンを用して、障害原因を判定するためには
、アラームパターン中のある障害箇所について、その箇
所が障害原因であると仮定し、その障害箇所に対応する
消込パターンを用いて波及の影響を除去する０次に、そ
の結果生成されるパターンを新しいアラームパターンと
し、前記の処理を行うことを繰り遅し、全ての波及の影
響を除去した結果、これをもとに障害の原因となる障害
箇所を判定する。Therefore, when the cause of a failure is known, all alarms that are the influence of spillover can be removed by performing a logical product between the erasure pattern at that location and the alarm pattern. In order to determine the cause of a fault using this clearing pattern, assume that a certain fault location in the alarm pattern is the cause of the fault, and use the clearing pattern corresponding to that fault location. Next, the pattern generated as a result is set as a new alarm pattern, the above process is delayed, all the effects of spillover are removed, and the cause of the failure is determined based on this. Determine the location of the failure.
アラームパターンをＡＰ（ｊ）＝Σｂｚ（ｊ）２’１−
θ
と表わす。但し、ｊ＝０であり、ここで、ｊとは以下に
詳しく述べるように、消込パターンとの論理積をとり、
消し込みを行った回数を示し、ＡＰ（Ｊ）、ｂ＋ （ｊ
）は、それぞれｊ回消し込み後のアラームパターンと、
そのビットの値を示す。The alarm pattern is AP(j)=Σbz(j)2'1-
It is expressed as θ. However, j = 0, where j is logically ANDed with the redemption pattern as described in detail below,
AP (J), b+ (j
) are the alarm patterns after being erased j times, and
Indicates the value of that bit.
このアラームパターンに対しく４）式、ｂ＋ （ｊ）
−１（０≦ｉ≦工）・・・・・・・・・・・・・・・・
・・（４＞がなり立つｉについて、対応する消込パター
ンＥ Ｐ （ｉ）を読み出し、アラームパターンと論理
積をとる。Equation 4) for this alarm pattern, b+ (j)
-1 (0≦i≦engineering)・・・・・・・・・・・・・・・・
...For i for which (4> holds true), read out the corresponding erasure pattern E P (i) and perform a logical product with the alarm pattern.
ＡＰ（ｊ＋１）＝ＡＰ（ｊ）ｎＥＰ（ｉ）−−・（５）
（５）式のように、ｉの値を１つずつ増やしながら、論
理積をとったアラームパターンと、新しいアラームパタ
ーンとし、新しいアラームパターンについて、ｂ１＝１
となるビットを探す処理をくり返すことによって最終的
に（５）式においてｉ−Ｉで得られるアラームパターン
Ａ Ｐ （ｊ＞をもとに障害の原因となる障害箇所を判
定する。AP(j+1)=AP(j)nEP(i)--(5)
As shown in equation (5), the alarm pattern obtained by logically multiplying the value of i by one and a new alarm pattern, and for the new alarm pattern, b1=1
By repeating the process of searching for the bit where , finally the fault location that causes the fault is determined based on the alarm pattern A P (j> obtained by i-I in equation (5)).
以上に説明したごとく、アラームパターンと、アラーム
パターン中の障害箇所についての消込パターンとの論理
積をとり、演算の結果として生成されるパターンをアラ
ームパターンとし、前記の処理を繰り返すことによって
、簡単に波及の影響が除去でき、さらに、複数の箇所の
多重障害も容易に判定できる。As explained above, by taking the AND of the alarm pattern and the clearing pattern for the fault location in the alarm pattern, using the pattern generated as a result of the calculation as the alarm pattern, and repeating the above process, it is easy to The influence of spillover can be removed, and multiple failures at multiple locations can be easily determined.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のブロック図、第２図は本実
施例の動作説明のためのフローチャートである。第１図
は、各端局がａ８→ａ５→ａ３→ａＱ−’ａｌ、ａ７
→ ａ ５ → ａ ３ →ａ（、→ ａ４゜ａ６→
ａ５→ａ、→ａ２のようなルートで通信が行われ、受信
端局は、それぞれ、監視装２１０に接続されている場合
を示すものである。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a flowchart for explaining the operation of this embodiment. In Figure 1, each terminal station is a8→a5→a3→aQ-'al, a7
→ a 5 → a 3 → a(,→ a4゜a6→
This shows a case where communication is performed through routes such as a5→a and→a2, and each receiving terminal station is connected to the monitoring device 210.
監視装置１０は、マイクロプロセッサ（ＭＰＵ）１１、
共通バス１２．プログラムメモリ（ＰＭ＞１３、アラー
ムパターンＡＰの中の１のビットに対応する障害箇所と
、各ビットについての消込パターンを記憶したメモリ（
ＭＥＭ＞１４．入出力制御部１５．１６及びプリンタ（
ＰＲＴ）等の出力装置１７とを有して構成され、マイク
ロプロセッサ１１の制御により７０グラムメモリ１３の
中に記述されているプログラムに従って障害箇所の判定
が行われる。The monitoring device 10 includes a microprocessor (MPU) 11,
Common bus12. Program memory (PM > 13, memory that stores the failure location corresponding to bit 1 in alarm pattern AP and erasing pattern for each bit)
MEM>14. Input/output control unit 15.16 and printer (
The fault location is determined according to the program written in the 70-gram memory 13 under the control of the microprocessor 11.
次に第２図のフローチャートを参照し動作について説明
する。Next, the operation will be explained with reference to the flowchart shown in FIG.
監視装置１０は、各端局からの障害情報、アラームパタ
ーンＡＰ（Ｉ±１ビット）が収集されるとマイクロプロ
セッサ１１では、アラームパターンＡＰの中の１である
ビットの位置を探す、第４図は、メモリ１４にあらかじ
め記憶されている消込パターンＥ Ｐ （ｉ）のテーブ
ルであり、ｌである最下位ビットの位置ｉｏに対応する
消込パターンＥＰ（ｉ）をメモリ１４から消込パターン
ＴＭに呼び出す。ここで、消込パターンＴＭとアラーム
パターンＡＰの論理積を求め、その演算結果を新しいア
ラームパターンＡＰとする。When the monitoring device 10 collects the fault information and alarm pattern AP (I±1 bit) from each terminal station, the microprocessor 11 searches for the position of the bit that is 1 in the alarm pattern AP. is a table of erasure patterns EP(i) stored in advance in the memory 14, and the erasure pattern TM corresponding to the position io of the least significant bit of l is extracted from the memory 14. call to. Here, the logical product of the erasure pattern TM and the alarm pattern AP is calculated, and the result of the calculation is set as a new alarm pattern AP.
次に、このアラームパターンＡＰ中のすでに酒造処理を
行ったビット以外の箇所について、１であるビットの位
置を探し、これについて消込みパターンとの論理積をと
る。この操作を各１であるビットの位置について行い、
最終的に残った、１であるビットの位置に対応する障害
箇所を、メモリ１４から呼び出し、出力する。例えば、
第５図に示すように、アラームパターンＡ Ｐ ＝ Ａ
Ｐ （０）＝（００００１１１１１）が収集された時
、ｌであるビットの位置を、たとえば最下位より探す。Next, the position of a bit that is 1 is searched for in the alarm pattern AP other than the bit that has already been subjected to the brewing process, and the logical AND of this bit with the erasure pattern is performed. Perform this operation for each bit position that is 1,
The finally remaining fault location corresponding to the position of the 1 bit is read from the memory 14 and output. for example,
As shown in FIG. 5, the alarm pattern A P = A
When P (0)=(000011111) is collected, the position of the bit that is l is searched, for example starting from the least significant one.
ここで、最下位ビットがｂｏ−１であるので、ｂｏに対
応する消込パターンＴＭ＝ＥＰ（０）をメモリより読み
出す。これと、アラームパターンＡＰの論理積を求め、
演算結果を新しいアラームパターンＡＰ＝ＡＰ（１）と
する。このアラームパターンＡＰ中で、ｂ Ｉ＝Ｏとな
る次のビットを探し、ｂ２＝１なので、Ｅ Ｐ （２）
と論理積を求め、その結果をアラームパターンＡ Ｐ
＝ Ａ Ｐ （２）とし、この中でｂ３−１であるので
、Ｅ Ｐ （３）とＡＰとの論理積を求める。この結果
はＡＰ＝ＡＰ（３）＝ （０００００１０００）となり
、ｉ＝４〜８についてｂ＋＝０であるので、最終的に１
となるす、に対応する端局ａ、の箇所が揚げられ、これ
により障害箇所を判定する。Here, since the least significant bit is bo-1, the erase pattern TM=EP(0) corresponding to bo is read from the memory. Find the logical product of this and alarm pattern AP,
The calculation result is set as a new alarm pattern AP=AP(1). In this alarm pattern AP, search for the next bit where b I = O, and since b2 = 1, E P (2)
and the result as alarm pattern A P
= AP (2), and since b3-1 is in this, the AND of EP (3) and AP is calculated. This result is AP=AP(3)=(000001000), and since b+=0 for i=4 to 8, the final value is 1
The location of the terminal station a corresponding to , is determined, and the fault location is determined from this.
ｔた、第６図の例では、ＡＰ＝ＡＰ（０） −（０００
０１０１１１）が得られた時を示すようのであり、１で
あるビットの位置を、たとえば最下位から、対応する消
込パターンと論理積を求めてゆく。これにより、障害波
及の影響は除去され、最終的なアラームパターンＡＰ＝
ＡＰ（２）＝ （００００００１０１）であることがわ
かる。これは、ｂ、＝ｂ２＝１．その他のビットはＯな
ので、ｂ、とｂ２に対応する端局ａ。＋ａ２が揚げられ
、これにより障害箇所を判定する。以上に説明した方法
で、多重障害についても判定できる。In the example of FIG. 6, AP=AP(0)-(000
010111) is obtained, and the position of the bit that is 1 is logically ANDed with the corresponding erase pattern, starting from the lowest position, for example. As a result, the influence of failure propagation is removed, and the final alarm pattern AP=
It can be seen that AP(2)=(000000101). This means that b,=b2=1. Since the other bits are O, terminal station a corresponds to b and b2. +a2 is raised, and the location of the failure is determined based on this. Multiple failures can also be determined using the method described above.
以上説明したように本発明は、アラーム発生箇所に対応
する消込パターンと、アラームパターンとの論理積とか
ら求めた結果を新しいアラームパターンとし、処理をく
り返すことによって、障害波及の影響を除去し、障害の
原因となる障害箇所を判定することにより、演算量が少
なく、また消ない記憶領域で多重障害も判定できるとい
う効果が得られる。As explained above, the present invention uses the result obtained from the logical product of the clearing pattern corresponding to the alarm occurrence location and the alarm pattern as a new alarm pattern, and repeats the process to eliminate the influence of failure spillover. However, by determining the location of the failure that is the cause of the failure, it is possible to obtain the effect that the amount of calculation is small and multiple failures can also be determined using a storage area that does not disappear.
第１図は本発明の一実施例のブロック図、第２図は本実
施例の動作を説明するためのフローチャート、第３図は
従来の障害判定方式の一例を説明するための波及パター
ンのテーブル、第４図は本実施例を説明するための消込
パターンのテーブル、第５図及び第６図は、本実施例を
説明するための図である。
１０・・・監視装置、１１・・・マイクロプロセッサ（
ＭＰＵ＞、１．２・・・共通バス、１３・・・プログラ
ムメモリ（ＰＭ）、１４・・・メモリ（ＭＥＭ＞、１５
．１６・・・入出力制御部、１７・・・出力装置。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a flowchart for explaining the operation of this embodiment, and FIG. 3 is a table of spread patterns for explaining an example of a conventional fault determination method. , FIG. 4 is a table of redemption patterns for explaining this embodiment, and FIGS. 5 and 6 are diagrams for explaining this embodiment. 10... Monitoring device, 11... Microprocessor (
MPU>, 1.2... Common bus, 13... Program memory (PM), 14... Memory (MEM>, 15
．． 16... Input/output control unit, 17... Output device.
Claims (1)
情報をもとに障害箇所を判定する障害判定方式において
、前記障害情報ごとに対応した障害発生箇所を示す消込
パターンを予じめ記憶する手段と、アラームパターン中
からアラーム発生箇所を探索する手段と、探索された前
記消込パターンと前記アラームパターンとの論理積を求
める手段と、前記論理積の結果を新しいアラームパター
ンとして処理をくり返す手段とを有することを特徴とす
る障害判定方式。In a fault determination method that collects fault information in a communication network and determines a fault location based on the fault information, means for storing in advance an erasure pattern indicating a fault occurrence location corresponding to each fault information; means for searching for an alarm occurrence point in an alarm pattern; means for calculating a logical product of the searched erasure pattern and the alarm pattern; and means for repeating the process using the result of the logical product as a new alarm pattern. A failure determination method characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062956A JP2621556B2 (en) | 1990-03-13 | 1990-03-13 | Failure judgment method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062956A JP2621556B2 (en) | 1990-03-13 | 1990-03-13 | Failure judgment method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03262346A true JPH03262346A (en) | 1991-11-22 |
| JP2621556B2 JP2621556B2 (en) | 1997-06-18 |
Family
ID=13215283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2062956A Expired - Lifetime JP2621556B2 (en) | 1990-03-13 | 1990-03-13 | Failure judgment method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621556B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186633A (en) * | 2004-12-27 | 2006-07-13 | Hitachi Ltd | System, method, and program for fault path diagnosis |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155745A (en) * | 1987-12-11 | 1989-06-19 | Fujitsu Ltd | Three dimension monitor system for network |
-
1990
- 1990-03-13 JP JP2062956A patent/JP2621556B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2621556B2 (en) | 1997-06-18 |
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