JPH0325792A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装贋ζこ関し、特に，低消費電力
化のために、外部アドレス遷移時に単発（一定期間）動
作するプリアンプ（差動増幅器）回路を有する半導体記
憶装置香ζ関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to semiconductor memory devices, and in particular, to reduce power consumption, a preamplifier (differential The present invention relates to a semiconductor memory device having an amplifier (amplifier) circuit.
第３図は従来の卒導体記憶装置におけるコラムアドレス
からプリアンプまでの構或を示す回路図である。図中、
（１）はアドレスパツ′７ア、（２）はコラムアドレス
遷移発生回路％（３）はアドレス遷移検知回路、（４）
はコラムデコーダ、（５）はプリアンプ（差動増幅器）
制御信号発生回路，（６）はプリアンプ出カラッチ信号
発生回路、（７）はプリアンプ（差動増幅器） ． ＋
８１はインバータ、（９）〜ａ５ｌはｎ型トランジスタ
、ｆｌｅ １？）はＰ型トランジスタをそれぞれ表わす
。FIG. 3 is a circuit diagram showing the structure from a column address to a preamplifier in a conventional secondary conductor memory device. In the figure,
(1) is the address patch '7a, (2) is the column address transition generation circuit, (3) is the address transition detection circuit, (4)
is a column decoder, (5) is a preamplifier (differential amplifier)
Control signal generation circuit, (6) is preamplifier output caratch signal generation circuit, (7) is preamplifier (differential amplifier). +
81 is an inverter, (9) to a5l are n-type transistors, fle1? ) respectively represent P-type transistors.
第４図は第３図の構成の回路動作を示すタイミングチャ
ートである。FIG. 4 is a timing chart showing the circuit operation of the configuration shown in FIG.
次に動作について説明する。Next, the operation will be explained.
まず、外部のコラムアドレスが切り換わると−アドレス
切り換わりを示すワンショットパルスｌ２が発生する。First, when the external column address is switched, a one-shot pulse l2 indicating a -address switch is generated.
このｌ２を受け，（３）のアドレス遷移を検知する回路
が動作し、コラムデコーダ（４）およびプリアンプ（差
動増幅器）（７）を制御する信号Ｏｓ，ｌ５を発生する
。ｙｆ８はコラムデコーダ（４）を選択可能にする信号
で−アドレスＹ２に対応するコラムデコーダ（４）が，
〆４の■｛の期間選択される。このとき，Ｖｃｃ −Ｖ
ｔｈ ニフ！Ｊ チ’ｒ − シサｈティタＩ ／Ｏ
．Ｉ／Ｏ線がｎ，Ｗ｝ランジスタ（９）叫がＯＮするこ
とによッテ、ＢｉｔＬｉｎｅ− ＢｉｔＬｉｎｅ （
Ｃ （Ｄとき、すでにセンスされているので、Ｂｉｔ
Ｌｉｎｅはここでは“Ｈ’ Ｂｉｔ Ｌｉｎｅは゜ビに
なっているものとする）とそれぞれ短絡され、ｌ７０線
がＢｉｔ Ｌｉｎｅに引かれ＠Ｌｏｗ”６こ下がろうと
し、Ｉ／Ｏ ，Ｉ／Ｏ線の間に曙位差が生じる。次に、
アドレス遷移を示す信号ｈにより、ブリアンプ（７》を
制御する｛ｉ号メ５を発生させる。この信号Ｉｓを受け
、ある遅延をもってプリアンプ（７｝を活性化する信号
ｌＩＩ６を％生させる。この信号メ。が゛Ｈ”の期間プ
リアンプすなわち差動増１４器（７）が動作する。この
差動増幅器には通常カレントミラー型を用いる場合が多
く、動作中は貫通電流が流れるため、低消費化のために
、信号ｌ６をある期間のみ”Ｈ”とし、プリアンプを単
発動作させる。ところで、信号ｌ６はＩ／’０ ，Ｉ／
Ｏ線にある電位差が伺いてから発生し、ブリアンプを活
性化させて、プリアンプの出力として信＠Ｓ．を発生さ
せる。ここでは、Ｉ／Ｏが゜Ｈ” Ｉ／Ｏが“Ｌ′のと
き、ｌ，は゜Ｈ になるとする（１／０がＬ Ｉ／
ＯがＨの場合はＩアは”Ｌ”のまま）。In response to this l2, the address transition detection circuit (3) operates and generates signals Os and l5 that control the column decoder (4) and preamplifier (differential amplifier) (7). yf8 is a signal that enables column decoder (4) to be selected. - Column decoder (4) corresponding to address Y2 is
↑ 4 ■ { period is selected. At this time, Vcc −V
th niff! J Chi'r-Sisahtita I/O
．． By turning on the I/O line n, W} transistor (9), BitLine-BitLine (
C (At D, since it is already sensed, Bit
Lines are short-circuited with "H' Bit Line is assumed to be ゜B here), and the l70 line is drawn to Bit Line, and @Low" tries to go down by 6, and the I/O and I/O lines There is a difference in the dawn position between the two. next,
A signal h indicating an address transition generates a signal I5 that controls a preamplifier (7).Receiving this signal Is, a signal lII6 that activates a preamplifier (7) is generated with a certain delay.This signal The preamplifier, that is, the differential amplifier 14 (7), operates while the main signal is "H".This differential amplifier is usually of the current mirror type, and a through current flows during operation, reducing power consumption. Therefore, the signal l6 is set to "H" only for a certain period of time, and the preamplifier is operated singly.By the way, the signal l6 is I/'0, I/
A potential difference is generated on the O line, activates the preamplifier, and generates a signal as the output of the preamplifier. to occur. Here, it is assumed that when I/O is ゜H'' and I/O is ``L'', l becomes ゜H (1/0 is L I/O).
If O is H, Ia remains "L").
プリアンプ（７》が非活性の場合は、イδ号ｆＩｉｙは
Ｌｏｗになっている。次に、プリアンプ（７》の出力デ
ータメ，をブリアンプ制御信号ｌ，を受け、差動増幅器
ブ〆
リアンプ）出力ラッチ信号発生回路（６）から発生する
信号Ｉｓ ， Ｉｎにより“Ｈ″出力ｌ，をラツテし、
゛Ｈ”のＤａｔａ Ｏｕｔを出力する。When the preamplifier (7》) is inactive, the δ signal fIiy is Low.Next, the output data of the preamplifier (7》) receives the preamplifier control signal l, and outputs the differential amplifier preamplifier. The signal Is, In generated from the latch signal generation circuit (6) latches the "H" output l,
Outputs Data Out of “H”.
従来の半導体記憶装置は以上のように構成されていたの
で、プロセス製造上、最も厳しいデコーダ、メモリセル
アレイ内の（４）あるいはトランスファーゲート（９）
，四にプロ匁ス異常（ ｖｔｈが高い、Ｂ低下等）があ
る例えば０４の連延，，．（９） ，αＱのｖｔｈが異
常に高いなどと、第４図のタイミングチャート中の破線
で示すように，Ｉ／Ｏ ，Ｉ／Ｏ線の開きが遅れ、十分
な電位差がつぐまでに時間がかかる。Conventional semiconductor memory devices are configured as described above, and therefore, the most demanding decoder, (4) in the memory cell array, or transfer gate (9) in terms of process manufacturing.
, For example, if there is a pro-momme abnormality (high VTH, low B, etc.) in 04, . (9) If the vth of αQ is abnormally high, as shown by the broken line in the timing chart in Figure 4, the opening of the I/O and I/O lines will be delayed, and it will take time to close the sufficient potential difference. It takes.
この已き、プリアンプを活性化させる馬および出力をラ
ッチするＭ号〆８，ｓ，は信号〆，によって発生するの
で、Ｉ／Ｏ ，！／０の電位差が十分でない間に発生１
７てしまう。乙ころで、Ｉ／Ｏ ， Ｉ／Ｏの電位差が
十分でない状態でブリアンプ（カレントミラー型）７ｉ
？動作させ，ると、ブリアンプの出力ｌ，が第４図中の
破線で示すように遅れが生じる。At this time, since the signal 〆8,s, which activates the preamplifier and latches the output, is generated by the signal 〆,, I/O,! Occurs while the potential difference of /0 is not sufficient 1
7. At around 2, when the potential difference between I/O and I/O is insufficient, the briamp (current mirror type) 7i
? When operated, the output l of the pre-amplifier is delayed as shown by the broken line in FIG.
すなわち、期間Ｔの間の馬とＩｓ ， ｌ＊との重なり
がずれ、ブリアンプの出力を正しくラッチできず誤動作
するという問題点があった。That is, there is a problem in that the overlap between the horse and Is, l* during the period T is deviated, and the output of the pre-amplifier cannot be latched correctly, resulting in malfunction.
この発明は上記のような問題点を解消するためになされ
たもので、何らかなプロセス異常によりブリアンプ出力
に遅延が生じても、正しくブリアンプの出力をラッチす
ることを可能とした半導体記憶装置を得ることを・目的
とする。This invention was made to solve the above-mentioned problems, and provides a semiconductor memory device that can correctly latch the output of the pre-amplifier even if the output of the pre-amplifier is delayed due to some process abnormality. To aim at something.
この発明に係る半導体記憶装置はダミーのＢ，Ｌ ，Ｂ
，Ｌ ， Ｉ／Ｏ ， Ｉ／Ｏ ブリアンプ回路を備
え、ダミーブリアンプの出力ｆこより正規のブリアンプ
出力をラッチするようにしたものである。The semiconductor memory device according to the present invention has dummy B, L, B
, L, I/O, I/O pre-amplifier circuits, and the normal pre-amplifier output is latched from the output f of the dummy pre-amplifier.
この発明における半導体記憶装置はブリアンプ出力をダ
ミープリアンプの出力によりラッチするようにしたので
、プロ々ス異常によるブリアンプ出力の遅延によるラッ
チ誤動作を防ぐことができ以下、この発明の一実施例を
図についで説明す゛る。なお、この実施例の説明におい
て、従来の技術こ重複する部分ｆこついては適宜その説
明を省略する。Since the semiconductor memory device according to the present invention latches the pre-amplifier output with the output of the dummy preamplifier, it is possible to prevent latch malfunctions due to delays in the pre-amplifier output due to process abnormalities. I will explain it here. In the description of this embodiment, the description of parts that overlap with the conventional technology will be omitted as appropriate.
第１図はこの発明の一実施例による半導体記憶装置の回
路構成を示す図である。本発明では、ダミーＢ，Ｌ（２
５）および珂Ｌ （２６）とダミーのコラムデコーダ（
２３）とダミーのＩ／ＯＣ２７）ｉ、１ ／ ０ （２
８）とダミーのブリアンプ０４）を設け、ダミーピット
ラインＤＢＬは常にＬｏｗになるようにしてお《。これ
ら、ダＺ−Ｂ，Ｌ，Ｘ／０，ブリアンプ等は、正規のブ
リアンプと同じアレイ内に配置する。FIG. 1 is a diagram showing a circuit configuration of a semiconductor memory device according to an embodiment of the present invention. In the present invention, dummies B, L (2
5) and a dummy column decoder (26) and a dummy column decoder (
23) and dummy I/OC27) i, 1/0 (2
8) and a dummy pre-amplifier 04) are installed so that the dummy pit line DBL is always Low. These da Z-B, L, X/0, preamplifiers, etc. are placed in the same array as the regular preamplifier.
前記従来の問題点でも説明したが、プロセス異常がある
乏例えばＬＳｉが長めに仕上がりｖｔｈが上がるとする
と、通常設計基準の厳しいデコーダＩ／Ｏゲート（９）
， ｄｏ）， １Ｂ）， １１９痔（７） Ｖｔｈは
異常６ζ高くなる場合がある。As explained in the conventional problems above, if there is a process abnormality, for example, if the LSi is finished with a longer length and the vth increases, the decoder I/O gate (9), which usually has strict design standards.
, do), 1B), 119 Hemorrhoids (7) Vth may be abnormally high.
このとき、ダミーのデコーダ、プリアンプ等を同じアレ
イ内｛こ配置しているので、プロセス異常によるブリア
ンプ出力の遅延も正規のブリアンプとダミーのプリアン
プ両方の出力も同様に遅延する。第１図の各信号を示す
タイミングテヤート第２図における破線で示す信号が、
ブリアンプ出力の遅延がある場合である。第２図に示す
ように、ブリアンプ出力メ，をラツチするための信号ｙ
ｊｓ ， ｄ，を発生するための発生回路（６）にダミ
ーのブリアンプ出力ＳＯを入力し、ｌ１，がＨ１ζなっ
てから、Ｉ，を発生するようにしている。従来の方式で
はブリアンプの出力とは別系統にプリアンプ出力をラッ
チする信号を発生させていたのに対して、本実施例では
ブリアンプの出力をラッチする信号の発生回路１こ入力
している；なおコラムアドレスが切｝）換わってからの
回路動作および従来の回路第３図と同一の番号を示す部
分の名称等は従来の技術で示したものと同様である。At this time, since the dummy decoder, preamplifier, etc. are arranged in the same array, the delay in the preamplifier output due to a process abnormality is similarly delayed in the outputs of both the regular preamplifier and the dummy preamplifier. The timing chart showing each signal in FIG. 1. The signals shown by broken lines in FIG. 2 are as follows.
This is the case when there is a delay in the pre-amplifier output. As shown in Figure 2, the signal y for latching the pre-amplifier output
The dummy preamplifier output SO is input to the generating circuit (6) for generating js, d, and I is generated after l1 becomes H1ζ. In the conventional system, a signal for latching the preamplifier output is generated in a separate system from the output of the preamplifier, whereas in this embodiment, one signal generation circuit for latching the output of the preamplifier is input; The circuit operation after the column address is changed and the names of the parts having the same numbers as in the conventional circuit in FIG. 3 are the same as those shown in the conventional technique.
〔発明の効果』
以上のようにこの発明によれば、ダミーのデコーダ、プ
リアンプ等を設け、ダミープリアンプの出力を正規のブ
リアンプ出力ラッチ信号発生回路に入力したので、プロ
セス異常によりブリアンプの出力が遅れても、その遅延
に追従してブリアンプの出力をラッチする信号も遅れる
のでラッチの誤動作を防ぐことができる。[Effects of the Invention] As described above, according to the present invention, a dummy decoder, preamplifier, etc. are provided, and the output of the dummy preamplifier is inputted to the regular preamplifier output latch signal generation circuit, so that the output of the preamplifier is delayed due to process abnormality. However, the signal for latching the output of the pre-amplifier is also delayed to follow the delay, so malfunction of the latch can be prevented.
第１図はこの発明の一実施例による半導体記憶装置の回
路図、第２図は第１図の各信号のタイミングチャート図
、第３図は従来の半導体記憶装置の回路図、第４図は第
３図の各信号のタイミングチャート図をそれぞれ示す。
図において、（１）はアドレスバツファ、（２）はコラ
ムアドレス遷移発生回路、（３）はアドレス遷移検知回
路、（４）はコラムデコーダ、（５）はプリアンプ（差
動増幅器）制御信号発生回路、（６）はブリアンプ出力
ラッチ信号発生回路、（７）はブリアンプ、（８）はイ
ンバータ、（９）〜α５），α８｝’− ９ ２）はｎ
型ＭＯＳ ｝ランジスタ、（１０，（１７）（．ｔＰＷ
ＭＯＳ ト−ｙンジスタ、（２３）はダミーコラムデコ
ーダ、ａ４）はダミーブリアンプ、（２のはダミービッ
トライン，ｅ２６）はダ藍一ビットライン、Ｑ７）はダ
ミーＩ／Ｏ線、Ｃ２８）はダミーＩ／Ｏ線である。
なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a circuit diagram of a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a timing chart of each signal in FIG. 1, FIG. 3 is a circuit diagram of a conventional semiconductor memory device, and FIG. 4 is a circuit diagram of a conventional semiconductor memory device. 3 shows timing charts of each signal in FIG. 3, respectively. In the figure, (1) is an address buffer, (2) is a column address transition generation circuit, (3) is an address transition detection circuit, (4) is a column decoder, and (5) is a preamplifier (differential amplifier) control signal generator. circuit, (6) is a preamplifier output latch signal generation circuit, (7) is a preamplifier, (8) is an inverter, (9) ~ α5), α8}'-9 2) is n
type MOS } transistor, (10, (17) (.tPW
MOS transistor, (23) is dummy column decoder, a4) is dummy reamplifier, (2 is dummy bit line, e26) is blue bit line, Q7) is dummy I/O line, C28) is This is a dummy I/O line. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
路を有する半導体記憶装置において、ダミーのプリアン
プ回路を備えることにより、プリアンプ出力の遅延に伴
いプリアンプ出力をラッチする信号も追従して遅延させ
ることを特徴とする半導体記憶装置。A semiconductor memory device having an ATD circuit and a preamplifier circuit that operates only for a certain period of time, characterized in that by providing a dummy preamplifier circuit, a signal for latching the preamplifier output follows and is delayed as the preamplifier output is delayed. Storage device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1162327A JPH0325792A (en) | 1989-06-22 | 1989-06-22 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1162327A JPH0325792A (en) | 1989-06-22 | 1989-06-22 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325792A true JPH0325792A (en) | 1991-02-04 |
Family
ID=15752432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1162327A Pending JPH0325792A (en) | 1989-06-22 | 1989-06-22 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325792A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009134840A (en) * | 2007-11-01 | 2009-06-18 | Panasonic Corp | Semiconductor storage device |
| USRE44589E1 (en) | 1994-06-02 | 2013-11-12 | Mosaid Technologies Incorporated | Single chip frame buffer and graphics accelerator |
-
1989
- 1989-06-22 JP JP1162327A patent/JPH0325792A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44589E1 (en) | 1994-06-02 | 2013-11-12 | Mosaid Technologies Incorporated | Single chip frame buffer and graphics accelerator |
| JP2009134840A (en) * | 2007-11-01 | 2009-06-18 | Panasonic Corp | Semiconductor storage device |
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