JPH03237689A - Semiconductor memory device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置、特にランダム・アクセス・
メモリに関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention is applicable to semiconductor memory devices, particularly random access memory devices.
It's about memory.
（従来の技術）
第３図は従来のメモリ装置を示す図である。同図におい
て（１）は電源端子、（２ａ）および（２ｂ）はＭＯＳ
トランジスタ、抵抗などで構成する負荷素子、（３ａ）
Ｓ１５よび（３ｂ）は相補的な関係にある一対のビット
線、（４ａ）および（４ｂ）はメモリセルのストアノー
ド、（５ａ）および（５ｂ）はアクセストランジスタ、
（６ａ）および（６ｂ）はインバータトランジスタ、（
７）はＮ＋拡散層などで構成されるグランド線、〈８ａ
〉および（８ｂ〉はアルミなどで構成され、数個のメモ
リセルごとに存在し、前記グランド線（７）と接続され
ているビット線方向グランド線、（９）は選択時に同一
行上にあるメモリセルを活性化するワード線、（１０ａ
）および（１０ｂ）は前記ビット線（３ａ）および（３
ｂ）にそれぞれ接続するビット線負荷、（ｌｌａ）およ
び（ｌｌｂ）はインバータトランジスタ（６ａ）および
（６ｂ）のソースがグランド線（７）と接続するグラン
ド接点、（１２）はワード線と平行に複数個存在するメ
モリセルである。(Prior Art) FIG. 3 is a diagram showing a conventional memory device. In the figure, (1) is a power supply terminal, (2a) and (2b) are MOS
Load element composed of transistors, resistors, etc. (3a)
S15 and (3b) are a pair of complementary bit lines, (4a) and (4b) are memory cell store nodes, (5a) and (5b) are access transistors,
(6a) and (6b) are inverter transistors, (
7) is a ground line composed of N+ diffusion layer etc., <8a
〉 and (8b〉) are made of aluminum or the like, exist for every several memory cells, and are connected to the ground line (7) in the bit line direction, and (9) are on the same row when selected. A word line for activating memory cells (10a
) and (10b) are the bit lines (3a) and (3
(lla) and (llb) are the ground contacts where the sources of the inverter transistors (6a) and (6b) are connected to the ground line (7), and (12) is connected in parallel to the word line. There are multiple memory cells.
第４図は、従来のメモリ装置の第３図におけるグランド
線（７）の電位を示したグラフであり、■はグランド線
の電位、ｅはグランド線（７）とビット線（８ａ）の交
点、ｆはグランド線（７）とビット線（８ｂ）の交点、
Ｘはグランド線（７）とビット線（８ａ）の交点を原点
としたときのグランド線（７）上の位置、ｇはグランド
線電位カーブである。FIG. 4 is a graph showing the potential of the ground line (7) in FIG. 3 of the conventional memory device, where ■ is the potential of the ground line, and e is the intersection of the ground line (7) and the bit line (8a). , f is the intersection of the ground line (7) and the bit line (8b),
X is the position on the ground line (7) when the origin is the intersection of the ground line (7) and the bit line (8a), and g is the ground line potential curve.
次に従来のメモリ装置の作用、動作について詳細に説明
する。−例として、ストアノード（４ａ）および（４ｂ
）がそれぞれ“ＨＩ ＧＨ”レベルおよび“ＬＯＷ”レ
ベルに書き込まれている場合について説明する。まず、
読み出しの場合には読み出そうとするメモリセル（１２
）に接続しているワード線（９）を選択、活性化して“
ＨＩＧＨ″レベルにする。ワード線（９）を活性化させ
ると“ＬＯＷ”レベルをストアしているアクセストラン
ジスタ（４ｂ）が導通する。このため、電源端子（１）
からビット線負荷（１０ｂ）、ビットＭ（３ｂ）、アク
セストランジスタ（５ｂ） インバータトランジスタ（
６ｂ〉の経路を電流か流れ、読み出すことができる。前
記インバータトランジスタ（６ｂ）から流れる電流は、
グランド線（７）を流れ、このグランド線（７）に接続
されているビット線方向グランド線（８ａ）および（８
ｂ）を流れて、最終的にメモリ装置外に流れてゆく。Next, the function and operation of the conventional memory device will be explained in detail. - As an example, store nodes (4a) and (4b
) are written to the "HIGH" level and "LOW" level, respectively. first,
In the case of reading, the memory cell (12
), select and activate the word line (9) connected to “
When the word line (9) is activated, the access transistor (4b) storing the "LOW" level becomes conductive. Therefore, the power supply terminal (1)
From bit line load (10b), bit M (3b), access transistor (5b), inverter transistor (
A current flows through the path 6b> and can be read out. The current flowing from the inverter transistor (6b) is
The bit line direction ground lines (8a) and (8) flow through the ground line (7) and are connected to this ground line (7).
b) and finally flows out of the memory device.
この構成による半導体メモリ装置は、グランド線（７）
がアルミに比べて抵抗値の高いＮ＋拡散層であるため、
メモリセル（１２）からグランド線（７）に電流が流れ
ると電圧降下による電位差がグランド線（７）に発生し
、第４図に示すようにグランド線（７）の中心部が最も
高く、またビット線方向のグランド線（８ａ）、（８ｂ
）との接続部が最も低くなる。このためメモリセルのイ
ンバータトランジスタ（６ａ）および（６ｂ）のグラン
ド線（７）との接点に電位差が生じ、グランド接点（１
１ａ）よりもグランド接点（ｆｌｂ）の電位が高くなり
、インバータトランジスタ（６ａ）のドレイン・ソース
間電圧である（４ａ〉と（１１ａ）の電位差よりもイン
バータトランジスタ（６ｂ）のドレイン・ソース間電圧
である（４ｂ）と（ｌｌｂ）の電位差が小さくなるので
、インバータトランジスタ（６ａ）の電流駆動能力より
もインバータトランジスタ（６ｂ）の電流駆動能力が劣
るようになる。ストアノード（４ａ）および（４ｂ）が
それぞれ“ＨＩＧＨ”レベルおよび“ＬＯＷ”レベルに
書き込まれている場合、インバータトランジスタ（６ｂ
）の電流駆動能力はインバータトランジスタ（６ａ）の
電流駆動能力よりも劣るようになるため、ストアノード
（４ｂ）の電位は通常の“ＬＯＷ”レベルよりも上昇す
る。ストアノード（４ｂ）はインバータトランジスタ（
６ａ）のゲートに接続されているので、ストアノード（
４ｂ）の電位が通常の“ＬＯＷ”レベルよりも上昇する
とインバータトランジスタ（６ａ）は徐々に導通し始め
、ストアノード（４ａ）の電位は通常の“ＨＩＧＨ”レ
ベルよりも下降する。ストアノード（４ａ）はインバー
タトランジスタ（６ｂ）のゲートに接続されているので
、ストアノード（４ａ）の電位が通常の“ＨＩＧＨ”レ
ベルよりも低くなると、インバータトランジスタ（６ｂ
）は徐々に非導通になりストアノード（４ｂ）の電位は
さらに上昇する。このようにして、グランド線（７）に
第４図のように電位差が生しると、ストアノード（４ａ
）および（４ｂ）にそれぞれ“ＨＩＧＨ”レベルおよび
“ＬＯＷ”レベルが書き込まれている場合、ストアノー
ド（４ａ）および（４ｂ）の電位はそれぞれ下降、上昇
をして、あるメモリセルはインバータトランジスタ（６
ａ）および（６ｂ）が非導通・導通していたものが導通
・非導通となり、ストアノード（４ａ）および（４ｂ）
の電位はそれぞれ“ＬＯＷ”レベル、“ＨＩＧＨ”レベ
ルと移行し、初期に書き込んだデータと逆のデータに変
化してデータの破壊が発生するものである。A semiconductor memory device with this configuration has a ground line (7)
is an N+ diffusion layer with higher resistance than aluminum,
When current flows from the memory cell (12) to the ground line (7), a potential difference due to voltage drop occurs in the ground line (7), and as shown in Figure 4, the center of the ground line (7) is highest, and Ground lines (8a), (8b) in the bit line direction
) is the lowest point. Therefore, a potential difference occurs at the contact point between the inverter transistors (6a) and (6b) of the memory cell and the ground line (7), and the ground contact point (1
The potential of the ground contact (flb) is higher than 1a), and the drain-source voltage of the inverter transistor (6b) is higher than the potential difference between (4a) and (11a), which is the drain-source voltage of the inverter transistor (6a). Since the potential difference between (4b) and (llb) becomes smaller, the current driving ability of the inverter transistor (6b) becomes inferior to that of the inverter transistor (6a). ) are written to “HIGH” and “LOW” levels, respectively, the inverter transistor (6b
) becomes inferior to that of the inverter transistor (6a), so the potential of the store node (4b) rises above the normal "LOW" level. The store node (4b) is an inverter transistor (
Since it is connected to the gate of 6a), the store node (
When the potential of 4b) rises above the normal "LOW" level, the inverter transistor (6a) gradually begins to conduct, and the potential of the store node (4a) falls below the normal "HIGH" level. Since the store node (4a) is connected to the gate of the inverter transistor (6b), when the potential of the store node (4a) becomes lower than the normal "HIGH" level, the inverter transistor (6b)
) gradually becomes non-conductive, and the potential of the store node (4b) further increases. In this way, when a potential difference occurs in the ground line (7) as shown in Figure 4, the store node (4a
) and (4b) respectively, the potentials of the store nodes (4a) and (4b) fall and rise, respectively, and a certain memory cell is connected to the inverter transistor ( 6
A) and (6b) which were non-conductive/conductive become conductive/non-conductive, and store nodes (4a) and (4b)
The potentials of the data change to a "LOW" level and a "HIGH" level, respectively, and the data changes to the opposite of the initially written data, causing data destruction.
このようなデータの破壊をおこすメモリセル（１２）を
テストにより不良にさせるには、複数回の読み出しテス
トを行い不良を発生させるものである。In order to test the memory cell (12) that causes such data destruction to be defective, a plurality of read tests are performed to generate the defect.
従来の半導体メモリ装置は以上のように構成されていた
ので、グランド線の電位の浮き上がりに起因してデータ
が破壊されるメモリセルをテストにより選別するときに
は、複数回の読み出しをメモリセルに対して行わなくて
はならず、テスト時間が増大する問題点があった。Conventional semiconductor memory devices are configured as described above, so when testing to select memory cells whose data is destroyed due to rising ground line potential, it is necessary to perform multiple reads on the memory cells. However, there was a problem in that the test time increased.
この発明は上記のような問題点を解消するためになされ
たもので、グランド線の電位の浮き上がりに起因してデ
ータが破壊されるメモリセルをテストにより選別すると
きでも、テスト時間の増大しない半導体メモリ装置を得
ることを目的とする。This invention was made in order to solve the above-mentioned problems, and even when testing memory cells whose data is destroyed due to a rise in the potential of the ground line, it is possible to develop semiconductors that do not require an increase in test time. The purpose is to obtain a memory device.
この発明に係る半導体メモリ装置は、テスト時に導通す
るテスト用トランジスタを備えており、このトランジス
タからメモリセルのグランドに電流を流すようにしたも
のである。A semiconductor memory device according to the present invention includes a test transistor that is turned on during a test, and allows current to flow from this transistor to the ground of a memory cell.
（作用）
この発明における半導体メモリ装置は、テスト時に前記
テスト用トランジスタからメモリセルのグランド線に電
流を流すことによりグランド線上の電位差が大きくなり
、メモリセルのデータの破壊が発生しやすくされ、少な
い読み出し回数のテストでデータのｆＩＩ！壊が発生す
る。(Function) In the semiconductor memory device of the present invention, when a current is passed from the test transistor to the ground line of the memory cell during testing, the potential difference on the ground line becomes large, and data in the memory cell is more likely to be destroyed. Data fII in read count test! Destruction occurs.
以下、この発明の一実施例を図に従って説明する。第１
図は、この発明の一実施例による半導体メモリ装置の図
を示すものである。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure shows a diagram of a semiconductor memory device according to an embodiment of the present invention.
第１図において、テスト用トランジスタ（１３）はＮチ
ャネルトランジス・りであり、ドレインが電源端子（１
）に、ソースがグランド線（７）に接続されている。テ
スト時信号発生回路部（１４）はテスト時に’ＨＩＧＨ
”レベルの信号を、チースト時でない場合は“ＬＯＷ”
レベルの信号をテスト信号線（１５）に伝達し、このテ
スト信号ａ（１５）はテスト用トランジスタ（１３）の
ゲートに接続されている。In Figure 1, the test transistor (13) is an N-channel transistor whose drain is the power supply terminal (13).
), the source is connected to the ground line (7). The signal generation circuit section (14) at the time of test is 'HIGH' at the time of test.
” level signal is “LOW” when not in Cheest mode.
A level signal is transmitted to a test signal line (15), and this test signal a (15) is connected to the gate of a test transistor (13).
その他の構成は第３図と同様であるので、説明は省略す
る。The rest of the configuration is the same as that in FIG. 3, so the explanation will be omitted.
第２図は前記テスト用トランジスタ（１３）からのグラ
ンド線（７）へ電流が流れている状態でのグランド線（
７）の電位を示したグラフであり、ｈはテスト時グラン
ド線電位カーブであり、その他の構成は第４図と同様で
あるので説明は省略する。Figure 2 shows the ground line (7) with current flowing from the test transistor (13) to the ground line (7).
7) is a graph showing the potential of FIG. 7, h is the ground line potential curve during the test, and the other configurations are the same as those of FIG. 4, so a description thereof will be omitted.
次に第１図を用いて、このときの動作を詳細に説明する
。テスト時にテスト時信号発生回路部（１４）は“ＨＩ
ＧＨ”レベルの信号を発生し、テスト信号線（１５）は
この信号をテスト用トランジスタ（１３）のゲートに伝
達するのでテスト用トランジスタ（１３）は導通して電
流をグランド線（７）に流す。このとき、グランド線（
７）の電位は、グランド線（７）の抵抗成分により、第
２図に示すように通常の電位より上昇する。このため、
インバータトランジスタ（６ａ）および（６ｂ）のおの
おののグランド接点（１１ａ）および（ｉｔｂ）の電位
差が増大し、グランド接点（ｌｌａ）の電位よりグラン
ド接点（ｉｉｂ）の電位がより高くなるためインバータ
トランジスタ（６ｂ）の電流駆動能力はテスト用トラン
ジスタ（１３〉から電流をグランド線（７）に流さない
状態よりも劣るようになる。ストアノード（４ａ）およ
び（４ｂ）におのおの“ＨＩＧＨ″レベルと“ＬＯＷ”
レベルが書き込まれているとき、ストアノード（４ｂ）
の電位はテスト用トランジスタ（１３）が非導通のとき
よりも上昇しやすく、このためインバータトランジスタ
（６ａ）は導通しやすくなりストアノード（４ａ）の電
位は下降しやすくなる。よってメモリセル（１２）のデ
ータの破壊がグランド線（７）に電流を流さないときよ
り発生しやすく、少ないテスト回数で不良を発生させる
ことができる。Next, the operation at this time will be explained in detail using FIG. During the test, the test signal generation circuit section (14) is set to “HI”.
GH" level signal is generated, and the test signal line (15) transmits this signal to the gate of the test transistor (13), so the test transistor (13) becomes conductive and allows current to flow through the ground line (7). .At this time, the ground wire (
The potential of the ground line (7) rises from the normal potential as shown in FIG. 2 due to the resistance component of the ground line (7). For this reason,
The potential difference between the ground contacts (11a) and (itb) of the inverter transistors (6a) and (6b) increases, and the potential of the ground contact (iib) becomes higher than the potential of the ground contact (lla). The current drive capability of 6b) is inferior to the state in which no current flows from the test transistor (13) to the ground line (7). ”
When the level is being written, the store node (4b)
The potential of the test transistor (13) rises more easily than when the test transistor (13) is non-conductive, so the inverter transistor (6a) becomes more conductive and the potential of the store node (4a) tends to fall. Therefore, data in the memory cell (12) is more likely to be destroyed than when no current is passed through the ground line (7), and defects can be caused with fewer tests.
このとき、テスト用トランジスタ（１３）をＰチャネル
トランジスタにして、テスト時信号発生回路部（１４〉
はテスト時に“ＬＯＷ”レベルの信号を、テストでない
時に“ＨＩＧＨ”レベルの信号をテスト信号線に伝達し
ても同様の効果が得られる。At this time, the test transistor (13) is made a P-channel transistor, and the test signal generation circuit section (14)
The same effect can be obtained by transmitting a "LOW" level signal to the test signal line during testing and a "HIGH" level signal to the test signal line when not testing.
以上のように、この発明によればトランジスタをメモリ
セルのグランドに接続させ、テスト時にこのトランジス
タを導通させて、グランドに電流を流してグランドの電
位を上昇させるような構成にしたので、メモリセルのデ
ータ破壊が発生しやすくなり、短いテスト時間で不良を
発生させることができる。As described above, according to the present invention, the transistor is connected to the ground of the memory cell, the transistor is made conductive during the test, and a current is caused to flow through the ground to increase the potential of the ground. Data corruption is more likely to occur, and defects can occur in a short test time.
第１図はこの発明の一実施例をによる半導体メモリ装置
の回路図、第２図はこの発明の一実施例によるときのグ
ランド線の電位のグラフ、第３図は従来の半導体メモリ
装置の回路図、第４図は従来の発明のときのグランド線
の電位を示すグラフである。
図において、（１）は電源端子、（２ａ）および（２ｂ
）は負荷素子、（３ａ）および（３ｂ）はビット線、（
４ａ）および（４ｂ）はストアノート、（５ａ）および
（５ｂ）はアクセストランジスタ、（６ａ）および（６
ｂ）はインバータトランジスタ、（７）はグランド線、
（８ａ）および（８ｂ）はビット線方向グランド線、（
９）はワード線、（１０ａ）および（１０ｂ）はビット
線負荷、（ｌｌａ）および（ｌｌｂ）はグランド接点、
（１２）はメモリセル、（１３）はテスト用トランジス
タ、（１４）はテスト時信号発生回路部、（１５）はテ
スト信号線、■はグランド線の電位、ｅはグランド線（
７）とビット線（８ａ）の交点、ｆはグランド線（７）
とビット線（８ｂ）の交点、ｇはグランド線電位カーブ
、ｈはテスト時グランド線電位カーブ、Ｘはグランド線
（７）とビット線（８ａ）の交点を原点としたときのグ
ランド線（７）上の位置である。
なお、各図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a circuit diagram of a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a graph of the potential of a ground line according to an embodiment of the present invention, and FIG. 3 is a circuit diagram of a conventional semiconductor memory device. 4 are graphs showing the potential of the ground line in the conventional invention. In the figure, (1) is the power supply terminal, (2a) and (2b
) is a load element, (3a) and (3b) are bit lines, (
4a) and (4b) are store notes, (5a) and (5b) are access transistors, (6a) and (6
b) is an inverter transistor, (7) is a ground line,
(8a) and (8b) are bit line direction ground lines, (
9) is a word line, (10a) and (10b) are bit line loads, (lla) and (llb) are ground contacts,
(12) is the memory cell, (13) is the test transistor, (14) is the test signal generation circuit, (15) is the test signal line, ■ is the potential of the ground line, and e is the ground line (
7) and the bit line (8a), f is the ground line (7)
g is the ground line potential curve, h is the ground line potential curve during testing, and X is the ground line (7) when the origin is the intersection of the ground line (7) and the bit line (8a). ) is the upper position. In each figure, the same reference numerals indicate the same or equivalent parts.
Claims (1)
、このテスト時信号発生回路部からの信号を伝達するテ
スト信号線と、このテスト信号線を伝わる信号により導
通、非導通が決定されるテスト用トランジスタを有し、
テスト時に前記テスト用トランジスタが導通してメモリ
セルのグランドに電流を流すことにより、メモリセルの
グランド線の電位を少なくともＯＶ以上に上昇させるこ
とを特徴とする半導体メモリ装置。A test signal generation circuit section that generates a signal during a test, a test signal line that transmits a signal from this test signal generation circuit section, and a test signal line that determines whether conduction or nonconduction is determined by the signal transmitted through this test signal line. has a transistor,
A semiconductor memory device characterized in that, during a test, the test transistor conducts and causes a current to flow to the ground of the memory cell, thereby raising the potential of the ground line of the memory cell to at least OV or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032811A JP2874935B2 (en) | 1990-02-13 | 1990-02-13 | Semiconductor memory device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2032811A JP2874935B2 (en) | 1990-02-13 | 1990-02-13 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03237689A true JPH03237689A (en) | 1991-10-23 |
| JP2874935B2 JP2874935B2 (en) | 1999-03-24 |
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ID=12369220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032811A Expired - Fee Related JP2874935B2 (en) | 1990-02-13 | 1990-02-13 | Semiconductor memory device |
Country Status (1)
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| JP (1) | JP2874935B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013525936A (en) * | 2010-04-21 | 2013-06-20 | 日本テキサス・インスツルメンツ株式会社 | High-performance static memory retain-tilted-accessed (RTA) power-saving mode |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4768437B2 (en) * | 2005-12-26 | 2011-09-07 | 株式会社東芝 | Semiconductor memory device |
-
1990
- 1990-02-13 JP JP2032811A patent/JP2874935B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013525936A (en) * | 2010-04-21 | 2013-06-20 | 日本テキサス・インスツルメンツ株式会社 | High-performance static memory retain-tilted-accessed (RTA) power-saving mode |
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|---|---|
| JP2874935B2 (en) | 1999-03-24 |
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Legal Events
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |