JPH03237486A - Active matrix panel and its driving method - Google Patents

Active matrix panel and its driving method

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JPH03237486A
JPH03237486A JP2034996A JP3499690A JPH03237486A JP H03237486 A JPH03237486 A JP H03237486A JP 2034996 A JP2034996 A JP 2034996A JP 3499690 A JP3499690 A JP 3499690A JP H03237486 A JPH03237486 A JP H03237486A
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JP
Japan
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thin film
pixel
data
display data
film transistors
Prior art date
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Application number
JP2034996A
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Japanese (ja)
Inventor
Kazuhiro Takahara
高原 和博
Michiya Oura
大浦 道也
Tadahisa Yamaguchi
山口 忠久
Tetsuya Hamada
哲也 浜田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPH03237486A publication Critical patent/JPH03237486A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To prevent the generation of a positional dislocation of display by dividing the scanning time of each row into two parts, individually scanning two thin film transistors (TRs) corresponding to each picture element at each divided time and supplying the same display data to the two TRs. CONSTITUTION:Two thin film TRs TijA, TijB corresponding to one picture element Pij are connected to respectively independent gate bus lines Gia, Gib. If a picture element generating abnormality on a display exists at the time of supplying display data from a data bus line DBj by successively scanning all gate bus lines, the defective thin film TR can be specified from the gate bus line line at the time of generating the abnormality. Since the same display data are supplied to the two thin film TRs TijA, TijB corresponding to each picture element Pij in this constitution, the display data of adjacent picture elements are not supplied even when one TR is disconnected. Thereby, the positional dislocation of displayed contents is not caused.

Description

【発明の詳細な説明】 〔概 要〕 アクティブマトリクスパネルの欠陥救済を可能とするア
クティブマトリクスパネルとその駆動方法に関し、 表示の位置ずれを生じることのない冗長構成のアクティ
ブマトリクスパネルと、その駆動方法の提供を目的とし
、 それぞれ2個の薄膜トランジスタを対応付けた複数個の
画素をマトリクス状に配列し、各行対応に第1および第
2の2本のゲートパスラインを配設するとともに、各画
素Pijを隣接する2本のデータバスライン間に配置し
、且つ、各画素対応の2本のゲートバスラインと該画素
を挟んで隣接する2本のデータバスラインとの4つの交
点部のうち、対角位置にある2つの交点部のそれぞれに
、前記各画素対応の2つの薄膜トランジスタを各1個接
続した構成とし、また、前記アクティツマトリクスパネ
ルを駆動するに際し、各行の走査時間を2分割し、その
一方および他方において、当該行各画素対応の2つの薄
膜トランジスタをそれぞれ別個に走査し、珪つ、該2つ
のi”i膜トランジスタに同一表示データを供給する構
成とする。
[Detailed Description of the Invention] [Summary] An active matrix panel with a redundant configuration that does not cause display misalignment and a driving method thereof, regarding an active matrix panel and its driving method that enable defect relief in an active matrix panel. In order to provide the Arranged between two adjacent data bus lines, and diagonally among four intersections between two gate bus lines corresponding to each pixel and two data bus lines adjacent with the pixel in between. Two thin film transistors corresponding to each pixel are connected to each of the two intersection points at the position, and when driving the actimeter matrix panel, the scanning time of each row is divided into two, and the On one side and the other side, two thin film transistors corresponding to each pixel in the row are separately scanned, and the same display data is supplied to the two i''i film transistors.

〔産業上の利用分野〕[Industrial application field]

本発明は、アクティブマトリクスパネルの欠陥救済を可
能とするアクティブマトリクスパネルとその駆動方法に
関する。
The present invention relates to an active matrix panel that makes it possible to repair defects in the active matrix panel and a method for driving the same.

近年画質の優れたアクティブマトリクス型液晶表示装置
が出始めており、今後大型で表示容量の大きなパネルが
望まれている。しかし、パネルの大型化1表示容量の増
大に伴って、パネルにスイソ千ング素子である薄膜トラ
ンジスタ(TPT)の欠陥が存在する確率も高まり、こ
れに起因する歩留りの低下の問題がより深刻となる。そ
こでノくネルの大型化のためには、欠陥TPTの救済方
法の実用化が強く要望されている。
In recent years, active matrix liquid crystal display devices with excellent image quality have begun to appear, and in the future, larger panels with larger display capacities are desired. However, as panels become larger and display capacity increases, the probability of defects in the thin film transistor (TPT), which is a switching element, increases in the panel, and the problem of lower yields due to this becomes more serious. . Therefore, in order to increase the size of the channel, there is a strong demand for the practical use of a method for repairing defective TPT.

〔従来の技術〕[Conventional technology]

従来のアクティブマトリクスパネルの欠陥救済方法とし
ては、1画素に2個のTPTを設けた冗長回路構成とし
ておき、欠陥TPTを検出した場合には、これを切り離
して無欠陥パネルとする方法がある。
As a conventional method for relieving defects in active matrix panels, there is a method in which a redundant circuit configuration is provided in which two TPTs are provided for one pixel, and when a defective TPT is detected, it is separated to create a defect-free panel.

しかしながら上記従来の方法では欠陥は修正できても、
表示の位置がずれる場合が出て来るという問題があった
。この問題を第4図により説明する。
However, although the above conventional methods can correct defects,
There is a problem in that the display position may shift. This problem will be explained with reference to FIG.

同図において、S B、、 S BZ、 S B:lは
スキャンパスライン、DBI、DB2.DB:lはデー
タバスライン、E +、 E 2. E 3. E a
は画素電極である。各画素電極E +、 E 2. E
 3. E aは隣接する2本のスキャンパスライン間
に配設され、各画素電極対応にそれぞれ2個の駆動用の
薄膜トランジスタT A 、 T 8が設けられている
In the figure, SB, SBZ, SB:l are scan path lines, DBI, DB2. DB:l is the data bus line, E+, E2. E 3. E a
is the pixel electrode. Each pixel electrode E +, E2. E
3. E a is arranged between two adjacent scan path lines, and two driving thin film transistors T A and T 8 are provided corresponding to each pixel electrode.

この2個の薄膜トランジスタTA、TIの一方(図では
TA〉は走査順位が前位(図では上側)のスキャンパス
ラインに、他方(図ではT11)は後位(図では下側)
のスキャンパスラインに接続されている。従って、各ス
キャンパスラインには、走査順位が前位の画素の薄膜ト
ランジスタTBと、後位の画素の薄膜トランジスタTA
が接続されている。
One of these two thin film transistors TA and TI (TA in the figure) is attached to the scan path line whose scanning order is the front (upper side in the figure), and the other (T11 in the figure) is located at the rear (lower side in the figure).
connected to the scan path line. Therefore, in each scan path line, the thin film transistor TB of the pixel at the front in the scanning order and the thin film transistor TA at the pixel at the back
is connected.

次に第4図(alにより、上記冗長構成の従来回路の動
作を、スキャンハスラインSB2に走査電圧が印加され
たときの画素電極E、の表示を1例として説明する。
Next, referring to FIG. 4 (al), the operation of the conventional circuit with the redundant configuration described above will be explained by taking as an example the display of the pixel electrode E when a scanning voltage is applied to the scan hash line SB2.

スキャンハスラインSB2に走査電圧が印加されると、
画素電極E4に接続する薄膜トランジスタ(上側の薄膜
トランジスタ)TAがオンとなって、データバスライン
DB2から供給された表示データが書き込まれる。この
時、画素電極Ezに接続する薄膜トランジスタT、もオ
ンとなっており、画素電極E2に同し表示データが書き
込まれている。
When a scanning voltage is applied to the scanning line SB2,
The thin film transistor (upper thin film transistor) TA connected to the pixel electrode E4 is turned on, and display data supplied from the data bus line DB2 is written. At this time, the thin film transistor T connected to the pixel electrode Ez is also turned on, and the same display data is written to the pixel electrode E2.

次いで、スキャンパスラインSB3に走査電圧が印加さ
れると、画素電極E4の薄膜トランジスタTwがオンと
なり、その時データバスラインDB2から供給された表
示データが書き込まれる。
Next, when a scanning voltage is applied to the scan path line SB3, the thin film transistor Tw of the pixel electrode E4 is turned on, and the display data supplied from the data bus line DB2 at that time is written.

この表示データは、次にスキャンパスラインS B z
が選択されるまで保持される。つまり、各画素電極で表
示される内容は、各画素電極の下側のスキャンパスライ
ンが選択された時に供給された表示データである。
This display data is then converted to the scan path line S B z
is retained until it is selected. That is, the content displayed by each pixel electrode is the display data supplied when the scan path line below each pixel electrode was selected.

次に、画素電極E4の上側の薄膜トランジスタT、が欠
陥素子であったので、(b)に示す如く、これを切り離
して薄膜トランジスタT、のみで駆動していたとする。
Next, suppose that since the thin film transistor T above the pixel electrode E4 was a defective element, it was separated and driven only by the thin film transistor T, as shown in (b).

この場合には、画素電極E4に書き込まれる表示データ
は、スキャンパスライン5Bffが選択された時に、デ
ータバスラインD B zから供給されるデータであり
、上記(alで説明した正常な時の表示と変わりはない
In this case, the display data written to the pixel electrode E4 is the data supplied from the data bus line D Bz when the scan path line 5Bff is selected, and is the same as the normal display data described in (al) There is no difference.

しかし、(C1に示すように、下側の薄膜トランジスタ
′1゛8が欠陥素子であった場合には、これを切離して
薄膜トランジスタTAのみで駆動することになる。この
場合には、スキャンパスラインSB。
However, if the lower thin film transistor '1'8 is a defective element (as shown in C1), it will be separated and driven only by the thin film transistor TA.In this case, the scan path line SB .

が選択された時に供給された表示データが書き込まれ、
表示される。ところがこのデータは、画素電極F、、に
書き込まれるべきデータであって、画素電極Eイには本
来ならば、スキャンハスラインSB、が選択された時に
供給されるデータが書き込まれなければならない。
The display data supplied when is selected is written,
Is displayed. However, this data is the data that should be written to the pixel electrodes F, . . . , and the data that is originally supplied when the scan line SB is selected should be written to the pixel electrode E.

このように従来の冗長構成では、欠陥TPTの位置によ
って、表示の位置ずれを生じるばかりでなく、欠陥′I
″F′Fの位置を特定することも困難であ−た。
In this way, in the conventional redundant configuration, not only does the display position shift depending on the position of the defective TPT, but also the defect 'I
It was also difficult to specify the position of ``F'F.

第5図+alに示す第2の従来例は、各画素駆動用の薄
膜トランジスタ’l” s、 T !lを、別々のスキ
ャンハスラインおよびデータバスラインに接続した例で
ある。Hl)ち■の画素では、一方の薄膜トランジスタ
TAはスキャンハスラインSB、  とデータバスライ
ンD B + に接続し、他方の簿膜トランジスタTl
lはスキャンハスラインSB2とデータバスラインD 
B zに接続する。
The second conventional example shown in FIG. In the pixel, one thin film transistor TA is connected to the scan bus line SB, and the data bus line DB+, and the other thin film transistor Tl
l is scan bus line SB2 and data bus line D
Connect to Bz.

このように、この冗長構成では、簿膜トランジスタを駆
動するためのスキャンハスラインとデータバスラインの
組合せが、薄膜トランジスタごとに異なるので、欠陥T
PTが存在した場合に、その位置を特定することは容易
である。
In this redundant configuration, the combination of scan bus lines and data bus lines for driving thin film transistors is different for each thin film transistor, so defect T
If PT exists, it is easy to locate it.

この従来例の場合も、正常な画素に表示されるデータは
、薄膜トランジスタTllを介して供給されるので、第
5図fblに示すごと<、薄膜トランジスタT、が火焔
トランジスタであり、これを切り則したとしても、正常
な場合と同しく、簿膜トランジスタT、から供給された
データが表示されるため、表示位置がずれることはない
。しかし、同図(C1に示すように、今一つの薄膜トラ
ンジスタTBが欠陥素子の場合には、薄膜トランジスタ
TAから供給されたデータ、即ちC3に書き込まれるべ
きデータが表示されるため、正常な場合とは表示位置が
ずれることになる。
In this conventional example, the data displayed on normal pixels is supplied via the thin film transistor Tll, so the thin film transistor T is a flame transistor, as shown in FIG. Even so, the display position will not shift because the data supplied from the thin film transistor T is displayed as in the normal case. However, as shown in the same figure (C1), if the other thin film transistor TB is a defective element, the data supplied from the thin film transistor TA, that is, the data that should be written to C3, is displayed. The position will shift.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

このように従来の冗長構成では、欠陥は修正できても画
素の位置がずれるという問題を避けられなかった。この
ような問題が生しるのは、スキャンハスラインとデータ
バスラインとの各交差位置に、薄膜トランジスタが2個
接続されており、且つ、各画素駆動用の2個の薄膜トラ
ンジスタに、異なるデータバスラインから表示データが
供給されることにある。
As described above, in the conventional redundant configuration, even if defects could be corrected, the problem of pixel position shift could not be avoided. This problem occurs because two thin film transistors are connected at each intersection of the scan bus line and the data bus line, and two thin film transistors for driving each pixel are connected to different data buses. Display data is supplied from the line.

を発明は、表示の位置ずれを生しることのない冗長構成
のアクティブマトリクスパネルと、その駆動方法の提供
を目的とする。
The object of the invention is to provide an active matrix panel with a redundant configuration that does not cause display displacement, and a method for driving the same.

〔課題を解決するための手段〕[Means to solve the problem]

未発明の構成を第1図により説明する。 An uninvented configuration will be explained with reference to FIG.

本発明は同図に示す如く、複数個の画素Pijをそれぞ
れ2個の薄膜トランジスタTija、TijBを対応さ
せてマトリクス状に配列し、各行対応に第1および第2
の2本のゲートバスラインGia、G1bを配設すると
ともに、各画素Pijを隣接する2木のデータバスライ
ンDBj とDBj+1間に配置し、且つ、各画素Pi
j対応の2本のゲートバスラインGia、 Gibと該
画素を挟んで隣接する2木のデータバスラインDBj 
とDBj+1 との4つの交点部のうち、対角位置にあ
る2つの交点部のそれぞれに、前記各画素対応の2つの
薄膜トランジスタTijAおよびTijBを各1個接続
した。
As shown in the figure, the present invention arranges a plurality of pixels Pij in a matrix with two thin film transistors Tija and TijB corresponding to each other, and a first and a second thin film transistor corresponding to each row.
Two gate bus lines Gia and G1b are arranged, each pixel Pij is arranged between two adjacent data bus lines DBj and DBj+1, and each pixel Pi
Two gate bus lines Gia and Gib corresponding to j and two data bus lines DBj adjacent to each other with the pixel in between.
Two thin film transistors TijA and TijB corresponding to each pixel were connected to each of the two diagonally located intersections among the four intersections between and DBj+1.

今−組の対角位置には、両端のゲートバスラインを除い
て、隣接画素駆動用の薄膜トランジスタが接続されるこ
ととなる。
Thin film transistors for driving adjacent pixels are connected to the diagonal positions of this set, except for the gate bus lines at both ends.

上記構成のアクティブマトリクスパネルを駆動するに際
して、各行の走査時間を2分割し、その一方および他方
において、当該行各画素対応の2つの薄膜トランジスタ
TijA、TijB+をそれぞれ別個に走査し、且つ、
該2つの薄膜トランジスタT!L、Tjjsに同一表示
データを供給する。
When driving the active matrix panel having the above configuration, the scanning time for each row is divided into two, and in one and the other, the two thin film transistors TijA and TijB+ corresponding to each pixel in the row are separately scanned, and
The two thin film transistors T! The same display data is supplied to L and Tjjs.

〔作 用〕[For production]

上記構成においては、一つの画素Pijに対応する2つ
の薄膜トランジスタTijA、TijBは、それぞれ別
個のゲートパスラインG ia、  G ibに接続す
る。従って、全ゲートパスラインを順次走査してデータ
バスラインから表示データを供給した時、表示に異常を
生した画素があれば、その異常を生した時のゲートパス
ラインから、欠陥薄膜トランジスタを特定できる。
In the above configuration, the two thin film transistors TijA and TijB corresponding to one pixel Pij are connected to separate gate pass lines Gia and Gib, respectively. Therefore, when all the gate pass lines are sequentially scanned and display data is supplied from the data bus line, if there is a pixel that exhibits an abnormality in display, the defective thin film transistor can be identified from the gate pass line at which the abnormality occurred.

また、上記構成のパネルを上述の如く駆動すれば、各画
素Pij対応の2つの薄膜トランジスタTijA、 T
ijBには、いずれも同一表示データが供給されるので
、たとえ一方の薄膜トランジスタが切り離されていても
、隣接画素の表示データが供給されることはなく、従っ
て、表示される内容の位置がずれることはない。
Furthermore, if the panel with the above configuration is driven as described above, two thin film transistors TijA and Tij corresponding to each pixel Pij
Since the same display data is supplied to both ijB, even if one thin film transistor is disconnected, the display data of the adjacent pixel will not be supplied, and therefore the position of the displayed content will shift. There isn't.

なお、上記走査は、■走査時間を2分割して、各行とも
その前半で走査順位が前位のゲートパスライン(これを
第1のゲートバスラインGiaとする)を、後半で後位
のゲートバスライン(これを第2のゲートバスラインG
ibとする)を走査、即ち倍速走査を行なうことにより
、従来と同一の走査周期で駆動することができる。
In addition, in the above scanning, (1) the scanning time is divided into two, and in each row, the gate pass line at the front in the scan order (this is referred to as the first gate bus line Gia) is scanned in the first half, and the gate bus line at the rear in the second half is scanned. line (this is connected to the second gate bus line G
By scanning (referred to as ib), that is, by performing double-speed scanning, driving can be performed at the same scanning period as in the conventional method.

更に、上記構成のパネルは、欠陥素子の位置を容易に特
定可能であるので、外部回路との接続の前に、予め全薄
膜トランジスタの動作を検査し、不良の素子を切り離す
。その後、外部回路と接続して上記駆動を行うことによ
り、表示内容の位置ズレを生じることなく無欠陥の表示
を行える。
Furthermore, since the panel configured as described above allows the location of defective elements to be easily identified, the operation of all thin film transistors is inspected in advance and defective elements are separated before connection to an external circuit. Thereafter, by connecting to an external circuit and performing the above-described driving, defect-free display can be performed without causing any displacement of the displayed content.

〔実 施 例〕 以下本発明の一実施例を、第1図〜第3図により説明す
る。
[Embodiment] An embodiment of the present invention will be described below with reference to FIGS. 1 to 3.

本実施例は第1図に示す如く、各画素Pijごとにそれ
ぞれ2個の薄膜トランジスタTijA、TijBを配設
する。一方、スキャンパスラインとして、各行ごとに2
木のゲートバスラインG ia、  G ibを設け、
各画素Pijの画素電極Eijを隣接する2木のデータ
バスラインDBj とDBj+1 との間に配置する。
In this embodiment, as shown in FIG. 1, two thin film transistors TijA and TijB are provided for each pixel Pij. On the other hand, as a scan path line, 2
Installed wooden gate bus lines Gia and Gib,
A pixel electrode Eij of each pixel Pij is arranged between two adjacent data bus lines DBj and DBj+1.

上記各画素Pij対応の2本のゲートパスラインG i
a、 G ibは、本実施例では各画素Pijを挟んで
隣接配置する。この2木のゲートバスラインG ia、
  G ibは、この順に走査されるものとする。
Two gate pass lines G i corresponding to each pixel Pij above
In this embodiment, a and G ib are arranged adjacent to each other with each pixel Pij in between. These two tree gate bus lines Gia,
It is assumed that G ib is scanned in this order.

上記各画素Pij対応に配設された2本のゲートバスラ
インGia、G+bとの4つの交点部のうち、走査順位
が前位のゲートパスラインGiaと桁位置が前位のデー
タバスラインDBj との交点部に、薄膜トランジスタ
TijAを接続し、その対角位置の交点部にいま一つの
薄膜トランジスタTijBを接続した。
Among the four intersections with the two gate bus lines Gia and G+b arranged corresponding to each pixel Pij, the intersection between the gate pass line Gia in the previous scanning order and the data bus line DBj in the previous digit position A thin film transistor TijA was connected to the intersection, and another thin film transistor TijB was connected to the intersection at a diagonal position.

上記2個の薄膜トランジスタTijA、Tijmは、図
示の如く1走査時間内に独立に走査し、この走査と同期
して、薄膜トランジスタTij^にはデータバスライン
DBjから、TijBにはDBj+1から表示データを
供給する。つまり、倍速走査を行なう。
The two thin film transistors TijA and Tijm scan independently within one scanning time as shown in the figure, and in synchronization with this scanning, display data is supplied to the thin film transistor Tij^ from the data bus line DBj, and to TijB from the DBj+1. do. In other words, double speed scanning is performed.

第2図は本実施例を駆動するための回路構成を示す要部
ブロック図である。
FIG. 2 is a block diagram of essential parts showing a circuit configuration for driving this embodiment.

本実施例の液晶パネルlは、走査線数が200本、従っ
て、ゲートバスライン数は400本、また、lライン上
の画素数が320個、従って、データバスライン数は3
21本とした。
The liquid crystal panel l of this embodiment has 200 scanning lines, therefore the number of gate bus lines is 400, and the number of pixels on the l line is 320. Therefore, the number of data bus lines is 3.
There were 21 pieces.

上記400本のゲートパスラインは、走査ドライバ2に
より順次走査され、データドライバ3から表示データが
供給されろ。
The above 400 gate pass lines are sequentially scanned by a scan driver 2, and display data is supplied from a data driver 3.

本実施例では、各画素とも2つの薄膜]・ランジスタT
ijA、Tijmを介して供給される表示データは同一
である。しかし、その表示データを供給するデータバス
ラインは、薄膜l・ランジスタTijAが選択された時
とTijBが選択された時とで異なる。
In this embodiment, each pixel has two thin films]・transistor T
The display data supplied via ijA and Tijm are the same. However, the data bus line that supplies the display data is different when the thin film transistor TijA is selected and when the thin film transistor TijB is selected.

そのため、ゲートバスラインGiaが選択されたときに
は、データドライバ3の先頭から表示データをセットし
、Gibが選択されたときには2桁目から同一表示デー
タをセントする。
Therefore, when the gate bus line Gia is selected, display data is set from the beginning of the data driver 3, and when Gib is selected, the same display data is set from the second digit.

このように倍速走査を行なうため、同一表示データを2
度データドライバ3にセットするため、ラインメモリ4
を設け、これに上記表示データを保持しておく。
In order to perform double-speed scanning in this way, the same display data is
line memory 4 to set it in the data driver 3.
is provided to hold the above display data.

タイミング発生回路5は、データクロック、スキャンク
ロック1デークラツチ信号およびスタートパルスを発生
し、この信号により、走査ドライバ2およびデータドラ
イバ3の上記動作を制御する。
The timing generation circuit 5 generates a data clock, a scan clock 1-day latch signal, and a start pulse, and controls the above-mentioned operations of the scan driver 2 and data driver 3 using these signals.

第3図は本実施例の動作を示すタイミング図である。FIG. 3 is a timing diagram showing the operation of this embodiment.

同図に示すように、垂直同期信号に同期して、走査スタ
ートパルスが送出され、これに基づいてスキャンクロッ
クが、■フレーム当たり400個出力される。このスキ
ャンクロックが出力されるごとに、ゲートパスラインG
iaが先頭から順次走査される。
As shown in the figure, a scan start pulse is sent out in synchronization with the vertical synchronization signal, and based on this, 400 scan clocks are output per frame. Every time this scan clock is output, the gate pass line G
ia is sequentially scanned from the beginning.

上記垂直同期信号と同期して、水平同期信号が出力され
る。連続する2つの水平同期信号の間隔が、1走査時間
であり、本実施例ではこの1走査時間を2分し、その前
半で一方の簿膜トランジスタT i J Aを、後半で
いま一つの簿膜トランジスタTijBを走査する。
A horizontal synchronization signal is output in synchronization with the vertical synchronization signal. The interval between two consecutive horizontal synchronizing signals is one scanning time, and in this embodiment, this one scanning time is divided into two, and one film transistor T i J A is divided into two in the first half, and the other one is divided into two in the second half. The film transistor TijB is scanned.

そして、各ラインの走査時間の前半では、ラインメモリ
4の内容を、320個のデータクロックによりデータド
ライバ3に転送し、その先頭から320ビツトまでの間
に格納する。このデータを表示データとして、薄膜トラ
ンジスタTijBを介して各画素に書き込まれる。
In the first half of the scanning time for each line, the contents of the line memory 4 are transferred to the data driver 3 using 320 data clocks, and are stored within 320 bits from the beginning. This data is written as display data to each pixel via the thin film transistor TijB.

各走査時間の後半では、上記ラインメモリ4の内容を、
321個のデータクロックにより、データドライバ3に
転送し、その2ビツト目から321ビツト目の間に格納
する。このデータは薄膜トランジスタT ijsを介し
て各画素に書き込まれる。
In the latter half of each scanning time, the contents of the line memory 4 are
The data is transferred to the data driver 3 using 321 data clocks and stored between the 2nd bit and the 321st bit. This data is written to each pixel via the thin film transistor Tijs.

この操作を200本のラインごとに繰り返し、1画面(
1フレーム)の処理が完了する。
Repeat this operation for every 200 lines to make one screen (
1 frame) is completed.

本実施例では、200本のゲートパスラインGia及び
Gibと、321本のデータバスラインDBijとの各
交差部は、1個の薄膜トランジスタのみが対応し、一つ
の交差部に2つ以上の薄膜トランジスタが対応すること
はない。従って、j二記動作の間、表示異常を生した場
合には、その位置とタイ名ングから欠陥薄膜トランジス
タを特定することができる。
In this embodiment, each intersection of 200 gate pass lines Gia and Gib and 321 data bus lines DBij corresponds to only one thin film transistor, and one intersection corresponds to two or more thin film transistors. There's nothing to do. Therefore, if a display abnormality occurs during the operation described in j.2, the defective thin film transistor can be identified from its position and tie name.

このようにして欠陥トランジスタを検出し、その欠陥ト
ランジスタを分離した後も、本実施例のパネルでは画素
ずれを生しることはない。即ち、どの画素においても、
2つの薄膜トランジスタT!ハおよびTijB1を介し
て、同一データが供給されるので、そのどちらかを欠陥
トランジスタとして切離しても、残ったトランジスタか
ら正規の表示データが供給され、従来のように、隣接画
素の表示データが供給されることはない。
Even after detecting a defective transistor and separating the defective transistor in this manner, no pixel shift occurs in the panel of this embodiment. In other words, at any pixel,
Two thin film transistors T! Since the same data is supplied through C and TijB1, even if one of them is removed as a defective transistor, normal display data will be supplied from the remaining transistor, and the display data of the adjacent pixel will be supplied as before. It will not be done.

〔発明の効果〕〔Effect of the invention〕

以上説明した如く本発明によれば、冗長図B構成による
アクティブマトリクスパネルの歩留りの向上が図れると
ともに、薄膜トランジスタの欠陥修正後に画素がずれる
という問題がなくなり、低コストで表示品質の優れた簿
膜トランジスタマトリクス型液晶表示装置が実現できる
As explained above, according to the present invention, the yield of active matrix panels can be improved by the redundant diagram B configuration, and the problem of pixel misalignment after repairing defects in thin film transistors can be eliminated, and thin film transistors can be manufactured at low cost and with excellent display quality. A matrix type liquid crystal display device can be realized.

図において、1はアクティブマトリクス型の液晶パネル
、2は走査ドライバ、3はデータドライバ、4はライン
メモリ、5はタイミング発生回路、Pijは画素、Ei
jは画素電極、TijB1及びTijBは各画素対応に
設けた3膜トランジスタ、GiaGibはゲートパスラ
イン、DBj はデータバスラインを示す。
In the figure, 1 is an active matrix liquid crystal panel, 2 is a scan driver, 3 is a data driver, 4 is a line memory, 5 is a timing generation circuit, Pij is a pixel, and Ei
j is a pixel electrode, TijB1 and TijB are three-film transistors provided corresponding to each pixel, GiaGib is a gate pass line, and DBj is a data bus line.

【図面の簡単な説明】 第1図は本発明の構成説明図、 第2図は本発明の駆動回路構成図、 第3図は本発明の駆動タイミング図、 第4図および第5図は従来の冗長構成の問題点説明図で
ある。 1走−f−時間 平箔PFI/I講へα明口 第1図 41pH1R4t+ i−i p、q−¥leイア、1,4シ11リン5′イ
z;7−rrグ第3図 DB+ B2 B3 従来^/’、’l集克妓−の 第4図
[BRIEF DESCRIPTION OF THE DRAWINGS] Fig. 1 is a configuration diagram of the present invention, Fig. 2 is a drive circuit configuration diagram of the present invention, Fig. 3 is a drive timing diagram of the present invention, and Figs. 4 and 5 are conventional diagrams. FIG. 2 is a diagram illustrating problems in the redundant configuration of 1st run-f-Time flat leaf PFI/I course α Ming exit 1st figure 41pH1R4t+ i-i p, q-\leia, 1,4 shi 11 ring 5'Iz; 7-rrg Fig. 3 DB+ B2 B3 Conventional ^/'、'lCollection Katsuko-'s Figure 4

Claims (2)

【特許請求の範囲】[Claims] (1)それぞれ2個の薄膜トランジスタ(Tij_A、
Tij_B)を対応付けた複数個の画素(Pij)をマ
トリクス状に配列し、各行対応に第1および第2の2本
のゲートバスライン(Gia、Gib)を配設するとと
もに、各画素Pijを隣接する2本のデータバスライン
(DBjとPBj+1)間に配置し、且つ、各画素(P
ij)対応の2本のゲートバスライン(Gia、Gib
)と該画素を挟んで隣接する2本のデータバスライン(
DBjとDBj+1)との4つの交点部のうち、対角位
置にある2つの交点部のそれぞれに、前記各画素対応の
2つの薄膜トランジスタ(Tij_A、Tij_B)を
各1個接続したことを特徴とするアクティブマトリクス
パネル。
(1) Two thin film transistors (Tij_A,
A plurality of pixels (Pij) associated with Tij_B) are arranged in a matrix, and two gate bus lines (Gia, Gib), first and second, are provided corresponding to each row, and each pixel Pij is It is arranged between two adjacent data bus lines (DBj and PBj+1), and each pixel (P
ij) Two gate bus lines (Gia, Gib)
) and two adjacent data bus lines (
One of the two thin film transistors (Tij_A, Tij_B) corresponding to each pixel is connected to each of the two diagonally located intersections among the four intersections of DBj and DBj+1). active matrix panel.
(2)前記アクティブマトリクスパネルを駆動するに際
し、各行の走査時間を2分割し、その一方および他方に
おいて、当該行各画素対応の2つの薄膜トランジスタ(
Tij_A、Tij_B)をそれぞれ別個に走査し、且
つ、該2つの薄膜トランジスタ(Tij_A、Tij_
B)に同一表示データを供給することを特徴とする請求
項1記載のアクティブマトリクスパネルの駆動方法。
(2) When driving the active matrix panel, the scanning time for each row is divided into two, and on one side and the other side, two thin film transistors (
Tij_A, Tij_B) are scanned separately, and the two thin film transistors (Tij_A, Tij_B) are scanned separately.
2. The method of driving an active matrix panel according to claim 1, further comprising supplying the same display data to the display panel B).
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007226177A (en) * 2006-02-24 2007-09-06 Genta Kagi Kogyo Kofun Yugenkoshi Thin film transistor array substrate

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