JPH03230612A - Input circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、入力端子と出力端子との間に介挿された入
力パフ２ァ回路を備え、この入力バッファ回路の入力側
にはプルアップトランジスタが接続された構成の入力回
路に関するものである。[Detailed Description of the Invention] <Industrial Application Field> The present invention includes an input buffer circuit inserted between an input terminal and an output terminal, and a pull-up circuit is provided on the input side of the input buffer circuit. The present invention relates to an input circuit having a configuration in which transistors are connected.
〈従来の技術〉
第２図は従来のプルアップトランジスタを内蔵した入力
回路の一例を示す回路図である。<Prior Art> FIG. 2 is a circuit diagram showing an example of an input circuit incorporating a conventional pull-up transistor.
第２図における符号（１０）は外部信号ラインと集積回
路における内部回路（いずれも図示していない）との間
に構成された入力回路であり、この入力回路（１０）は
、外部信号ラインに接続される入力端子（１１）と、内
部回路に接続される出力端子（１２）と、入力端子（１
１）と出力端子（１２）との間に介挿された入力バッフ
ァ回路（１３）と、この入力バッファ回路（１３）に対
するプルアップトランジスタ（１４）とを備えている。Reference numeral (10) in FIG. 2 is an input circuit configured between an external signal line and an internal circuit (none of which is shown) in the integrated circuit. The input terminal (11) to be connected, the output terminal (12) to be connected to the internal circuit, and the input terminal (1
1) and an output terminal (12), and a pull-up transistor (14) for this input buffer circuit (13).
入力バッファ回路（１３）は、Ｐチャネル型電界効果ト
ランジスタ（１５）（以下、ＰＭＯＳＦＥＴ （１５）
という）と、Ｎチャネル型電界効果トランジスタ（１６
）（以下、ＮＭＯ３−ＦＥＴ（１６）という）とから構
成されている。そして、ＰＭＯＳ−ＦＥＴ （１５）の
ゲート端子（Ｇ）とＮＭＯ３−ＦＥＴ （１６）のゲー
ト端子（Ｇ）とは互いに接続されたうえ、入力端子（１
１）に接続されている。また、ＰＭＯＳ−ＦＥＴ （１
５）およびＮＭＯ３−ＦＥＴ （１６）のドレイン端子
（Ｄ）とは互いに接続されたうえ、出力端子（１２）に
接続されている。一方、ＰＭＯ５−ＦＥＴ（１５）のソ
ース端子（Ｓ）は高電位側電源（■９．）に、また、Ｎ
ＭＯ３−ＦＥＴ （１６）のソース端子（Ｓ）は低電位
側電源（ＶＧＮＤ ）にそれぞれ接続されている。The input buffer circuit (13) is a P-channel field effect transistor (15) (hereinafter referred to as PMOSFET (15)).
) and an N-channel field effect transistor (16
) (hereinafter referred to as NMO3-FET (16)). The gate terminal (G) of the PMOS-FET (15) and the gate terminal (G) of the NMO3-FET (16) are connected to each other, and the input terminal (1
1). In addition, PMOS-FET (1
5) and the drain terminal (D) of the NMO3-FET (16) are connected to each other and to the output terminal (12). On the other hand, the source terminal (S) of the PMO5-FET (15) is connected to the high potential side power supply (■9.), and the N
The source terminals (S) of the MO3-FETs (16) are each connected to the low potential side power supply (VGND).
さらに、プルアップトランジスタ四４）はＰＭＯＳ −
Ｆ ＥＴによって構成されており、そのソース端子（Ｓ
）は高電位測量ｓ（Ｖ、、）に接続される一方、ゲート
端子（Ｇ）は低電位側量ｉｌ！（■、８．）に接続され
ている。そして、そのトレイン端子（Ｄ）は、入力端子
（１１）と、人力バッファ回路（１３）を構成するＰＭ
ＯＳ−ＦＥＴ （１５）およびＮＭＯ５−ＦＥＴ （１
６）の各ゲート端子（Ｇ）とに接続されている。なお、
以下の説明では、このプルアップトランジスタ（１４）
をプルアップ用ＰＭＯＳ−ＦＥＴ （１４）と記載す次
に、この入力回路（ｌＯ）の動作について説明する。Furthermore, the pull-up transistor 44) is PMOS −
FET, whose source terminal (S
) is connected to the high potential measurement s (V, , ), while the gate terminal (G) is connected to the low potential measurement il! (■, 8.). The train terminal (D) is connected to the input terminal (11) and the PM which constitutes the manual buffer circuit (13).
OS-FET (15) and NMO5-FET (1
6) are connected to each gate terminal (G). In addition,
In the following explanation, this pull-up transistor (14)
is referred to as a pull-up PMOS-FET (14).Next, the operation of this input circuit (lO) will be explained.
入力端子（１１）に印加された信号レベル（Ｖ８）が入
力バッファ回路（１３）の遷移電圧（Ｖ７）よりも高い
とき（Ｖ＋ｓ＞Ｖ＋□）、入力バッファ回路（１３）の
ＰＭＯ５−ＦＥＴ （１５）が遮断状態となり、ＮＭＯ
３−ＦＥＴ （１６）が導通状態となる結果、出力端子
（１２）は低電位側電源（Ｖｃｓｏ ）と接続されて内
部回路に低電位レベルを伝達する。また、逆に、入力端
子（１１）に印加された信号レベル（ＶＩＭ）が入力バ
ッファ回路（１３）の遷移電圧（Ｖ Ｉ７）よりも低い
とき（ＶＩＮ＜ＶＩＴ）には、ＰＭＯＳ−ＦＥＴ （１
５）が導通状態となり、ＮＭＯ３−ＦＥＴ （１６）が
遮断状態となる結果、出力端子（１２）は高電位側電源
（■。Ｄ）と接続されて内部回路に高電位レベルを伝達
する。When the signal level (V8) applied to the input terminal (11) is higher than the transition voltage (V7) of the input buffer circuit (13) (V+s>V+□), the PMO5-FET (15) of the input buffer circuit (13) ) becomes cut off, and NMO
As a result of the 3-FET (16) becoming conductive, the output terminal (12) is connected to the low potential side power supply (Vcso) and transmits a low potential level to the internal circuit. Conversely, when the signal level (VIM) applied to the input terminal (11) is lower than the transition voltage (VI7) of the input buffer circuit (13) (VIN<VIT), the PMOS-FET (1
5) becomes conductive and the NMO3-FET (16) becomes cut off. As a result, the output terminal (12) is connected to the high potential side power supply (■.D) and transmits the high potential level to the internal circuit.
すなわち、以上説明したように、この入力バッファ回路
（１３）はインバータとして機能することになるが、こ
れに対するプルアップ用ＰＭＯＳＦＥＴ （１４）は、
そのゲート端子ＣＧ＞が低電位レベルに固定されている
ため、常に導通状態となっている。したがって、入力端
子（１１）の電位は、これに対して外部信号ラインを介
して信号を供給する信号源の出力抵抗と、プルアップ用
ＰＭＯＳ−ＦＥＴ （１４）の導通状態での抵抗（オン
抵抗）との抵抗分割によって定まることになる。That is, as explained above, this input buffer circuit (13) functions as an inverter, but the pull-up PMOSFET (14) for this input buffer circuit (13) functions as an inverter.
Since its gate terminal CG> is fixed at a low potential level, it is always in a conductive state. Therefore, the potential of the input terminal (11) is determined by the output resistance of the signal source that supplies the signal via the external signal line and the resistance (on resistance) in the conductive state of the pull-up PMOS-FET (14). ) is determined by the resistance division.
そこで、入力バッファ回路（１３）をインバータとして
正常に機能させるべく入力回路（１０）におけるハイレ
ベル入力電圧規格（ＶＩＭ）とローレベル入力電圧規格
（ＶＩＬ）とを考えた際には、外部から印加された信号
レベル（ＶＩＮ）がハイレベル入力電圧規格（ＶＩＭ）
以上の高電位レベルであるときに入力端子（１１）の電
位が入力バッファ回路（１３）の遷移電圧（Ｖａｔ）よ
りも高くなり、かつ、信号レベル（ＶＩＮ）がローレベ
ル入力電圧規格（Ｖ ＋ｔ）以下の低電位レベルである
ときに入力端子（１１）の電位が遷移電圧（Ｖ ＋’ｒ
）よりも低くなるようにプルアップ用ＰＭＯ５−ＦＥＴ
（１４）のトランジスタサイズを設計している。Therefore, when considering the high level input voltage standard (VIM) and low level input voltage standard (VIL) in the input circuit (10) in order to make the input buffer circuit (13) function normally as an inverter, it is necessary to The input signal level (VIN) is high level input voltage standard (VIM)
When the potential level of the input terminal (11) is higher than the transition voltage (Vat) of the input buffer circuit (13), and the signal level (VIN) is higher than the low level input voltage standard (V + t ), the potential of the input terminal (11) reaches the transition voltage (V +'r
) PMO5-FET for pull-up so that it is lower than
(14) The transistor size is designed.
さらに、インバータとしての入力バッファ回路（１３）
を構成しているＰＭＯＳ−ＦＥＴ （１５）およびＮＭ
Ｏ３−ＦＥＴ （１６）のトランジスタサイズは、前述
したように設計されたプルアンプ用ＰＭＯＳ−ＦＥＴ
（１４）を接続した状態で、入力回路（１０）のハイレ
ベル入力電圧規格（ＶＩＮ）およびローレベル入力電圧
規格（ＶＩＴ）を満足するように設計されている。すな
わち、入力バッファ回路（１３）の遷移電圧（ＶＩＴ）
と、入力回路（１０）のハイレベル入力電圧規格（Ｖ１
１＋）およびローレベル入力電圧規格（ＶＩＬ）との関
係は、
Ｖ Ｉｌｌ＞ Ｖ ｒｒ＞ Ｖ ＩＬ
となっている。Furthermore, an input buffer circuit (13) as an inverter
PMOS-FET (15) and NM
The transistor size of O3-FET (16) is PMOS-FET for pull amplifier designed as described above.
(14) is designed to satisfy the high level input voltage standard (VIN) and low level input voltage standard (VIT) of the input circuit (10). That is, the transition voltage (VIT) of the input buffer circuit (13)
and the high-level input voltage standard (V1) of the input circuit (10).
1+) and the low level input voltage standard (VIL) is V Ill > V rr > V IL.
ところで、外部から入力端子（１１）に信号が供給され
ずに入力端子（１１）がハイインピーダンス状態になっ
たときには、プルアンプ用ＰＭＯＳ−ＦＥＴ （１４）
が常に導通状態となっているため、入力バッファ回路（
１３）におけるＰＭＯＳ−ＦＥＴ （１５）およびＮＭ
Ｏ３−ＦＥＴ （１６）のゲート端子（Ｇ）に対してプ
ルアンプ用ＰＭＯＳ−ＦＥＴ （１４）を介して高電位
レベルが供給される結果、ＰＭＯＳ−ＦＥＴ （１り）
が遮断状態となり、ＮＭＯ３−ＦＥＴ （１６）が導通
状態となって出力端子（１２）は内部回路に低電位レベ
ルを伝達する。By the way, when the input terminal (11) is in a high impedance state because no signal is supplied to the input terminal (11) from the outside, the pull amplifier PMOS-FET (14)
is always conductive, so the input buffer circuit (
PMOS-FET (15) and NM in 13)
As a result of a high potential level being supplied to the gate terminal (G) of O3-FET (16) via the pull amplifier PMOS-FET (14), the PMOS-FET (1)
is cut off, NMO3-FET (16) becomes conductive, and the output terminal (12) transmits a low potential level to the internal circuit.
ところで、もし、このプルアップ用ＰＭＯＳＦＥＴ （
１４）がないとすると、入力端子（１１）がハイインピ
ーダンス状態になったときに、入力バッファ回路（１３
）におけるＰＭＯＳ−ＦＥＴ（１５）およびＮＭＯ３−
ＦＥＴ （１６）がともに導通状態となり、これら両Ｆ
ＥＴ （１５）。By the way, if this pull-up PMOSFET (
14), when the input terminal (11) enters a high impedance state, the input buffer circuit (13)
) in PMOS-FET (15) and NMO3-
Both FETs (16) become conductive, and both FETs (16) become conductive.
ET (15).
（１６）に多大な貫通電流が流れて両ＦＥＴ （１５）
、 （１６）が破壊されてしまう恐れがある。(16) A large through current flows through both FETs (15)
, (16) may be destroyed.
つまり、このプルアンプ用ＰＭＯＳ−ＦＥＴ （１４）
は、ハイインピーダンス状態のときに、入力端子（１１
）の電位を強制的に高電位レベルとすることにより、Ｎ
ＭＯ３−ＦＥＴ （１６）を導通状態とする一方、ＰＭ
Ｏ５−ＦＥＴ （１５）を遮断状態とすることによって
貫通電流を防止しているのである。In other words, this PMOS-FET for pull amplifier (14)
is in a high impedance state, the input terminal (11
) by forcing the potential of N to a high potential level.
While MO3-FET (16) is in conduction state, PM
By cutting off the O5-FET (15), through current is prevented.
〈発明が解決しようとする課題〉
ところが、前記従来のプルアップ用ＰＭＯ５ＦＥＴ （
１４）を内蔵した入力回路（１０）においては、外部か
ら入力端子（１１）に印加された信号レベル（ＶＩＮ）
が入力回路（１０）のローレベル入力電圧規格（ＶＩＬ
） 、すなわち、入力バッファ回路（１３）の遷移電圧
（Ｖ、ア）よりも低電位レベルであると、プルアンプ用
ＰＭＯ５−ＦＥＴ（１４）を介して高電位側電源（■。<Problem to be solved by the invention> However, the conventional pull-up PMO5FET (
14), the signal level (VIN) applied to the input terminal (11) from the outside
is the input circuit (10) low level input voltage standard (VIL
), that is, when the potential level is lower than the transition voltage (V, A) of the input buffer circuit (13), the high potential side power supply (■) is applied via the pull amplifier PMO5-FET (14).
、）から入力端子（１１）へ定常的な電流が流れてしま
うという不都合があった。, ) to the input terminal (11).
本発明は、このような不都合を解消すべく創案されたも
のであって、入力端子に印加された信号レベルが入力回
路のローレベル入力電圧規格よりも低電位レベルであっ
た場合にはプルアンプ用ＰＭＯＳ−ＦＥＴを遮断状態と
し、このプルアンプ用ＰＭＯＳ−ＦＥＴを介して定常的
な電流が流れることを有効に防止することが可能な入力
回路の提供を目的としている。The present invention was devised to eliminate such inconveniences, and when the signal level applied to the input terminal is lower than the low-level input voltage standard of the input circuit, the pull amplifier The object of the present invention is to provide an input circuit that can effectively prevent a steady current from flowing through the pull amplifier PMOS-FET by turning off the PMOS-FET.
〈課題を解決するための手段〉
この発明に係る入力回路は、入力端子と出力端子との間
に介挿された入力バッファ回路と、この入力バッファ回
路の入力側と高電位側ｉｔ源との間に接続されたプルア
ンプ用ＰＭＯＳ−ＦＥＴと、前記入力端子と前記プルア
ップ用ＰＭＯＳ−ＦＥＴのゲート端子との間に接続され
た論理反転回路とを備えるとともに、この論理反転回路
の遷移電圧を前記入力バッファ回路の遷移電圧よりも低
く設定したことを特徴とするものである。<Means for Solving the Problems> An input circuit according to the present invention includes an input buffer circuit inserted between an input terminal and an output terminal, and a connection between the input side of the input buffer circuit and a high potential side IT source. and a logic inversion circuit connected between the input terminal and the gate terminal of the pull-up PMOS-FET. It is characterized in that it is set lower than the transition voltage of the input buffer circuit.
〈作用〉
上記構成によれば、入力端子に印加された信号レベルの
方が入力回路のローレベル入力電圧規格よりも低いとき
、この印加された信号レベルは当然に論理反転回路の遷
移電圧よりも低くなるので、この論理反転回路からプル
アンプ用ＰＭＯＳ−ＦＥＴのゲート端子に供給される電
位は高電位レベルとなり、このプルアンプ用ＰＭＯＳ−
ＦＥＴは遮断状態となる。そこで、このプルアンプ用Ｐ
ＭＯＳ−ＦＥＴを介して高電位側電源から入力端子へ定
常的な電流が流れることはなくなる。<Operation> According to the above configuration, when the signal level applied to the input terminal is lower than the low-level input voltage standard of the input circuit, the applied signal level is naturally lower than the transition voltage of the logic inversion circuit. Therefore, the potential supplied from this logic inversion circuit to the gate terminal of the PMOS-FET for pull amplifier becomes a high potential level, and the potential of this PMOS-FET for pull amplifier becomes low.
The FET is in a cut-off state. Therefore, this P for pull amplifier
A steady current no longer flows from the high potential side power supply to the input terminal via the MOS-FET.
〈実施例〉
以下、この発明の実施例を図面に基づいて詳細に説明す
る。<Example> Hereinafter, an example of the present invention will be described in detail based on the drawings.
第１図は、本発明の一実施例に係る入力回路の回路図を
示している。FIG. 1 shows a circuit diagram of an input circuit according to an embodiment of the present invention.
第１図における符号（１）は外部信号ラインと集積回路
における内部回路（いずれも図示していない）との間に
構成された入力回路、（１１）は入力回路（１）が外部
信号ラインに接続される入力端子、（１２）は入力回路
（１）が内部回路に接続される出力端子、（１３）は入
力端子（１１）と出力端子（１２）との間に介挿された
入力バッファ回路である。そして、この入力バッファ回
路（１３）は、ＰＭＯＳ−ＦＥＴ （１５）とＮＭＯ３
−ＦＥＴ （１６）とから構成されており、インバータ
機能をもつものとなっている。なお、この入力バッファ
回路（１３）の回路構成は第２図で説明した従来例と同
様であるので、ここでは同一符号を付すにとどめ、その
説明は省略する。In Fig. 1, the symbol (1) is an input circuit configured between an external signal line and an internal circuit (none of which is shown) in the integrated circuit, and (11) is an input circuit configured between the input circuit (1) and the external signal line. The input terminal to be connected, (12) is the output terminal to which the input circuit (1) is connected to the internal circuit, and (13) is the input buffer inserted between the input terminal (11) and the output terminal (12). It is a circuit. This input buffer circuit (13) consists of a PMOS-FET (15) and an NMO3
-FET (16), and has an inverter function. The circuit configuration of this input buffer circuit (13) is the same as that of the conventional example explained in FIG. 2, so the same reference numerals are given here and the explanation thereof will be omitted.
図中の符号（Ｉ４）はプルアップ用ＰＭＯＳＦＥＴであ
り、そのソース端子（Ｓ）は高電位側電源（■。、）に
接続されるとともに、そのドレイン端子（Ｄ）は入力端
子（１１）および大カバソファ回路（１３）を構成する
ＰＭＯ５ＦＥＴ（１５）とＮＭＯ３−ＦＥＴ （１６）
との各ゲート端子（Ｇ）にそれぞれ接続されている。そ
して、従来例におけるプルアップ用ＰＭＯＳ−ＦＥＴ（
１４）のゲート端子（Ｇ）は低電位側電＃（■ＧＮＤ
）に接続されていたが、本実施例におけるプルアップ用
ＰＭＯＳ−ＦＥＴ （１４）のゲート端子（Ｇ）は論理
反転回路（２）の出力端子に接続されている。The symbol (I4) in the figure is a pull-up PMOSFET, whose source terminal (S) is connected to the high potential side power supply (■.,), and whose drain terminal (D) is connected to the input terminal (11) and PMO5FET (15) and NMO3-FET (16) forming the large cover sofa circuit (13)
are connected to each gate terminal (G) of the gate terminal (G). And, in the conventional example, the pull-up PMOS-FET (
The gate terminal (G) of 14) is connected to the low potential side voltage # (■GND
), but the gate terminal (G) of the pull-up PMOS-FET (14) in this embodiment is connected to the output terminal of the logic inversion circuit (2).
また、この論理反転回路（２）の入力端子は入力回路（
１）の入力端子（１１）に接続されており、その遷移電
圧（ＶＲア）は、入力回路（１）のハイレベル入力電圧
規格（Ｖ１１＋）および入力バッファ回路（１３）の遷
移電圧（Ｖａｔ）よりも低く、かつ、入力回路（１）の
ローレベル入力電圧規格（Ｖ ＩＬ）よりも高く設定さ
れている。すなわち、ＶＩＮ＞Ｖｉ丁〉■貢Ｔ＞ＶＩＬ
となっている。In addition, the input terminal of this logic inversion circuit (2) is connected to the input circuit (
1), and its transition voltage (VRA) is connected to the input terminal (11) of the input circuit (1) and the transition voltage (Vat) of the input buffer circuit (13). and higher than the low-level input voltage standard (VIL) of the input circuit (1). In other words, VIN>Vi ding>■T>VIL.
ところで、一般的に、ＰＭＯＳ−ＦＥＴとＮＭＯ３−Ｆ
ＥＴとからなるＣＭＯ５構造のインバータの遷移電圧は
、次の式で概略値を得ることができる。By the way, in general, PMOS-FET and NMO3-F
The approximate value of the transition voltage of an inverter with a CMO5 structure consisting of ET can be obtained using the following equation.
１＋に Ｉ８ に２＝ β。to 1+ I8 2 = β.
この式で、それぞれの記号の意味は、
ＶＴＭ：インバータの遷移電圧
■、。：高電位側電源レベル
ＶＴＨＰ ： ＰＭＯＳ−ＦＥＴの闇値電圧ＶｙＨＨ
： ＮＭＯＳ −Ｆ ＥＴの閾値電圧Ｋ ： ＰＭＯＳ
−ＦＥＴとＮＭＯ３−ＦＥＴのコンダクタンス比
βＰ ：ＰＭＯ５ＦＥＴのコンダクタンスβＨ：ＮＭ
Ｏ５ＦＥＴのコンダクタンスなお、このとき、各電圧に
ついては、低電位側を源レベルを基準にしている。In this formula, the meaning of each symbol is: VTM: Inverter transition voltage. : High potential side power supply level VTHP : Dark value voltage VyHH of PMOS-FET
: NMOS-FET threshold voltage K : PMOS
-Conductance ratio βP of FET and NMO3-FET: Conductance βH of PMO5FET: NM
Conductance of O5FET At this time, for each voltage, the low potential side is based on the source level.
そして、コンダクタンスβ２．Ｉ８は、それぞれのＭＯ
Ｓ−ＦＥＴのゲート幅をＷ、ゲート長をＬとすると、Ｗ
／Ｌにほぼ比例している。したがって、ＰＭＯＳ−ＦＥ
Ｔ （１５）、ＮＭＯ３−ＦＥＴ（１６）のトランジス
タサイズ（ゲート幅、ゲート長）を適当に設計してイン
バータとなる大カバソファ回路（１３）を構成すること
により、この人カバソファ回路（１３）の遷移電圧を制
御することが可能となる。And conductance β2. I8 is each MO
If the gate width of S-FET is W and the gate length is L, then W
/L. Therefore, PMOS-FE
By appropriately designing the transistor size (gate width, gate length) of NMO3-FET (15) and NMO3-FET (16) to configure a large cover sofa circuit (13) that will serve as an inverter, this person can create a large cover sofa circuit (13). It becomes possible to control the transition voltage.
軌−立
次に、本実施例に係る入力回路（１）の動作について説
明する。Next, the operation of the input circuit (1) according to this embodiment will be explained.
まず、入力端子（１１）に対して外部から信号が印加さ
れている場合の動作を説明する。First, the operation when a signal is applied to the input terminal (11) from the outside will be described.
入力端子（１１）に印加された信号レベル（ＶＩＮ）が
入力回路（１）のハイレベル入力電圧規格（Ｖ１１＋）
よりも高く、したがって、その信号レベル（ＶＩＮ）が
入力バッフ１回路（１３）の遷移電圧（ＶＩＬ）よりも
高いとき、入力バッファ回路（１３）におけるＰＭＯＳ
−ＦＥＴ （１５）が遮断状態となり、ＮＭＯ３−ＦＥ
Ｔ （１６）が導通状態となる。そこで、出力端子（１
２）は低電位側電１ｆｆ（ｖｃｎ。）に接続されること
になり、内部回路に対しては低電位レベルを伝達する。The signal level (VIN) applied to the input terminal (11) is the high level input voltage standard (V11+) of the input circuit (1)
PMOS in the input buffer circuit (13) when its signal level (VIN) is higher than the transition voltage (VIL) of the input buffer circuit (13).
-FET (15) is cut off, and NMO3-FE
T (16) becomes conductive. Therefore, the output terminal (1
2) is connected to the low potential side voltage 1ff (vcn.), and transmits a low potential level to the internal circuit.
なお、この動作は従来例と同様である。Note that this operation is similar to the conventional example.
そして、この際には、入力端子（１１）に印加された信
号レベル（ＶＩＮ）が論理反転回路（２）の遷移電圧（
Ｖｏ）よりも高いので、この論理反転回路（２）からプ
ルアップ用ＰＭＯＳ−ＦＥＴ（１４）のゲート端子（Ｇ
）に供給される電位は低電位レベルとなり、プルアップ
用ＰＭＯＳ−ＦＥＴ （１４）は導通状態となる。At this time, the signal level (VIN) applied to the input terminal (11) is the transition voltage (
Vo), the logic inversion circuit (2) connects the gate terminal (G
) becomes a low potential level, and the pull-up PMOS-FET (14) becomes conductive.
また、上記の場合とは逆に、入力端子（１１）に印加さ
れた信号レベル（ＶＩＮ）が入力回路（１）のローレベ
ル入力電圧規格（ＶＩＬ）よりも低く、したがって、そ
の信号レベル（ＶＩＮ）が入力バッファ回路（１３）の
遷移電圧（Ｖａｔ）よりも低いときには、入力バッファ
回路（１３）における１ＭＯ３−ＦＥＴ （１５）が導
通状態となり、ＮＭＯ５−ＦＥＴ （１６）が遮断状態
となる。そこで、出力端子（Ｉ２）は高電位側電源（ｖ
ａｎ）に接続され、内部回路に対して高電位レベルを
伝達する。Also, contrary to the above case, the signal level (VIN) applied to the input terminal (11) is lower than the low level input voltage standard (VIL) of the input circuit (1), and therefore the signal level (VIN ) is lower than the transition voltage (Vat) of the input buffer circuit (13), the 1MO3-FET (15) in the input buffer circuit (13) becomes conductive and the NMO5-FET (16) becomes cut off. Therefore, the output terminal (I2) is connected to the high potential side power supply (v
an) and transmits a high potential level to the internal circuitry.
なお、この動作も従来例と同様である。Note that this operation is also similar to the conventional example.
そして、このとき、入力端子（１１）に印加された信号
レベル（ＶＩＮ）が論理反転回路（２）の遷移電圧（Ｖ
ＩＴ）よりも低いので、この論理反転回路（２）から
プル７７ブ用ＰＭＯＳ−ＦＥＴ（］４）のゲート端子Ｃ
Ｇ＞に供給される電位は高電位レベルとなり、プルアン
プ用ＰＭＯ５−ＦＥＴ（１４）は遮断状態となる。した
がって、このプルアップ用ＰＭＯ５−ＦＥＴ （１４）
が遮断状態となる結果、これを介して高電位側電源（Ｖ
Ｄｌｌ）から入力端子（１１）へ電流が流れることは、
有効に阻止されることになる。At this time, the signal level (VIN) applied to the input terminal (11) is the transition voltage (VIN) of the logic inversion circuit (2).
Since it is lower than the logic inverting circuit (2), the gate terminal C of the PMOS-FET (]4) for pull 77 is lower than the logic inversion circuit (2).
The potential supplied to G> becomes a high potential level, and the pull amplifier PMO5-FET (14) enters a cut-off state. Therefore, this pull-up PMO5-FET (14)
As a result, the high potential side power supply (V
The current flowing from Dll) to the input terminal (11) means that
will be effectively prevented.
次に、外部から入力端子（１１）に信号が供給されなく
なり、入力端子（１１）がハイインピーダンス状態にな
った場合の動作について説明する。Next, the operation when no signal is supplied from the outside to the input terminal (11) and the input terminal (11) enters a high impedance state will be described.
入力端子（１１）に印加された信号レベル（ＶＩＮ）が
ハイレベル入力電圧規格（■、）よりも高い状態（この
状態における出力端子（１２）の電位は低電位レベルで
ある）からハイインピーダンス状態になると、論理反転
回路（２）は、その出力を直前の低電位レベルに保ち、
プルアップ用ＰＭＯＳ−ＦＥＴ （１４）の導通状態を
そのまま維持することとなる。From a state where the signal level (VIN) applied to the input terminal (11) is higher than the high-level input voltage standard (■, ) (the potential of the output terminal (12) in this state is a low potential level) to a high-impedance state , the logic inversion circuit (2) keeps its output at the previous low potential level,
The conduction state of the pull-up PMOS-FET (14) is maintained as it is.
すなわち、入力端子（１１）はプルアップ用ＰＭＯＳ−
ＦＥＴ （１４）を介して高電位側電源（Ｖｏ）に接続
されるため、入力バンファ回路（１３）における１ＭＯ
３−ＦＥＴ （１５）およびＮＭＯ３−ＦＥＴ （１６
）のゲート端子（Ｇ）に対しては引き続き高電位レベル
が供給され、２ＭＯ５−ＦＥＴ （１５）の遮断状態お
よびＮＭＯ３−ＦＥＴ （１６）の導通状態が維持され
る。そこで、出力端子（１２）から内部回路へ伝達され
る電位は、ハイインピーダンス状態になる前と同じ低電
位レベルのままで維持されることになる。In other words, the input terminal (11) is a pull-up PMOS-
Since it is connected to the high potential side power supply (Vo) via the FET (14), 1 MO in the input bumper circuit (13)
3-FET (15) and NMO3-FET (16
) continues to be supplied with a high potential level to the gate terminal (G) of 2MO5-FET (15) and maintains conduction of NMO3-FET (16). Therefore, the potential transmitted from the output terminal (12) to the internal circuit is maintained at the same low potential level as before entering the high impedance state.
また、前記の場合とは逆に、入力端子（１１）に印加さ
れた信号レベル（ＶＩＮ）がローレベル入力電圧規格（
ＶＩＬ）よりも低い状態（この状態における出力端子（
１２）の電位は高電位レベルである）からハイインピー
ダンス状態になると、入力端子（１１）の電位レベルが
論理反転回路（２）の遷移電圧（ＶＩＩＴ）を超える状
態となるまでは、低電位レベルと判定される。そして、
この入力端子（１１）の電位レベルが論理反転回路（２
）の遷移電圧（ＶＩＩｔ）を超える状態に至ると、論理
反転回路（２）の出力が低電位レベルとなり、プルアン
プ用ＰＭＯＳ−ＦＥＴ （１４）が遮断状態から導通状
態となる結果、入力端子（１１）の電位レベルが高電位
レベルとなる。Also, contrary to the above case, the signal level (VIN) applied to the input terminal (11) is set to the low level input voltage standard (
VIL) is lower than the state (output terminal (in this state)
12) goes from a high potential level) to a high impedance state, it remains at a low potential level until the potential level of the input terminal (11) exceeds the transition voltage (VIIT) of the logic inversion circuit (2). It is determined that and,
The potential level of this input terminal (11) is determined by the logic inversion circuit (2
), the output of the logic inversion circuit (2) becomes a low potential level, and the pull amplifier PMOS-FET (14) changes from the cut-off state to the conduction state, and as a result, the input terminal (11 ) becomes the high potential level.
そして、−ｉ的に、ＣＭＯ３構造のインバータの貫通電
流はその遷移電圧付近で最大となるため、上記のように
、インバータとなる入力バッファ回路（１３）の遷移電
圧（Ｖ ＩＴ）よりも低い遷移電圧（ＶＩＴ）を有する
論理反転回路（２）およびプルアンプ用ＰＭＯＳ−ＦＥ
Ｔ （１４）によって入力端子（１１）の電圧を高電位
レベルに設定することにより、入力バッファ回路（１３
）の貫通電流を防止するという当初の目的も達成される
。すなわち、ＮＭＯ３−ＦＥＴ （１６）が導通状態の
ときに１ＭＯ３−ＦＥＴ （１５）が遮断状態となるこ
とから、両ＦＥＴ （１５）、 （１６）に貫通ｉ流
が流れることを防止するという本来の機能も発揮される
ことになる。In terms of -i, the through current of the CMO3 structure inverter is maximum near its transition voltage, so as mentioned above, the transition voltage is lower than the transition voltage (V IT) of the input buffer circuit (13) which becomes the inverter. Logic inversion circuit (2) with voltage (VIT) and PMOS-FE for pull amplifier
By setting the voltage of the input terminal (11) to a high potential level by T (14), the input buffer circuit (13
) is also achieved. In other words, since the 1MO3-FET (15) is in the cutoff state when the NMO3-FET (16) is in the conductive state, the original purpose of preventing the through current from flowing through both FETs (15) and (16) is Function will also be demonstrated.
〈発明の効果〉
以上説明したように、この発明によれば、入力端子とプ
ルアップ用ＰＭＯＳ−ＦＥＴのゲート端子との間に入力
バッファ回路の遷移電圧よりも低く、入力回路のローレ
ベル入力端子規格よりも高い遷移電圧を有する論理反転
回路を接続しているので、入力端子に印加された信号レ
ベルの方が入力回路のローレベル入力電圧規格よりも低
い場合には、この印加された信号レベルが当然に論理反
転回路の遷移電圧よりも低くなる。したがって、この論
理反転回路からプルアップ用ＰＭＯＳ−ＦＥＴのゲート
端子に供給される電位が高電位レベルとなり、このプル
アンプ用ＰＭＯＳ−ＦＥＴが遮断状態となる。その結果
、このプルアップ用ＰＭＯＳ−ＦＥＴを介して高電位側
電源から入力端子へ定常的な電流が流れることを有効に
阻止することができるという優れた効果が得られる。<Effects of the Invention> As explained above, according to the present invention, the transition voltage between the input terminal and the gate terminal of the pull-up PMOS-FET is lower than the transition voltage of the input buffer circuit, and the low-level input terminal of the input circuit Since a logic inversion circuit with a transition voltage higher than the standard is connected, if the signal level applied to the input terminal is lower than the low level input voltage standard of the input circuit, the applied signal level is naturally lower than the transition voltage of the logic inversion circuit. Therefore, the potential supplied from this logic inversion circuit to the gate terminal of the pull-up PMOS-FET becomes a high potential level, and this pull-amp PMOS-FET becomes cut off. As a result, an excellent effect can be obtained in that a steady current can be effectively prevented from flowing from the high-potential side power source to the input terminal via this pull-up PMOS-FET.
第１図は本発明の一実施例に係る入力回路の回路図であ
り、第２図は従来例に係る入力回路の回路図である。
図における符号（１）は入力回路、（２）は論理反転回
路、（１１）は入力端子、（１２）は出力端子、（１３
）は入力ハフファ回路、（１４）はプルアップ用ＰＭＯ
５−ＦＥＴ、 （ｖ ｎ。）は高電位側ＭＢ、（ＶＧＮ
Ｄ ）は低電位側電源、（ＶＩＴ）は入力バッファ回路
の遷移電圧、（Ｖ ＋１）は入力回路のハイレベル入力
電圧規格、（Ｖａｔ）は入力回路のローレベル入力電圧
規格、（Ｖ、□）は論理反転回路の遷移電圧である。
なお、図中の同一符号は、同一もしくは相当する部分を
示している。
第
図FIG. 1 is a circuit diagram of an input circuit according to an embodiment of the present invention, and FIG. 2 is a circuit diagram of an input circuit according to a conventional example. In the figure, (1) is an input circuit, (2) is a logic inversion circuit, (11) is an input terminal, (12) is an output terminal, and (13) is an input terminal.
) is the input Huffer circuit, (14) is the pull-up PMO
5-FET, (v n.) is the high potential side MB, (VGN
D ) is the low-potential side power supply, (VIT) is the transition voltage of the input buffer circuit, (V +1) is the high-level input voltage standard of the input circuit, (Vat) is the low-level input voltage standard of the input circuit, (V, □ ) is the transition voltage of the logic inversion circuit. Note that the same reference numerals in the figures indicate the same or corresponding parts. Diagram
Claims (1)
ファ回路と、この入力バッファ回路の入力側と高電位側
電源との間に接続されたＰチャネル型電界効果トランジ
スタ（以下、プルアップ用ＰＭＯＳ−ＦＥＴという）と
、前記入力端子と前記プルアップ用ＰＭＯＳ−ＦＥＴの
ゲート端子との間に接続された論理反転回路とを備える
とともに、この論理反転回路の遷移電圧を前記入力バッ
ファ回路の遷移電圧よりも低く設定したことを特徴とす
る入力回路。(1) An input buffer circuit inserted between the input terminal and the output terminal, and a P-channel field-effect transistor (hereinafter referred to as a pull-out transistor) connected between the input side of this input buffer circuit and the high-potential side power supply. a logic inversion circuit connected between the input terminal and the gate terminal of the pull-up PMOS-FET, and a transition voltage of the logic inversion circuit is transferred to the input buffer circuit. An input circuit characterized in that the transition voltage is set lower than the transition voltage of the input circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026816A JPH03230612A (en) | 1990-02-05 | 1990-02-05 | Input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026816A JPH03230612A (en) | 1990-02-05 | 1990-02-05 | Input circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230612A true JPH03230612A (en) | 1991-10-14 |
Family
ID=12203807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026816A Pending JPH03230612A (en) | 1990-02-05 | 1990-02-05 | Input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230612A (en) |
-
1990
- 1990-02-05 JP JP2026816A patent/JPH03230612A/en active Pending
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