JPH03225836A - Bipolar-type semiconductor integrated circuit device - Google Patents
Bipolar-type semiconductor integrated circuit deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ型半導体集積回路装置に関し、特に
ギガヘルツ以上の高周波で動作する半導体集積回路装置
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a bipolar semiconductor integrated circuit device, and particularly to a semiconductor integrated circuit device that operates at a high frequency of gigahertz or higher.
従来のバイポーラ型半導体集積回路装置は、第３図（同
図はＮＰＮを示している）に示すように低濃度のＰ型サ
ブストレート３−１の上にコレクター領域を形成するた
めのエピタキシャル領域３−３と高濃度のＮ型領域３−
２、ベース領域を形成するための高濃度のＰ型頭域３−
４、エミッター領域を形成するための高濃度のＮ型領域
３−１１、素子分離のための酸化膜（Ｓ ｉ ０２）
３−６、コレクターを表面に引き上げるための高濃度の
Ｎ型領域３−５、及びコレクター電極３−９、ベース電
極３−７、エミッター電極３−８、素子間配線用の導電
体３−１０から構成されていた。代表的な各部の不純物
プロファイルを第４図に示す。（出典超高速バイポーラ
デバイス ｐ、４６ 図２゜２６（ａ））この構成のサ
ブストレートの不純物濃度は、サブストレートの抵抗率
が１０Ω−２００Ω程度になるように設定されていた。A conventional bipolar semiconductor integrated circuit device has an epitaxial region 3 for forming a collector region on a lightly doped P-type substrate 3-1, as shown in FIG. 3 (the figure shows an NPN). -3 and high concentration N-type region 3-
2. Highly concentrated P-type head region to form the base region 3-
4. High concentration N-type region 3-11 for forming an emitter region, oxide film for element isolation (S i 02)
3-6, high concentration N-type region 3-5 for raising the collector to the surface, collector electrode 3-9, base electrode 3-7, emitter electrode 3-8, conductor 3-10 for inter-element wiring It was composed of. FIG. 4 shows typical impurity profiles in each part. (Source: Ultra High Speed Bipolar Device, p. 46, Fig. 2゜26(a)) The impurity concentration of the substrate of this configuration was set so that the resistivity of the substrate was approximately 10Ω to 200Ω.
この理由はいろいろある。例えば、サブストレートの不
純物濃度が低いと空乏層の広がりが大きくなり素子間の
コレクター耐圧が低くなる。そのためにサブストレート
の濃度をある程度高くして耐圧を高くしている。There are many reasons for this. For example, when the impurity concentration of the substrate is low, the depletion layer expands and the collector breakdown voltage between elements becomes low. For this purpose, the concentration of the substrate is increased to some extent to increase the withstand voltage.
サブストレートに電流が流れるような回路では、当然抵
抗を低くする必要があるからサブストレートの抵抗率を
下げていた。In circuits where current flows through the substrate, it is necessary to lower the resistance, so the resistivity of the substrate was lowered.
不純物濃度と抵抗率の関係は、よく知られており（例え
は、ＳＮ４．Ｓｚｅ ａｎｄ Ｊ、Ｃ，Ｉｒｖｉｎ、”
Ｒｅ５ｉｓｔｉｖｉｔｙ、Ｍｏｂｔｙ、ａｎｄ Ｉｍｐ
ｕｒｉｔｙ Ｌｅｖｅｌｓ ｉｎ ＧａＡｓ、Ｇｅ、ａ
ｎｄ Ｓｉ ａｔ ３００’に、”５ｏ−ｄ ５ｔａｔ
ｅ Ｅｌｅｃｔｒｏｎ、、１１．５９９（１９６８））
１０Ω程度の抵抗率にするために不純物濃度を１０
”−１０”程度にしていた。The relationship between impurity concentration and resistivity is well known (for example, SN4. Sze and J, C. Irvin, "
Re5istivity, Mobty, and Imp
Uity Levels in GaAs, Ge, a
nd Si at 300', "5o-d 5tat
e Electron, 11.599 (1968))
In order to obtain a resistivity of about 10Ω, the impurity concentration was reduced to 10Ω.
I set it to about "-10".
最近バイポーラ素子の性能が向上したことにより、従来
は扱えなかったキカヘルツ帯の信号処理も可能になって
きた。しかし、従来の構造のバイポーラ素子を用いてＭ
ＭＩＣを構成する場合問題かある。ＭＭＩＣでは、イン
ピーダンスのマツチングをとるためにマイクロストリ、
ブラインを集積回路上に構成する。ソリコン上のマイク
ロストリップラインは、第５図のようになる。同図にお
いて、５−１はＰまたはＮ型のザフス）・レート、５−
２はＳｉＯ２，５−３は配線用の導電体であり５−１の
下部にクランドプレーンを設ける。その等何回路を第６
図に示す。同図で、６−１はＳｉＯ□の容量成分、６−
２はサブストレートの容量成分、６−３はサブストレー
トの抵抗成分である。Recent improvements in the performance of bipolar devices have made it possible to process signals in the kilohertz band, which was previously impossible. However, M
There is a problem when configuring the MIC. In MMIC, microstripes are used for impedance matching.
Configuring the brine on the integrated circuit. The microstrip line on the solicon is as shown in Figure 5. In the same figure, 5-1 is a P or N type Zaphus) rate, 5-
2 is SiO2, 5-3 is a conductor for wiring, and a ground plane is provided below 5-1. What circuit is the 6th one?
As shown in the figure. In the same figure, 6-1 is the capacitance component of SiO□, 6-
2 is a capacitance component of the substrate, and 6-3 is a resistance component of the substrate.
このときマイクロストリップラインを構成するための誘
電体の抵抗率が低いとマイクロストリップラインの損失
が大きくなる。この場合サブストレートがマイクロスト
リップラインの誘電体となる。抵抗率と損失の関係も報
告されており（Ｊ、Ｄ、Ｗｅｌｃｈ ａｎｄ Ｈ，Ｊ、
Ｐｒａｔｔ、”Ｌｏｓｓｅｓ Ｉｎ Ｍｉｃｒｏｓｔｒ
ｉｐＴｒａｎｓｍｉｓｓｉｏｎ Ｓｙｓｔｅｍｓ Ｆｏ
ｒ Ｉｎｔｅｇｒａｔｅｄ ＭｉｃｒｏｗａｖｅＣｉ
ｒｃｕｉｔｓ、”ＮＥＲＥＭ Ｒｅｃ、Ｖｏｌ、８ ｐ
ｐｌｏｏ−１０１，（１９６６） Ｍ、Ｖ、５ｃｈ−ｎ
ｅｉｄｅｒ、”Ｄｉｅｌｅｃｒｉｃ Ｌｏｓｓ Ｉｎ
Ｉｎｔｅｇｒａｔｅｄ Ｍｉｃｒｏｗａｖｅ Ｃ１ｒｃ
ｕｉｔ−ｓ、”Ｂｅ１ｌ ５ｙｓｔ、Ｔｅｃｈ、Ｊ、４
８ Ｎｏ、７ ｐｐ２３２５−２３３２（Ｓｅｐｔｅｍ
ｂｅｒ１９６９））以下の式で計算できる。At this time, if the resistivity of the dielectric material for forming the microstrip line is low, the loss of the microstrip line becomes large. In this case, the substrate becomes the dielectric of the microstrip line. The relationship between resistivity and loss has also been reported (J, D, Welch and H, J,
Pratt, “Losses In Microstr.
ipTransmission Systems Fo
r Integrated Microwave Ci
rcuits,”NEREM Rec, Vol, 8 p.
ploo-101, (1966) M, V, 5ch-n
eider, “Dielecric Loss In
Integrated Microwave C1rc
uit-s, “Be1l 5yst, Tech, J, 4
8 No, 7 pp2325-2332 (Septem
ber1969)) It can be calculated using the following formula.
ここで、σがサブストレートの抵抗率である。Here, σ is the resistivity of the substrate.
従来の１０Ω−ｃｍ程度の抵抗率のサブストレートでマ
イクロストリップラインを構成するとその損失は数１０
６Ｂ／ｃｍにも達し実用上問題がある。When a microstrip line is constructed using a conventional substrate with a resistivity of about 10 Ω-cm, the loss is several tens of Ω.
It reaches as high as 6B/cm, which poses a practical problem.
本発明のバイポーラ型半導体は、サブストレートの抵抗
率か１００Ω−ｃｍ以上あるという特徴を有する。The bipolar semiconductor of the present invention is characterized in that the resistivity of the substrate is 100 Ω-cm or more.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第１の実施例である。同図で１−１は
その抵抗率が１００Ω−ｃｍ以上のＰ型頭域、■−２は
コレクターを構成する高濃度のＮ型領域、１−３はＮ型
のエピタキシャル領域、１−４はベースを構成する高濃
度のＰ型頭域、１−５は１−２のコレクター領域を半導
体表面に引き上げるための高濃度のＮ型領域、１−１１
はエミッターを構成するための高濃度のＮ型領域、１−
６は素子分離のためのＳｉＯ２，１−７はベース電極、
１−８はエミッター電極、ｌ−９はコレクター電極、１
−１０は配線用の導電体である。FIG. 1 shows a first embodiment of the invention. In the figure, 1-1 is a P-type head region with a resistivity of 100 Ω-cm or more, ■-2 is a high concentration N-type region constituting the collector, 1-3 is an N-type epitaxial region, and 1-4 is a Highly doped P-type head region constituting the base, 1-5 is a highly doped N-type region for raising the collector region of 1-2 to the semiconductor surface, 1-11
is a highly concentrated N-type region for forming an emitter, 1-
6 is SiO2 for element isolation, 1-7 is a base electrode,
1-8 is an emitter electrode, l-9 is a collector electrode, 1
-10 is a conductor for wiring.
■−１０の配線用の導電体はその特性インビタンスがサ
ブストレートの厚さ、誘電率から決マる所望の値になる
ようにその幅、厚さか決められている。(2) The width and thickness of the -10 wiring conductor are determined so that its characteristic impedance has a desired value determined by the thickness and dielectric constant of the substrate.
この実施例では、マイクロストリップラインの誘電体と
なるサブストレート全体が、低濃度のＰ型半導体になっ
ている。当然１−１、ｌ−２間に逆バイアスを印加して
使用するが、空乏層の広がりは大きく素子間の耐圧は低
下する。しかし、ＭＭＩＣを構成するときは、その集積
度は低くまた、素子間はインピータンスマッチンク回路
が挿入されるのが一般的であるからあまり問題にはなら
ない。In this embodiment, the entire substrate serving as the dielectric of the microstrip line is a lightly doped P-type semiconductor. Naturally, a reverse bias is applied between 1-1 and 1-2 for use, but the depletion layer expands and the withstand voltage between the elements decreases. However, when configuring an MMIC, the degree of integration is low and impedance matching circuits are generally inserted between elements, so this does not pose much of a problem.
サブストレートの抵抗率を１００Ω−ｃＩＴ１以上にす
ることにより、この上に構成したマイクロストリップラ
インの損失は数ｄ Ｂ ／ ｃｍ以下にすることができ
る。この値は実用上問題にならない値である。By setting the resistivity of the substrate to 100 Ω-cIT1 or more, the loss of the microstrip line constructed thereon can be reduced to several dB/cm or less. This value does not pose a problem in practice.
第１の実施例では、動作上サブストレートに電流が流れ
ないことが必要である。In the first embodiment, operation requires that no current flow through the substrate.
次に本発明の第２の実施例について図面を用いて説明す
る。Next, a second embodiment of the present invention will be described using the drawings.
第２図が本発明の第２の実施例である。同図で、２−１
はその抵抗率が１００Ω−ｃｍ以上のＰ型のサブストレ
ート領域、２−２はその抵抗率を１０Ω−釦にするため
にＰ型不純物を拡散したＰ型領域、２−３はコレクター
を構成する高濃度のＮ型領域、２−４はＮ型のエピタキ
シャル領域、２−５は２−３のコレクターを半導体表面
に引き上げるための高濃度のＮ型領域、２−６は２−２
のＰ空領域に電位を半導体表面から印加するために設け
た高濃度のＰ空領域、２−７はベースを構成する高濃度
のＰ空領域、２−１４はエミッターを構成するための高
濃度のＮ型領域、２−８は素子分離のための５ｉ０２．
２−９はベース電極、２−１０はエミッター電極、２−
１１はコレクター電極、２−１２は２−２に電位を与え
るための基盤電極、２−１３は配線用の導電体である。FIG. 2 shows a second embodiment of the present invention. In the same figure, 2-1
2-2 is a P-type substrate region whose resistivity is 100 Ω-cm or more, 2-2 is a P-type region in which P-type impurities are diffused to make the resistivity 10 Ω-cm, and 2-3 is a collector. High concentration N type region, 2-4 is N type epitaxial region, 2-5 is high concentration N type region for raising the collector of 2-3 to the semiconductor surface, 2-6 is 2-2
2-7 is a high-concentration P-vacancy region that forms the base, and 2-14 is a high-concentration P-vacancy region that forms the emitter. N-type region 2-8 is 5i02. for element isolation.
2-9 is a base electrode, 2-10 is an emitter electrode, 2-
11 is a collector electrode, 2-12 is a base electrode for applying a potential to 2-2, and 2-13 is a conductor for wiring.
第２の実施例では、バイポーラ素子がある領域に抵抗率
の低いＰ空領域を設けている。In the second embodiment, a P empty region with low resistivity is provided in the region where the bipolar element is located.
このような構成にすることによりＭＭＩＣ上に、第７図
に示すメモリーセルを有し、しかもそのＭＭＩＣが高エ
ネルギーを有する荷電粒子が存在する環境におかれる場
合有効になる。This configuration is effective when the MMIC has the memory cell shown in FIG. 7 and is placed in an environment where charged particles with high energy exist.
よく知られているように、半導体に高エネルギーを有す
る荷電粒子が入射した場合、荷電粒子の飛行経路に沿っ
て電子、正孔対が発生する。その様子を第８図に示す。As is well known, when charged particles with high energy are incident on a semiconductor, electron-hole pairs are generated along the flight path of the charged particles. The situation is shown in FIG.
８−２の飛行経路に沿って電子、正孔対が発生し、正孔
は８−３のサブストレートの低電位に引かれ正孔電流が
流れ、電子は８−１から印加されている高電位に引かれ
てコレクター領域に電流として流れる。このときコレク
ターに捕獲された電子はコレクターの電位を一時的に下
げようとする。このコレクターが第７図に示すメモリー
セル７−１（このとき７−３のトランジスターがＯＮ、
７−４のトランジスターが０ＦＦ）であれば、現在保持
している記憶情報を反転させる可能性がある。発生する
電子、正孔対の数はサブストレートの不純物濃度に反比
例し濃度が高ければ発生する量は少ない。これは８−４
の空乏層幅が荷電粒子の入射により見かけ上広がりその
なかで発生する電子、正孔が前述の正孔、電子電流にな
るからであり、サブストレートの濃度を高くすれば空乏
層の幅を狭くできることによる。Electron and hole pairs are generated along the flight path of 8-2, the holes are attracted to the low potential of the substrate 8-3, a hole current flows, and the electrons are attracted to the high potential applied from 8-1. It is attracted by the electric potential and flows as a current in the collector region. At this time, the electrons captured by the collector try to temporarily lower the potential of the collector. This collector is the memory cell 7-1 shown in FIG. 7 (at this time, the transistor 7-3 is ON,
If the transistor 7-4 is 0FF), there is a possibility that the currently held storage information will be inverted. The number of electron and hole pairs generated is inversely proportional to the impurity concentration of the substrate, and the higher the concentration, the smaller the amount generated. This is 8-4
This is because the width of the depletion layer apparently expands due to the incidence of charged particles, and the electrons and holes generated therein become the holes and electron currents mentioned above.If the concentration of the substrate is increased, the width of the depletion layer becomes narrower. Depends on what you can do.
このような回路構成をとるときは、メモリーの誤動作を
防ぐためにもトランジスターの直下のサブストレートは
低抵抗率である必要がある。したがって第２図に示した
第２の実施例の構造をとることにより２−１３で構成し
ているマイクロストリップラインの損失も少なく （理
由は第１の実施例と同じ）かつ、サブストレートに電流
が流れるような回路も問題がなくなる。When adopting such a circuit configuration, the substrate directly below the transistor must have a low resistivity to prevent memory malfunction. Therefore, by adopting the structure of the second embodiment shown in FIG. There will be no problem with circuits where .
以上説明したように、バイポーラ型半導体集積回路装置
のサブストレートの抵抗率を１００Ω−σ以上にするこ
とにより、その素子をもちいてギガヘルツ帯のＭＭＩＣ
を構成するとき、マイクロストリップラインの損失が少
なく高性能の半導体集積回路を構成でき、また第２の実
施例の構造をとることにより従来どうりサブストレート
になんらかの電流が流れるような回路も構成できるとい
う効果を有する。As explained above, by increasing the resistivity of the substrate of a bipolar semiconductor integrated circuit device to 100 Ω-σ or more, the device can be used to create gigahertz band MMIC.
When configuring this, it is possible to configure a high-performance semiconductor integrated circuit with low microstrip line loss, and by adopting the structure of the second embodiment, it is also possible to configure a circuit in which some kind of current flows through the substrate as in the conventional case. It has this effect.
第１図は本発明の第１の実施例、第２図は本発明の第２
の実施例、第３図は従来のバイポーラ型半導体の構造例
、第４図は各部の不純物プロファイルの例、第５図はシ
リコン上にマイクロストリップラインを構成する時の構
造、第６図は第５図の等両回路、第７図は第２の実施例
に使用されているメモリーセル、第８図は第２の実施例
を説明するための図で集積回路に荷電粒子が入射した時
の様子を説明する図である。
１−１・・・・・・低濃度のＰ空領域、１−２・・・・
・・高濃度のＮ型領域、１−３・・・・・・エピタキシ
ャル領域、１−４・・・・・・高濃度のＰ空領域、１−
５・・・・・・高濃度のＮ型領域、１−６・・・・・・
ＳｉＯ２，１−７・・・・・・ベース電極、１−８・・
・・・・エミッター電極、ｌ−９・・・・・・コレクタ
ー電極、■−１０・・・・・・配線用導電体、１−１１
・・・・・・高濃度のＮ型領域、２−１・・・・・・低
濃度のＰ空領域、２−２・・・・・・低濃度のＰ空領域
、２−３・・・・・・高濃度のＮ型領域、２−４・・・
・・・エピタキシャル領域、２−５・・・・・・高濃度
のＮ型領域、２−６・・・・・・高濃度のＰ空領域、２
−７・・・・・・高濃度のＰ空領域、２−８・・・・・
・ＳｉＯ２，２−９・・・・・・ベース電ｔｉ、ｚ−ｉ
ｏ・・・・・・エミッター電極、２−１１・・コレクタ
ー電極、２−１２・・・・・基盤電極、２−１３・・配
線用導電体、２−１４・・・・高濃度のＮ型領域、３−
１・・・・・低濃度のＰ型領域、３−２・高濃度のＮ型
領域、３−３・・・・・エビタキソヤル領域、３−４・
・・・高濃度のＰ型領域、３−５高濃度のＮ型領域、３
−６・・・・・・５１０２．３−７・・・・ベースＷＬ
３−８・・・・・・エミッター電極、３−９・・・ コ
レクター電極、３−１０・ ・・配線用導電体、３−１
１・・・・高濃度のＮ型領域、５−１・・・ＰまたはＮ
型半導体領域、５−２・・・・５１０２．５−３・・・
導電体、６−１・・・・・ＳｉＯ＋の容ｊｔ成分、６−
２・・・・サブストレートの容量成分、６−３・・・・
サブストレートの抵抗成分、７−１・・・・第１のノー
ト、７−２・・・・・・第２のノート、７−３・・・・
・トランジスター ７−４・・・・・トランジスター、
８−１・・・・コレクター１１ｉ！、８−２−・・−荷
電粒子、８−３・・・・Ｐ型領域、８−４・・・・・・
空乏層である。FIG. 1 shows a first embodiment of the present invention, and FIG. 2 shows a second embodiment of the present invention.
Fig. 3 shows an example of the structure of a conventional bipolar semiconductor, Fig. 4 shows an example of the impurity profile of each part, Fig. 5 shows the structure when configuring a microstrip line on silicon, and Fig. 6 shows the structure of a conventional bipolar semiconductor. Figure 5 shows the two circuits, Figure 7 shows the memory cell used in the second embodiment, and Figure 8 shows the second embodiment when charged particles are incident on the integrated circuit. It is a figure explaining a situation. 1-1...Low concentration P sky region, 1-2...
... High concentration N type region, 1-3 ... Epitaxial region, 1-4 ... High concentration P empty region, 1-
5...High concentration N-type region, 1-6...
SiO2, 1-7...Base electrode, 1-8...
...Emitter electrode, l-9...Collector electrode, ■-10...Wiring conductor, 1-11
...High concentration N type region, 2-1...Low concentration P empty region, 2-2...Low concentration P empty region, 2-3... ...High concentration N-type region, 2-4...
...Epitaxial region, 2-5...High concentration N type region, 2-6...High concentration P empty region, 2
-7... High concentration P sky region, 2-8...
・SiO2,2-9...Base electric ti, z-i
o...Emitter electrode, 2-11...Collector electrode, 2-12...Base electrode, 2-13...Wiring conductor, 2-14...High concentration of N Type area, 3-
1...Low concentration P-type region, 3-2.High concentration N-type region, 3-3...Epitax soyal region, 3-4.
...High concentration P type region, 3-5 High concentration N type region, 3
-6...5102.3-7...Base WL
3-8...Emitter electrode, 3-9...Collector electrode, 3-10...Wiring conductor, 3-1
1... High concentration N type region, 5-1... P or N
type semiconductor region, 5-2...5102.5-3...
Conductor, 6-1... Capacity jt component of SiO+, 6-
2...Capacitance component of substrate, 6-3...
Resistance component of the substrate, 7-1...first note, 7-2...second note, 7-3...
・Transistor 7-4...Transistor,
8-1...Collector 11i! , 8-2--Charged particle, 8-3...P-type region, 8-4...-
It is a depletion layer.
Claims (1)
ートの抵抗率が１００Ω−ｃｍ以上であることを特徴と
する半導体集積回路装置。1. A bipolar semiconductor integrated circuit device, wherein the substrate has a resistivity of 100 Ω-cm or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057590A JPH03225836A (en) | 1990-01-30 | 1990-01-30 | Bipolar-type semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057590A JPH03225836A (en) | 1990-01-30 | 1990-01-30 | Bipolar-type semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225836A true JPH03225836A (en) | 1991-10-04 |
Family
ID=12031003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057590A Pending JPH03225836A (en) | 1990-01-30 | 1990-01-30 | Bipolar-type semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225836A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011111407A1 (en) | 2010-03-10 | 2011-09-15 | 住友金属鉱山株式会社 | Method for wastewater treatment for wastewater containing aluminum, magnesium and manganese |
-
1990
- 1990-01-30 JP JP2057590A patent/JPH03225836A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011111407A1 (en) | 2010-03-10 | 2011-09-15 | 住友金属鉱山株式会社 | Method for wastewater treatment for wastewater containing aluminum, magnesium and manganese |
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