JPH03223978A - デジタルシグナルプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパーソナルコンピュータ、ワークステーション
、計算機内部を構成するプロセッサ、もしくはコ・プロ
セッサに係り、Ｚバッファ法および増分法を用いて、陰
面消去機能を有する三次元コンピュータグラフィックス
を行なう、情報処理装置に関するものであって特にデジ
タルシグナルプロセッサに有効な技術である。

２− ［従来の技術］ ディジタル・シグナル・プロセッサ（ＤＳＰ）は、ＬＳ
Ｉ技術の進歩に伴ってその適用分野を画像処理にまで拡
げてきており、画像生成を高速に実現するプロセッサも
求められるようになってきＣいる。原画像自体もプロセ
ッサ自身が生成するものは、コンピュータ・グラフィッ
クスと呼ばれる。

コンピュータ・グラフィックスでは画面上の各画素ごと
に、その画素が表示する物体表面上の点の光強度データ
、通常は赤色、緑色、青色（以下単にＲ，Ｇ、Ｂとも記
す）に対応する３種類の輝度を計算する。上記のＲ，Ｇ
、Ｈの光強度データ等を以下、画素データと呼ぶ。通常
まず物体表面上の主要な点、例えば物体の各頂点や粗い
仮想格子上の点等に対して画素データを演算器等により
計算し、これを記憶する。次に、上記主要な点の間に並
ぶ画素データの画素を計算する。その手法として以下に
述べる増分法が知られている。まず画面上の第１の主要
な点の画素データ（例えば緑− 色の光強度）を０１とする。次に第１の主要な点に隣接
する第２の主要な点の、対応する画素ブタを０２とする
。上記第１と第２の主要な点の間に並ぶ画素の数をｎと
する。このとき上記第１と第２の主要な点の間では画素
データが直線的に変化するものと近似する。上記の場合
、１つ画素がずれることに光強度が変化する値をΔＧと
すると、ΔＧ＝　（Ｇ、−Ｇ、）／　（ｎ＋１）である
。上記第１の主要な点の隣の画素の光強度を０１′　と
すれば、 Ｇｉ’＝Ｇ□＋ΔＧ である。隣接する画素に対して加算を順次続ける。

ｉ番目の画素の光強度データＧ□″は Ｇ１’＝０１−’　＋ΔＧ である。プロセッサの計算では、ｉ＝１からｎまで上記
を繰り返し計算し、各画素の画素データを求める。これ
を増分法と呼ぶ。

次にコンピュータ・グラフィックスにおいて、複数の物
体を三次元空間に配置したものを、奥行きを考慮して画
面表示する陰面消去機能を有する４− 描画処理が知られている。これは視点から見て、複数の
物体が前後に重なって配置されるとき、前の物体の陰に
なっているあとの物体の表面（以下これを陰面と呼ぶ）
を消去して表示することにより、実際の観察映像に近い
自然な画面を構成する処理である。

陰面消去機能を有する描画処理の代表的な手法として、
Ｚバッファ法が知られている。２バツフア法は、奥行き
方向のベクトルをＺ軸として定義し、各画素の画素デー
タと共に奥行きデータ（Ｚ軸座標のデータ）を記憶し、
三次元空間上の複数の物体を二次元画面上に写像する際
に視点からの各物体の前後関係を判定する手法である。

すなわち、視点からの無限遠点を奥行きデータのゼロと
して二次元画面の全画素の奥行きデータを初期化する。

ついで最初の物体を二次元画面上に写像するときに、初
期化された画素の奥行きデータを物体の表面の奥行きデ
ータに更新する。次に２つめの物体を二次元画面上に写
像するときには、各画素ごとにそれまでの奥行きデータ
と新しく書き込もうとしている物体の奥行きデータとの
大小判定を行なう。その結果、後者の新しい奥行きデー
タが前者の古い奥行きデータより大きいとき、後者の物
体はその画素地点では最も視点に近いことになるので、
その物体の像をその画素に書き込み、同時にその画素の
奥行きデータも更新する。この処理を繰り返すことによ
って、どんなに多くの物体を二次元画面上に写像しても
、その前後関係を正確に表現でき、より手前側にある物
体が表示される。

専用の描画演算ユニットを汎用のディジタル・シグナル
・プロセッサ（ＤＳＰ）に内蔵し、陰面消去機能を有す
る描画処理を行なう、従来技術による情報処理装置につ
いては、日経データプロ・マイクロブセッサ、ＭＣｌ−
３０３，（１９８９年６月）、第３０１頁から３３４頁
において論じられている。Ｆｉｇ、１８は、従来技術に
よる情報処理装置のブロック図である。情報処理装置で
あるプロセッサ内部にグラフィック・ユニット９７０と
呼ぶ専用の描画演算ユニットを持ち、該描６ 画演算ユニットによって増分法を用いて複数の画素デー
タとその画素（ｘ＋ｙ座標）における奥行きデータ（２
軸座標のデータ）を計算する。

この奥行きデータと、予め外部に記憶された、それ以前
に処理したかあるいは情報処理装置によって初期設定さ
れた同一画素（Ｘ＋３’座標）の奥行きデータとの大小
判定を行なう。その結果、より手前の奥行きデータを選
択してこれに付随する画素データを浮動小数点レジスタ
付き浮動小数点制御ユニット９８０へ入力し、これを介
してブタキャッシュ９９０に保持する。

またこの従来技術では、例えば赤、緑、青色それぞれ８
ビツトのデータを得る場合、１ワード３２ビツトのデー
タ中に８ビツトの整数部と２Ａビツトの小数部を持たせ
、演算実行後のデータの小数部を切り捨て、３２ビツト
のグラフィック・ユニット９７０に含まれるマージレジ
スタ（図示せず）に画素データをロードしている。そし
て、計算により求めた奥行きデータをあらかじめ外部に
保存しである奥行きデータと大小判定を行ない、その結
果をグラフィック・ユニット９７０に含まれるマスク用
レジスタ（図示せず）に反映させて陰面消去実行に必要
な画素の出力制御を行なっている。

また、従来より公知のＺバッファ法による描画処理を、
Ｆｉ、ｇ、１９を用いて具体的に示す。（Ａ）は三次元
空間に第１の物体として平面の三角形３０１を置いたも
のである。Ｘ軸方向をスキャンラインとし、Ｙ軸方向に
順にスキャンしていくと、三角形３０１の像におけるＹ
軸上のある地点、Ａ点からＢ点までが二次元画面上に書
かれる画素となる。Ｆｉｇ、１９　（Ｂ）は三次元空間
に他の物体として平面の三角形３０２を置いたものであ
る。Ｆｉｇ、１９（Ａ）と同様に３０２の物体を二次元
画面上に最初に書いた場合は、Ｙ軸上のＦｉｇ、１９（
Ａ）と同じ地点では０点からＤ点までが全て二次元画面
上書かれる画素となる。しかし３０２を書く前に既に３
０１が書かれていた場合には、Ｆｉｇ、１９　（Ｃ）に
示されるように、物体の前後関係により各画素で書かれ
る物体が異なる。例えば図中Ｆ、Ｈの地点では３０１が
二次元画面上で視点から見えているが、Ｇの地点では３
０２が見えており、３０１は３０２の陰になって視点か
らは見えないので、ここでは３０１の画像データは書か
れないことになる。

物体３０１が先に二次元画面上に書かれている場合、二
次元画面各画素は、三角形３０１が書かれていない画素
についてはＺ相データをゼロとして保持され三角形３０
１が書かれている画素については、Ｚ軸上の座標が保持
されている。そこへ物体３０２を書き足すには、各画素
のＺ相データと３０２のその画素地点での２軸座標とを
比較し、大小判定を行なう。もし３０２のＺ軸座標がそ
の画素のＺ相データよりも大である時は、３０２がその
画素地点では最も視点に近いことになるので、３０２の
画像データをその画素に書き込む。同時にこの時点で最
も視点に近い画像のＺ軸座標を保持するためにその画素
の２軸データも更新する。

この手順を繰り返すことにより、どんなに多くの物体を
書く時も、正確に物体間の前後関係を二次　ｑ− 元画面上に描写することができる。

［発明が解決しようとする課題］ １スキャンライン分の処理のフローチャート図を第２０
図に示す。

第２０図しこ示されているように、二次元画面上のある
画素に物体の画像データを書き込み、さらにその画素の
Ｚ相データを書き換える処理は、毎回必ず行なわれるわ
けではなく、Ｚ相データの大小判定の結果によって実行
／不実行が決定される。

この処理を例えば１９８７年発行のｒ　ＴＭ５３２０Ｃ
２５ディジタル・シグナル・プロセッサ　ユーザズマニ
ュアル、テキサスインスツルメンツ株式会社」の４−９
〜４−１２頁に記載されているような命令セットを持つ
従来の信号処理装置で行なう場合は、条件分岐命令を画
像データ書き込み及びＺ軸データ書き込み命令の前に置
き、書き込みの必要な条件が不成立ならば、それらの書
き込み命令ステップを飛び越すというプログラムを書く
ことになる。条件分岐命令とは、プログラムの実行順序
を変更する命令である。つまり、ある条件に従い０ 分岐動作を行う場合、分岐先のアドレスにプログラムカ
ウンタ内の値を書換えるステップと、プログラムカウン
タは書換えられた値に従って次の命令が蓄えられている
アドレスを指すステップを要する。いずれにしてもプロ
グラムカウンタの値が条件に従って確定されない限り、
本来のデータ処理は一時中断される。しかも信号処理装
置が多段パイプライン構造を採用している場合は、分岐
命令を実行すると、スループットが大幅にダウンする。

Ｆｉｇ、２０の処理ルーチンはプログラムの根幹となる
部分であり、膨大な回数の繰返し処理を行なう部分でも
ある。例えば１０２４Ｘ１０２４画素を持つ二次元画像
を生成する場合、ひとつの物体を置く度に約百万回Ｆｉ
ｇ、２０の処理ルーチンを繰り返すことになり、しかも
物体の数に比例して増加する。このように膨大な繰返し
回数の処理ルーチンに分岐命令が存在していると、たと
えそれがほんの１ステツプであったとしても、それを実
行するのに必要な時間はトータルではひと１１一 つの物体を置く度に約数百方サイクル時間に及び、分岐
命令の影響は決して小さくない。

従って、上記従来技術のように、非常に多くの繰り返し
実行がされるプログラムの根幹部分に、本来の処理とは
直接関係のない分岐命令を挿入せざるを得ない場合、膨
大な処理時間を空費してしまうという問題があった。

さらに第１８図に示される従来の情報処理装置では描画
演算ユニットがその内部で、新たな画素データと古い画
素データの選択結果に基づきデータの書替えを行なって
いる。つまり描画演算ユニットは、入力されたデータを
演算して新たな画素データを生成し、新たな画素データ
と古い画素データとの比較動作を行い、比較した結果。

選択されたデータを外部にあるデータキャッシュ９９０
に出力する。この様に描画演算ユニットが演算、比較動
作のみならずデータの書替え動作までも行なうためにパ
イプライン処理の数が多くなり、描画処理のように頻繁
に新しい増分計算をする場合、処理のオーバーヘッドが
大きくなるという問題が１２− あった。

［課題を解決するための手段］ 本発明の１つの手段によれば、画像データ書き込み及び
Ｚ軸データ書き込み命令の前にあった条件分岐命令を取
り除き、代りに画像データ書き込み命令とＺ軸データ書
き込み命令を条件付きの書き込み命令に置換する。書き
込み条件は従来例の分岐命令の反転論理とする。すなわ
ち、従来例の条件分岐命令では、前回までの２軸データ
の値が今回二次元画面上に書き込もうとしている物体の
Ｚ軸座標の値よりも大きければ分岐したが、条件つき書
き込み命令では前回までの２軸データの値が今回二次元
画面上に書き込もうとしている物体のＺ軸座標の値以下
の時を条件成立として書き込み動作を実行する。条件不
成立の場合は、書き込み動作を行なわず、そのまま次の
ステップへ進む。

書き込み動作の実行／不実行の制御手段は、例えば書き
込み先のメモリ内のアドレスデコーダ出力であるワード
線を、書き込み条件が不成立の場合には全てネゲートし
、同時に書き込みデータの入１３− 力を禁止することによって達成される。

本発明の１つの目的は、プグラムカウンタの値を書換え
て分岐動作を行なう分岐命令を用いずに上記処理を行な
い、処理時間の大幅な短縮を達成する手段を提供するこ
とにある。

上記目的を達成するために、条件つきメモリ書き込み命
令を設け、指定された条件が不成立の場合は書き込み動
作を実行しないようにメモリの制御を行なう回路を信号
処理装置内のメモリ回路ブロックに付加したものである
。

本発明の１つの目的は、３次元グラフィックス画像を表
示する画面上の、それぞれのＸ＋Ｖ座標における画像デ
ータおよび該座標における該画像の奥行きを表わす２座
標の値を生成する演算手段と、 上記Ｘｙ３’座標の値に対応するアドレス位置に、該座
標の画像データおよび該座標の２座標の値を格納もしく
は入出力するデータメモリと、上記データメモリにデー
タのリード／ライトを行なうためのデータバスと、 １４− 上記Ｘ＋　ｙ座標における新たに生成された画像データ
の新たな２座標の値と、該Ｘ＋’／座標における既に生
成済みの画像データの古い２座標の値の比較結果に基づ
くデータを生成するフラグレジスタからなり、 上記筋たに生成された画像データの上記筋たな２座標の
値が、上記既に生成済みの画像データの上記古いＺ座標
の値よりも前面にある場合には。

上記フラグレジスタの上記データにもとづき、上記筋た
に生成された画像データと新たな２座標の値が、上記デ
ータメモリの対応するアドレス位置に格納されてなる情
報処理装置であって、上記演算手段は演算回路と描画演
算ユニットの２つの回路ブロックを含んでなり、 上記演算回路は、上記画面上の主要なＸ＋　ｙ座標にお
ける上記画像データとＺ座標の値を生成してなり、 上記描演算ユニットは、２つの上記主要なＸ。

ｙ座標の間の複数の）Ｃ＋’！座標における画像データ
を平均的に補間することによって上記２つの上１５− 記主要なＸ＋　ｙ座標によって規定された領域の画像デ
ータとＺ座標の値を生成してなることを特徴とする情報
処理装置を実現することである。

１つの目的は、表示画面とその描かれる第１図形の画素
データを蓄えるための、第１メモリ手段と 上記第１図形の各画素の奥行きを示す奥行きブタを蓄え
るための第２メモリ手段と 上記表示画面に描かれる位置を示す第２図形の３次元デ
ータを供給するためのデータ供給手段と上記第２メモリ
手段及び上記データ供給手段にｃｏｕｐｌｅされる演算
手段と 上記演算手段の演算結果を条件とし、指定された条件が
成立しているとき書き込みを実行させる条件付きデータ
書き込み命令に従って上記データ供給手段が上記演算手
段に供給しているデータを選択的に上記第１及び第２メ
モリ手段に供給する制御手段を含むデジタルシグナルプ
ロセッサを実現することである。

１つの目的は、表示画面に描かれる第１図形の１６− 各画素の奥行きを示す奥行きデータを蓄えるためのメモ
リ手段と 上記表示画面に描かれる第２図形の奥行きを示す奥行き
データを供給するためのデータ供給手段と 上記メモリ手段と上記データ供給手段にｃｏｕｐｌｅさ
れる演算手段と 上記演算手段の演算結果を条件とし、指定された条件が
成立しているとき書き込みを実行させる条件付きデータ
書き込み命令に従って上記データ供給手段が上記演算手
段に供給しているデータを選択的に上記メモリ手段に供
給する制御手段を含むデジタルシグナルプロセッサを実
現することである。

表示画面とその画面に描かれる第１図形の画素データを
蓄えるための第１メモリ手段と上記第１図形の各画素の
奥行きを示す奥行きデータを蓄えるための第２メモリ手
段と 上記表示画面に描かれる位置を示す第２図形の３次元デ
ータを供給するためのデータ供給手段と上記第１．第２
メモリ手段及び上記データ供給手段にｃｏｕｐｌｅされ
る演算手段と 上記演算手段の演算結果を条件とし、指定された条件が
成立しているとき書き込みを実行させる条件付きデータ
書き込み命令に従って上記データ供給手段が上記演算手
段に供給しているデータを選択的に上記第１及び第２メ
モリ手段に供給する制御手段とを含むデジタルシグナル
プロセッサを実現することである。

［作用］ 本発明の手段によれば、補間によるデータ生成処理であ
る奥行きデータ、Ｒデータ、Ｇデータ、Ｂデータの生成
を並列処理で行なう。そしてこのデータの生成処理とそ
の生成結果である新しい奥行きデータの大小判定処理を
パイプライン動作によって実行する。このため画素デー
タとＺ座標の値からなる４種類のデータの加算と、Ｚ座
標の値の大小比較判定を高速で行なうことが可能になる
。

上記の手段により情報処理装置による増分計算と判定処
理を高速化し、描画画素データの転送量８ を向上することが可能になる。また描画演算ユニット内
の画素データ出力制御により生じるパイプライン処理数
を低減し、描画処理実行時のオーバーヘッドを低減する
ことが可能になる。

〔実施例〕

Ｆｉｇ、　１には、本発明のデジタルシグナルプロセッ
サＤＳＰと表示装置との接続関係が示されている。デジ
タルシグナルプロセッサＤＳＰは周知の半導体回路技術
により１つの半導体チップで形成され、ポンディングパ
ッドと電気的に接続される所定の外部端子は、信号線を
介して表示装置が接続される。表示装置は、デジタルシ
グナルプロセッサＤＳＰが所定の処理を行って信号線を
介して送って来たデータを元に、例えばデイスプレィ上
に図形を描くものである。

Ｆｉｇ、　２は、本発明のデジタルシグナルプロセッサ
ＤＳＰの一例を示したブロック図である。図中、１０１
は各物体の三次元空間上の形状及び色等の画像データ（
すなわち各物体の個別データ）を格納しているポリゴン
データメモリ、１０２は冬物９− 体を合成して形成される最終画像の各画素のＺ相データ
を保持する２軸データメモリ、１０３は各物体を合成し
て形成される最終画像の二次元画像データを保持するフ
レームメモリ、１０４はデータの算術／論理演算処理を
行なう算術論理演算回路、１０５は複数のレジスタから
成り、１０４の演算結果を格納するアキュムレータ、１
０６は１０４の演算結果のデータの属性を反映するコン
デイション・コード・レジスタ、１０７はデータの乗算
処理を行なう乗算器、１０８は１０７の乗算結果を格納
するレジスタ、１０９，１１０はアドレスを演算するた
めの算術演算回路、１１１は１０９の演算結果を格納し
てアドレスバス１１５にアドレスを出力するレジスタ、
１１２は」、　１０の演算結果を格納してアドレスバス
１１６にアドレスを出力するレジスタ、１１３は１０９
の加減算に使用するインデックスアドレスを保持するレ
ジスタ、］、１４は１．１０の加減算に使用するインデ
ックスアドレスを保持するレジスタ、１１７，１１８は
１０１，１．０２，１０３から出力されたデ＝２０ −タをデータ演算器１０４，１．０７に供給するデータ
バス、１１９は１０５，１０８から出力されたデータを
１０１，１０２，１０３，１１３，１１４に供給するた
めのデータバス、１２０は書き込み命令を実行するかど
うかを判断するために、１０６で示されている属性情報
を１０２，１０３の制御回路へ送るバス、１２１は１−
０８の内容を１０４へ送るためのバス、１２２は１０５
の内容を１０４へ入力するためのバス、］−２３は１０
２゜１０３のデータ書換え動作を制御するための命令信
号を出力する命令デコーダである。ここで、特に制限さ
れないが、表示装置に接続される外部端子は、データバ
ス１１８に接続される。

ポリゴンデータメモリ１０１に格納されている各物体の
個別データの表現形式はさまざまな種類が提案されてい
る。また、物体の三次元空間上の形状データを二次元画
像として表示するためには、透視変換の処理が必要であ
るが、この処理の具体的な方法や手順は既に数多く提案
されており、本発明とは直接関係はないので、ここでは
説明しなり＼。

以後の実施例の説明では個別物体のデータは透視変換処
理を全て終えたものとして扱う。

個別物体のデータは、最終的には各画素の二次元画面上
の位置を示すｘ、ｙ相データと、各画素での色合いを示
す画像データと、奥行き方向の位置を示すＺ相データと
から成る。各画素のＸ、Ｙ相データは、フレームメモリ
１０３．Ｚ相データメモリ１０２のアドレスに相当する
。通常、メモリのアドレスは一次元であるので、例えば
Ｙ座標をアドレスビット列の上位側Ｘ座標を下位側とし
て二次元座標を一次元アドレス化する。この結果、任意
の画素の画像データをフレームメモリ１０３に書き込む
処理とＺ相データをデータメモリ１０２に書き込む処理
を連続して行なう時には、常に同じアドレスを指してい
れば良いので、１０２゜１０３は共通のアドレスバスか
らアドレスを受は取ることができる。１０１は１０２，
１０３とは基本的に独立のアドレスが必要となるので、
別のアドレスバスからアドレスを供給するか、或は時分
割で同じアドレスバスから異なるアドレスを供給する。

Ｆｊ、ｇ、２ではアドレスバス及びアドレス演算器を２
つずつ設け、別々のアドレスバスからアドレスを供給す
ることを想定している。ただし、本実施例の処理ではア
ドレス演算器は特に必要ではない。次に個別物体を合成
して最終画像を形成する手順を説明する。

最初に、１０２，１０３の全空間を初期化する。

具体的には全空間にオールゼロを書き込むのが一般的で
ある。これはＺ相データメモリ１０２では全空間を無限
遠点に設定し、フレームメモリ１０３では背景色（黒又
は白）に設定することを意味する。

例えば、　フレームメモリ１０３はＦｉｇ、１９（Ａ）
で示されている三角形３０１を表示装置のデイスプレィ
上で描くことができるよう各画素データを蓄えていると
する。その場合、先にも述べたように各画素の二次元画
面上の位置を示すＸ。

ｙ相データが、フレ−ムメモリ１０３のアドレスに相当
する。また、Ｚ相データメモリ１０２も先２３ に述べたように各画素の二次元画面上の位置を示すＸ、
ｙ相データがアドレスに相当する。ポリゴン・データメ
モリ１０１は、例えば三角形３０１が描かれる同一デイ
スプレィ上で、Ｆｉｇ、１９（Ｂ）で示されている三角
形３０２がどの位置にあるかを示すための各頂点の三次
元画面上の位置を示すデータ、つまり、あらかじめ設定
されたＸ。

ｙとＺ軸に対応するデータと、各画素での色合いを示す
画像データを蓄える。図示しない命令メモリ中にあらか
じめ書き込まれているポリゴン・データメモリアクセス
用のプログラムを命令デコーダ１２３がデコードするこ
のデコード動作により形成されたアクセス信号に従って
、ポリゴン・データメモリ１０１中に蓄えられているデ
ータは、読み出される。以下の説明では、理解を容易に
するために各メモリ１０１〜１０３へ所定のデータを設
定後、各ポリゴンを構成する各画素のＸ相データ、Ｙ相
データ、画像データ、Ｚ相データはアキュムレータ１０
５の別々のレジスタに格納されているものとすると、ま
ずＸ、Ｙ相データから一４ 次元アドレスを生成する。これはＹ相データをＸ相デー
タに必要なビット数分だけ左シフ１へしてＸ座標と論理
和演算を算術論理演算器１０４で行なうことで実現され
る。生成されたアドレスは、１０５から１１９，１１４
．．１１０，１１２，１１６を経て１０２に供給され、
それまでに書き込まれていたＺ相データが読み出される
。１０２から読み出された２軸データはデータバス１１
８を経て演算器１０４に入力し、同時にアキュムレータ
１０５に格納されていた物体の２軸データもバス］２２
を経て１０４に入力して１２２経由の入力データから１
１８経由の入力データを減算してその結果の属性を１０
６に反映する。１０２から読み出されたＺ相データが初
期化された時のままの場合は、減算結果は必ず正となる
。既に幾つかの物体の２軸データが１０２に書き込まれ
ている場合は、減算結果は正負いずれの可能性も考えら
れる。減算結果が正の場合、書き込もうとしている物体
は、その画素点では少なくとも今までに書き込まれた物
体よりも視点に近いことを意味している。減算結果が負
の場合、書き込もうとしている物体は、その画素点では
今までに書き込まれた物体の陰にあることを意味し、視
点からは見えていないことになる。そこでこの減算結果
が正であることを条件とした条件付きデータ書き込み命
令を使用すると、視点から見えている画素点にだけ、そ
の物体の画像データ、Ｚ相データが１０３，１０２に書
き込まれることになる。画像データとＺ相データの書込
みはそれぞれ同じ条件付きデータ書き込み命令で行なう
が、書き込み順序はどちらが先でも構わない。以上の処
理手順によって、物体の画像データとＺ相データを画素
単位で順次書き込んでいく。

次に条件付きデータ書き込み命令によるデータメモリ１
０２及びフレームメモリ１０３での制御動作例をＦｉｇ
、　３を用いて説明する。

Ｆｉｇ、　３は、Ｆｊ、ｇ、　２のデータメモリ１０２
或いはフレームメモリ１０３の内部をより詳細に示した
図である。セレクタ２０１は命令デコーダ１２３からの
命令ｓｉｇｎａｌ　２１２に従いアドレスバス１１５と
１１６のどちらかを選択してアドレスデコーダ２０２ヘ
アドレスを供給する。アドレスデコーダ２０２の出力信
号は、論理回路２０３で与えられた条件判定信号−ＩＮ
Ｈにより有効／無効の制御を受け、論理回路２０３の出
力信号が各メモリセル２０６のゲートの開閉を制御する
ワード線２０７どなる。尚、ここではワード線２０７が
Ｈｉｇｈ　レベルの時にメモリセルのゲートがＯＮし、
Ｌｏｗ　レベルの時にＯＦＦすると仮定している。論理
回路２０３は、条件判定信号−ＩＮＨがＨｊ、ｇｈレベ
ルの時、アドレスデコーダ２０２の出力信号をそのまま
通過させ、Ｌｏｗレベルの時、アドレスデコーダ２０２
の出力信号をＬｏｗレベルに固定する。

読み出し時、ワード線２０７によって選択されたメモリ
セル２０６からデータがデータ線２０８に出力され、双
方向バッファ２０５．データＩ／○回路２０９を経てデ
ータバス１１７或いは１１８に出力される。書込み時、
データバス１１９から書き込みデータがデータ１７０回
路２０９、双方向バッファ２０５を経てデータ線２０８
に入力さ２７− れ、ワード線２０７によって選択されたメモリセル２０
６に書き込まれる。双方向バッファ２ｏ５は、論理回路
２０４の出力信号によって人出力の方向を制御される。

論理回路２０４の出力信号がＨｉｇｈレベルの時、双方
向バッファ２０５は読み出し方向がＯＮし、Ｌｏｗレベ
ルの時、書き込み方向がＯＮする。論理回路２０４は、
条件判定信号ＩＮＨがＨｉｇｈレベルの時、メモリのラ
イト・イネーブル信号ＷＥをそのまま通過させ、Ｌｏｗ
　レベルの時、その出力信号をＨｉｇｈベルに固定する
。ライト・イネーブル信号ＷＥは、書き込みモード時、
Ｌｏｗレベルとなり、読み出しモード時、Ｈｉｇｈレベ
ルとなる。データ１７０回路２０９は、制御信号ＣＮＴ
によって双方向バッファ２０５とデータバスとの接続切
り替えを行なうための回路である。

制御回路２１０は命令信号２１１や１０６がら信号線１
２０を介して属性情報を受は取って条件判定信号−ＩＮ
Ｈ、ライト・イネーブル信号ＷＥ−及び制御信号ＣＮＴ
を生成する。命令信号２１１はメモリ回路部に関係する
命令を実行するのに必要な２８− 制御信号であるが、命令コードそのものとして。

必要な制御信号を制御回路２１０内部で生成しても構わ
ない。

コンデイション・コード・レジスタ１０６には通常、デ
ータの正負を示す符号フラグ（Ｎ）、データがゼロであ
るかどうかを示すゼロフラグ（Ｚ）、演算した結果がオ
ーバフローしたことを示すオーバフローフラグ（Ｖ）、
演算した結果桁上がりまたは桁借りが生じたことを示す
キャリーフラグ（Ｃ）等から成っている。先に述べたよ
うな、Ｚ軸データに関する演算結果が正であることを条
件とした条件付きデータ書き込み命令を実行させるのに
必要な情報は、データの正負を示す符号フラグ（Ｎ）に
よって得ることが出来る。データが正の時Ｎ＝Ｏ１負の
時Ｎ＝１とすると、条件付きデータ書き込み命令の条件
は、Ｎ＝Ｏとすれば良い。

すなわち、Ｎ＝Ｏの時書き込みを行ない、Ｎ＝１の時は
書き込みを行なわない。

条件付きデータ書き込み命令に従ってまずアドレスバス
１１６から送られてきたアドレスをセレクタ２０１を介
してアドレスデコーダ２０２は入力する。アドレスデコ
ーダ２０２は入力したアドレスをデコードし、ひとつの
信号線をＨｉｇｈ　レベルにする。

制御回路２１０はコンデイション・コード・レジスタ１
０６の例えば符号フラグＮ＝Ｏという信号が信号線１２
０を介して入力されると、条件判定信号−ＩＮＨをＨｉ
ｇｈ　レベルとする。そしてアドレスデコーダ２０２の
出力信号はそのまま論理回路２０３を通過してワード線
２０７に出力され、Ｈｉｇｈレベルとなっている１本の
ワード線に結合するメモリセルを書き込み可能とする。

同時にライト・イネーブル信号ＷＥもそのまま論理回路
２０４を通過し、書き込みデータがデータバス１１９か
らデータｌ１０２ｏ９．双方向バッファ２０５を経てデ
ータ線２０８に入力され、書き込み可能となっているメ
モリセルに書き込まれる。制御回路２１０はまた、コン
デイション・コード・レジスタ１０７の符号フラグＮ＝
１という信号が信号線１２０を介して入力されると、条
件判定信号ＩＮＩ−ＩをＬｏｔｉ　レベルとする。　ア
ドレスデコーダ２０２の出力信号に関わらずワード線２
０７には全てＬｏｗが出力され、全ワード線のメモリセ
ル２０６が非選択状態のままとなる。同時に論理回路２
０４の出力信号もライト・イネーブル信号ＷＥに関わら
すＨｉｇｈレベルとなり、書き込みデータは入力禁止と
なる。このようにして、符号フラグの状態によってメモ
リ書き込みを実行したりしなかったりする制御が実現さ
れ、条件分岐命令を用いずにＦｉｇ、　２０に示したよ
うな二次元画像の生成処理ルーチンを構成することが出
来る。なお、与えられた条件が成立していなかった時に
書き込みを禁止するためには、上記アドレスデコーダ２
０２の出力信号の制御のみでも達成されるので、論理回
路２０４は必ずしも必要ではなく、ライト・イネーブル
信号Ｗ百をそのまま双方向バッファ２０５の制御信号と
しても構わない。また、フレームメモリ１０３の初期化
についても、本発明の実施に必ずしも必要ではなく、こ
れによって本発明を制限するものではない。

３１− 本発明によれば、多くの実行時間を必要とする条件分岐
命令を用いずに二次元画像の生成処理ルーチンを構成す
ることが出来、処理時間の大幅な短縮を達成することが
出来るという効果がある。

Ｆｉｇ、２１には、上述した条件付き書き込み命令の一
例が示されている。この命令は、特に制限されないが、
条件分岐命令と異なり、分岐先アドレスを示すためのフ
ィールドを持たず、その命令の内容を表す２値信号の特
定のビットパターンを保持するオペレーションコード　
フィールド○Ｐのみを持っている。本実施例においては
、このオペレーションコード　フィールド○Ｐに保持さ
れた特定のビットパターンによって、コンデイションコ
ードレジスタ１０６の符号フラグＮの判定とその結果に
したがった書き込み動作の制御が表される。すなわち、
この条件付き書き込み命令は、図示しない命令メモリに
保持され、この命令の実行時におけるコンデイションコ
ードレジスタ１０６の符号フラグＮの値に従ってＺ相デ
ータメモリ１ｏ２及びフレームメモリ１０３の内容を書
き替え３２− るだめの命令である。つぎに、再び、Ｆｉｇ、　３を用
いて、この条件付き書き込み命令の動作を説明する。算
術論理演算回路１０４による減算動作によって、コンデ
イションコードレジスタ１０６の符号フラグＮが“１”
または“０”になる。条件付き書き込み命令が、命令メ
モリから命令デコーダに読みだされると、命令デコーダ
は、オペレーションコード　フィールドＯＰの内容に従
って、制御信号を形成する。条件付き書き込み命令を表
すオペレーションコード　フィールドＯＰの場合、制御
回路２１０に対して、次に述べる様な動作を指示する制
御信号が形成される。すなわち、この命令デコーダから
の制御信号により、制御回路２１ｏは、それに供給され
ている符号フラグＮがＯ′″の場合、データｌ１０２０
９及び双方向バッファ２０５に対してデータバス１１９
からデータを取り込む様に指示する制御信号を形成する
。

これに対して、それに供給されている符号フラグＮが“
０”の場合、制御回路２１０は、特に制限されないが、
データｌ１０２０９及び双方向バッファ２０５に対して
データバス１１９からのデータの取り込みを禁止する様
な制御信号を形成する。

この時、算術演算回路１０９及び１１０の演算により求
められたアドレスは、アドレスデコーダ２ｏ２によって
デコードされ、このデコードの結果として、２軸データ
メモリ１０２及びフレームメモリ１０３のそれぞれから
１本のワード線が選択される。そのため、コンディジ旦
ンコードレジスタ１０６の符号フラグＮが“Ｏ”であっ
て、条件付き書き込み命令が実行された場合、Ｚ相デー
タメモリ１０２及びフレームメモリ１０３において上記
選択されたワード線に結合されたメモリセルには、デー
タｌ１０２０９及び双方向バッファ２０５を介してデー
タバス１１９からデータが供給され、書き込まれる。す
なわち、条件分岐命令と書き込み命令とを実行しなくて
も、１つの条件付き書き込み命令を実行することにより
、コンディジ旦ンコードレジスタ１０６の符号フラグＮ
の判定とその判定の結果に従った２軸データメモリ１０
２及びフレームメモリ１０３への書き込みとを行なうこ
とができる。条件付き書き込み命令においては、符号フ
ラグＮが１１０”の時、その命令の実行において書き込
み動作が行われ、符号フラグＮが１”の時、その命令が
実行されても書き込み動作が行われない。そのため、符
号フラグＮの値に従って、次に実行されるべき命令を替
える必要がない。言い変えるならば、条件付き書き込み
命令の場合、プログラムカウンタの値を書き替える必要
はなく、そのための分岐先アドレスも必要ではない。

また、上記実施例に示されたデジタルシグナルプロセッ
サよりも描画演算動作の高速化を図ったデジタルシグナ
ルプロセッサについて以下説明をする。　ここで、以下
の図中に記載されているコンデイションコードレジスタ
ＣＣＲに関しては、Ｆｊ、ｇ、２及びＦｉｇ、　４に記
載されている動作と同様のため、その動作の説明は省略
する。

本発明のデジタルシグナルプロセッサは、命令パイプラ
イン構造である。命令パイプライン構造について、Ｆｊ
４．４を使って説明する。図中では、３５ ３つの命令が命令メモリから読み出され形成される命令
パイプライン構造を示し、横軸に時間の流れを示す。命
令メモリから命令を読み出す第１ステツプ、読み出され
た命令をフェッチ部がフェッチする第２ステツプとフェ
ッチした命令をデコーダがデコードする第３ステツプか
らなる３つのステップにより１つの命令が読み出され実
行される。

図中では、最初に実行されるべき命令がフェッチ部にフ
ェッチされている時、２番目に実行されるべき命令は命
令メモリから命令を読み出すステップ中にある。最初に
実行されるべき命令がデコードされている時、２番目に
実行されるべき命令はフェッチ部にフェッチされ、３番
目に実行されるべき命令は、命令メモリから命令を読み
出すステップ中にある。これは、読み出されるべき命令
の順番があらかじめ決まっているため、この様なパイプ
ライン構造をとることができる。

Ｆｊ、ｇ、５は本発明の他の実施例によるデジタルシグ
ナルプロセッサのブロック図である。Ｆｊｇ、　５にお
いて、１４１はデジタルシグナルプロセッサ１−３６＝ ５０．１５１はデータメモリ、１５２は命令メモリ、１
５３は命令デコーダ、１６０〜１７５は汎用レジスタ、
１７６はコンデイションコードレジスタ　（ＣＣＲ）、
１７７はリピートカウンタ　（ＲＣ）、１８０は同時２
人力１出力の第１の演算回路、１８１は同時２人力１出
力の第２の演算回路、２１３〜２２７は信号線、２３０
，２３１，２３２はデータバスである。

データメモリ１５０，１５１はそれぞれ信号線２２２．
２２３，２２４及び信号線２２５，２２６．２２７と入
出力を可能にする３ポートを持ち、１マシンサイクル内
でデータの読みだし、書き込みが可能である。この場合
、１マシンサイクルの前半で読みだし、後半で書き込む
構成になっている。ここでは、データメモリ１５０に１
ライン分の陰面消去付き描画処理の奥行きデータ、デー
タメモリ１５１に１ライン分の陰面消去付き描画処理の
画素データが入力される。またデータメモリ１５０は、
１ライン分の陰面消去付き描画処理の奥行きデータに加
えて、これとは別のアドレスにポリゴンをスキャンライ
ンコンバージョン（スキャンラインコンバージ９ンに関
しては、特公平１４６９１４を参照）することにより得
られる］。

ライン分の増分法のデータのうち、１スキヤンライン上
の各ポリゴンを再現するのに必要な始点に対応するデー
タメモリのアドレスの一部ないし全部と奥行きデータ（
初期値）、光強度データ（初期値）をもつ。一方データ
メモリ１５１は、１ライン分の陰面消去付き描画処理の
画素データに加えて、これとは別のアドレスにポリゴン
をスキャンラインコンバージョンすることにより得られ
る１ライン分の増分法のデータのうち、１スキヤンライ
ン上の各ポリゴンを再現するのに必要な増分実行回数お
よび奥行きデータの増分値と光強度データの増分値をも
つ。

命令メモリ１５２は、少なくともフラグレジスタ（ＣＣ
Ｒ）１７６が示す内容によってレジスタの内容をデータ
メモリ１５０，１５１へ転送する命令をもつ。また、バ
ス２３０，２３１，２３２゜それに付随する信号線、各
種レジスタ、それに付随した描画演算ユニット１４０、
および演算回路１８０，１８１を制御する命令を持つ。

命令デコーダ１５３は、命令メモリ１５２に格納されて
いる命令を解読することにより、デジタルシグナルプロ
セッサ］−４１を制御する。

レジスタ１６０〜１７３は第１の演算回路１８０、第２
の演算回路１８］、に対して２つの入力元と１つの出力
光となり、命令メモリ１５２に格納されている実行命令
に従って制御される。レジスタ１７４，１７５と結合さ
れる描画演算ユニット１４０は、１人力１出力１人出力
の３ポート構成になっている。またレジスタ１６０〜］
−７５とデータバス２３０，２３１，２３２の接続制御
もまた、命令メモリ１５２に格納されている実行命令に
従ってされ、上記全ての汎用レジスタは上記バスに対し
てそれぞれ同じように接続することができる。

特に制限されないがデータバス２３２はＦｉｇ。

１に示された様にデジタルシグナルプロセッサ１４］−
が外部装置となる表示装置に接続される様、３９− 外部端子と接続される。

陰面消去付き描画処理の初期設定を行なうときは、始点
の表示面におけるアドレス、および増分実行回数をそれ
ぞれデータメモリ１５０，１５１から信号線２２４．．
２２６、データバス２３２゜２３１、信号線２１９，２
２０を介してレジスタ１６１．１．６２にデータ設定す
る。そしてレジスタ１６１の値を必要に応じて処理を行
ない、結果を読みだし用、書き込み用２つのアドレスレ
ジスタ（図示せず）に設定する。レジスタ１６２の値は
リピートカウンタ１７７に設定し、描画演算ユニット１
４０の実行回数を制御する。陰面消去付き描画処理の初
期値および増分値のデータを設定するときは、データメ
モリ１５０，１５１から信号線２２４，２２６、データ
バス２３２，２３１、信号線２１９，２２０を介してレ
ジスタ１７３゜１７４にデータを設定する。レジスタ１
７３，１７４は信号線２１２，２１１を介して描画演算
ユニット１４０にデータを転送する。

Ｆｉｇ、６は本発明のＦｉｇ、　５の実施例による描画
演０ 算ユニットのブロック図である。描画演算ユニットのデ
ータ処理／データ・インタフェース系の構成を示してい
る。Ｆｉｇ、６において、１００は第１の情報保持回路
、１０１は第２の情報保持回路、１１０は加算回路、１
２０は比較回路、１３０は入出力制御回路、１４０は描
画演算ユニット、２００〜２０６は描画演算ユニット１
４０の内部信号線、２０５は奥行きデータの大小判定結
果をコンディジ目ンコードレジスタ（ＣＣＲ）へ出力す
る信号線、２１０は入出力制御回路から描画演算ユニツ
１〜１４０外部への出力信号線、２１１は描画演算ユニ
ット１４０外部と入出力制御回路をつなぐ入出力信号線
、２１２は描画演算ユニット１４ｏ外部から入出力制御
回路への入力信号線である。第１の情報保持回路１００
は増分法で用いる画素の光強度データの初期値と奥行き
データの初期値及び、増分計算結果のデータを保持する
ものである。

第２の情報保持回路１０１は増分法における１画素あた
りの光強度データの増分値と１画素あたりの奥行きデー
タの増分値を保持するものである。

入出力制御回路１３０は描画演算ユニット１４０の外部
にある命令メモリ１５２から読み出され、命令デコーダ
１５３によりデコードされた信号に従って、描画演算ユ
ニット１４０のデータの初期設定時と演算実行時におけ
る外部からの信号線２１０．２１１，２１２と内部信号
線２００，２０１．２０４，２０６の接続を変えるため
のものである。この接続の切り替えは、初期設定中、演
算実行中にも行なう。

本実施例の描画演算ユニット１４０において陰面消去付
き描画処理の増分計算を行うためにデータを設定する際
は、信号線２１１、入出力制御回路１３０、信号線２０
０を介して、第１の情報保持回路１００に画素の光強度
データと陰面消去のための奥行きデータの初期値データ
を転送し、同時に信号線２１２、入出力制御回路１３０
、信号線２０１を介して、第２の情報保持回路１０１に
１画素あたりの光強度の増分値と陰面消去のための奥行
きデータの増分値を転送する。次に演算を実行する際は
、加算回路１１０において第２の情報保持回路１０１の
データを第１の情報保持回路１００のデータに加算し、
信号線２０４に出力する。信号線２０４に出力された画
素の光強度データと陰面消去のための奥行きデータは、
入出力回路１３０、第１の情報保持回路１００に入力し
、さらに奥行きデータは比較回路１２０にも入力される
。比較回路１２０は予め描画演算ユニット１４０の外部
の命令メモリ１５２から読み出され、命令デコーダによ
りデコードされた信号に従って、画像表示面に投影した
とき同一座標上に存在する奥行きデータが信号線２１２
、入出力制御回路１３０、信号線２０６を介して入力さ
れる。比較回路１２０で、今回新たに計算した奥行きデ
ータと外部から入力した奥行きデータを比較し、その結
果比較の奥行きデータの大小判定結果を示すデータを信
号線２０５を介して、描画演算ユニット１４０の外部の
コンデイションコードレジスタ（ＣＣＲ）に出力する。

一方、信号線２０４を介した画素の光強度データと陰面
消去のための奥行きデ３ −タは、入出力制御回路上３０、信号線２１０゜２１１
を介して描画演算ユニット１４０の外部に出力される。

入出力制御回路１．３０は、例えば描画演算ユニット１
４０内において、１６ビツトで処理されていたデータを
描画演算ユニット１４０外へ出力する時、下位８ビツト
を切り捨て、上位８ビツトのみのデータを出力する。

本実施例によれば、新たな奥行きデータと古い奥行きデ
ータの大小判定結果を示すデータが、上記新たな光強度
データと共に描画演算ユニット１４ｏから出力される。

以上説明した様に描画演算ユニット１４０は上記入力さ
れたデータの演算及び大小判定を行うのみであり、奥行
きが小さい光強度データを選択してからデータを出力す
るという必要がない。このためデータ計算のパイプライ
ン処理の数が多くなることがない。このため高速計算が
可能という効果がある。

また本実施例によれば入出力制御回路１３０によって、
入出力信号線２１１は入力信号線、もし−躬 くは出力信号線のどちらにも命令デコーダ１５３により
デコードされた信号に従って切り替えることができる。

従って描画演算ユニットの初期設定時と演算実行時にお
ける入力データ量と出力データ量の割合の違いに対応す
るために必要な、描画演算ユニットと外部との間の信号
線の数を低減できる効果がある。このため高速に演算処
理を行なうのに必要なデータ転送のための入出力信号線
の数を減らし、２人力１出力形式の演算器と類似の構成
をとることが可能になる。従って増分法による陰面消去
付き描画処理の、初期設定時と演算実行時における入出
力データの割合の違いに起因する入出力部のハードウェ
ア量の増大を低減し、描画演算ユニット１４０の外部の
情報処理装置の構成を簡単にできる効果がある。また本
構成により、増分法のアルゴリズムを高速に実行するこ
とが可能になり、増分法を処理の中心とする陰面消去付
きの描画処理速度を向上することができる。

Ｆｉｇ、　７は本発明のＦｉｇ、５の実施例による描画
演算ユニットの内部構成のブロック図であり、描画演算
ユニットのデータ処理／データ・インタフェース系の構
成を示している。Ｆｉｇ、　７において、３００〜３０
３は加算手段の一実現方法であるクリップ機能付き１６
ビツト加算器、３０４は比較手段の一実現方法である１
６ビツト比較器、３１０〜３２３は情報保持手段の一実
現方法である１６ビツトレジスタ、３３０は入出力制御
回路、３４０〜３４３はセレクタ、４０１〜４０８，４
０９ａ　、　４０９　ｂ　、　４０９　ｃ　、　４１０
　ａ　、　４１．　Ｏｂ　。

４１１ａ、４１１ｂ、４１２ａ、４１２ｂは１６ビツト
内部信号線、４１３は描画演算ユニット１４２の外部に
存在するコンデイションコードレジスタ（ＣＣＲ）へ奥
行きデータの大小判定結果のデータを出力する信号線、
４２０，４．２１，４２２は描画演算ユニット１４２の
外部とデータの入出力を行うための３２ビット信号線で
ある。

加算器３００〜３０３は加算結果にオーバーフローが生
じた場合、加算器出力を正の最大値に、加算結果が負の
数になった場合、加算器出力を零にするクリップ機構を
持つ］−６ビツト加算器である。

入出力制御回路３３０は外部からの３２ビツトの信号線
４２０，４２１，４２２と内部の信号線４００−４０８
，４０９ａ、４１０ａ、４１１ａ。

４１２ａの接続を変えるためのものである。この接続の
切り替えは、命令デコーダ１５２によりデコードされた
信号に従って初期設定中、演算実行中のどちらでも行な
う。また、３３０は４１０ａ。

４１１ａ、４１２ａの３本の１６ビツト信号線によって
転送される符号付き１６ビツトの画素データをそれぞれ
符号無し８ビツトデータに変換し、さらに８ビツトの空
データを加えて３２ビット信号線１本にまとめる。また
、外部から入力する３２ビツトの信号線４２１，４２２
の上位１６ビツト、下位１６ビツトをそれぞれ信号線４
０１，４０２、あるいは信号線４０３，４０４あるいは
信号線４０５，４０６、あるいは信号線４０７，４０８
に割り当てる。また、信号線４００には下位の１６ビツ
トを割り当てる。

本実施例において陰面消去付き描画処理の演算４７− の中心となる。画素の光強度データと陰面消去のための
奥行きデータの増分計算を行うための初期値と増分値を
設定する方法について説明する。初期値の設定は、３２
ビット信号線４２１に奥行きデータを示す１６ビツ１−
の初期値データを上位に、光強度データのうち赤色光強
度の初期値を下位に入れて人出力制御回路３３０に入力
する。また、信号線４２２には上位１６ビツトに緑色光
強度、下位１６ビツトに青色光強度の初期値を割り当て
て入出力制御回路３３０に入力する。信号線４２１の上
位１６ビツトデータは入出力制御回路３３０、信号線４
０１、セレクタ３４０を介してレジスタ３．ＬＯに入力
する。信号線４２１の下位１６ビツトデータは入出力制
御回路３３０、信号線４０２、セレクタ３４１を介して
レジスタ３１１に入力する。信号線４２２の上位１６ビ
ツトデータは入出力制御回路３３０、信号線４０３、セ
レクタ３４２を介してレジスタ３１２に入力する。信号
線４２２の下位１６ビツトデータは入出力制御回路３３
０、信号線４０４、セレクタ３４３を介８ してレジスタ３１３に入力する。増分値の設定は、３２
ビット信号線４２１に奥行きデータの増分を示す１６ビ
ツトのデータを上位に、光強度値のうち赤色光強度の増
分値を下位１６ビツトに割り当てて入出力制御回路３３
０に入力する。また、信号線４２２には上位１６ビツト
に緑色光強度の増分値、下位１６ビツトに青色光強度の
増分値を割り当てて入出力制御回路３３０に入力する。

信号線４２１の上位１６ビツトデータは入出力制御回路
３３０、信号線４０５を介してレジスタ３２０に入力す
る。信号線４２１の下位１６ビツトデータは入出力制御
回路３３０、信号線４０６を介してレジスタ３２１に入
力する。信号線４２２の上位１６ビツトデータは入出力
制御回路３３０、信号線４０７を介してレジスタ３２２
に入力する。

信号線４２２の下位１６ビツトデータは入出力制御回路
３３０．信号線４０８を介してレジスタ３２３に入力す
る。

次に画素の光強度データと陰面消去のための奥行きデー
タの増分計算を行う演算実行方法について説明する。レ
ジスタ３１０と３２０の奥行きデータとその増分値をク
リップ機構付き加算器３００で加算する。加算結果を信
号線４０９ａ、４０９ｂ、４０９ｃに出力する。信号線
４０９ａは入出力制御回路３３０の内部で３２ビツトデ
ータに変換され、信号線４２０に出力される。信号線４
０９ｂはセレクタ３４０を介してレジスタ３１０に入力
する。ここに入力したデータは次の増分計算のために用
いる。信号線４０９ｃは比較器３０４に入力する。この
時、現在計算している画素のアドレスに対応する１６ビ
ツトの奥行きデータを描画処理装置１４２の外部から信
号線４２２、入出力制御回路３３０、信号線４００を介
して比較器３０４に入力する。この比較器３０４によっ
て信号線４０９ｃを介して入力された現在計算中の画素
の奥行きデータと、信号線４００を介して入力された以
前に処理、もしくはデジタルシグナルプロセッサ１４１
が初期設定した画像表示面の同一座標上の画素の奥行き
データを比較し、その奥行きデータの大小判定結果のデ
ータを信号線４１３を介して、描画演算ユニット１４２
外部のコンデイションコードレジスタ（ＯＣＲ）に出力
する。

レジスタ３１］と３２１、レジスタ３１２と３２２、レ
ジスタ３１３と３２３の光強度値とその増分値をそれぞ
れクリップ機構付き加算器３０１゜３０２．３０３で加
算する。それぞれの加算結果は信号線４１０　ａ　、　
４１０　ｂ　、　４１１　ａ　、　４１　ｌｂ　、　４
．１２　ａ　、　４１２　ｂに出力される。信号線４１
、０　ａ　、　４１１　ａ　、　４１２　ａの３つの１
６ビツト画素データは入出力制御手段３３０の内部で１
つの３２ピッ１−データに変換され、信号線４２１に出
力される。信号線４１０　ａ　、　４１１　ａ　、　４
　］、　２ａはそれぞれセレクタ３４１，３４２，３４
３を介して、レジスタ３１１，３１２，３１．３に入力
する。ここに入力したデータは次の増分計算のために用
いる。

以上に記した説明により、演算実行時は」、データ入力
、２データ出力の演算器として信号線２１１を出力用信
号線とすることができる。また、この配置は描画処理に
特有である、頻繁に生じる初５１ 刻設定時の４データ入力を２マシンサイクルで実行する
ことができる。

Ｆｊ、ｇ、８は、描画演算ユニッＩ−１４０の演算実行
中の処理内容について示した図である。ここで、説明を
さらに理解しやすくするためにＦｉｇ、　２も併用して
いただきたい。同図において、模様の違いは、処理する
データが異なることを意味し、矢印は、処理されるデー
タの流れを示す。

演算実行中は、処理該当画素の表示面に対応する読み出
し用ア１くレスレジスタの内容に従いデータメモリ１５
０から奥行きデータを読みだし、データバス２３２を介
してレジスタ１７３に転送する（Ｆｉｇ、　８　　］、
　５０→１７３）。このとき読みだし動作直後に読み出
し用アドレスを１番地インクリメントする。次にこの奥
行きデータを信号線２１２、描画演算ユニット１４０の
入出力制御回路１３０　（ｒｊｇ、６）を介して比較回
路１−２０に入力す’、＋　（Ｆｉｇ、８　１７３−＋
１２０）　、　コ（１）とき、描画演算ユニッＩ−１４
，０内部では描画演算ユニット１４−０の外部から入力
された奥行きデータは奥行５２ きデータの増分値と同じ画像表示面のＸｒ’ｊ座標が示
す光強度データは、光強度データの増分値と加算回路１
１０　（Ｆｊｇ、６）で加算を行ない、この演算結果の
一部である奥行きデータを比較回路１２０　（Ｆｉｇ、
６）　ニ入力する（Ｆｊ、ｇ、８　１１１　Ｑ→１２０
）。これと並行してすべての演算結果は第１の情報保持
回路１００　（Ｆｉｇ、６）　（Ｆｉｇ、８　１１０→
１００）、ならびに入出力制御回路１３０　（Ｆｊｇ。

６）に入力される（Ｆｉｇ、８　１１０→１３０）。

次に比較回路１２０　（Ｆｉｇ、６）の出力である奥行
きデータの大小判定結果のデータを、信号線２０５を介
してデジタルシグナルプロセッサ内のコンデイションコ
ードレジスタ（ＣＣＲ）１７６に入力する（Ｆｊｇ、８
　１２０→１７６）。このときすべての演算結果は入出
力制御回路１３０　（Ｆｉｇ。

６）により、出力に用いる信号線２１０，２１１のビッ
ト幅に合わせてデータ変換を行ない、奥行きデータは信
号線２１０を介してレジスタ１７２に入力され、光強度
データは信号線２１１を介しテレジスタ１７４に入力さ
れる（Ｆｊｇ、８　１３０→１７２，１７４．）。次に
コンデイションコードレジスタ（ＣＣＲ）１７６に入力
される奥行きデータの大小判定結果のデータにより、処
理該当画素の奥行きデータが演算処理以前の画像表示面
上の同一アドレスの奥行きデータに比べて小さければ、
最初に奥行きデータを読みだしたアドレスと同一アドレ
スを持つデータメモリ１５０に含まれる書き込みアドレ
スレジスタの内容に従いレジスタ１７２の奥行きデータ
をバス２３０を介してデータメモリ１５０に入力し、同
時にレジスタ１７４の光強度データをバス２３１を介し
てデータメモリ１５１に入力する（Ｆｉｇ、８　１７２
，１７４→１５０，１５１）。一方上記の大小判定結果
のデータにより、処理該当画素の奥行きデータが演算処
理以前の画像表示面上の同一アドレスの奥行きデータに
比べて大きければ、データメモリ１５０．１５１への書
き込みを行なわない。この動作により、より奥行きの浅
い、表示面に近い光強度データがデータメモリ１５１に
保持される。

以上説明した構成と動作により、描画演算ユ二ッｌ−１
４０の演算器構成が簡略化され、演算結果を全て描画演
算ユニット１４０外部に出力することにより、実行する
処理も規則性を保つことが可能になる。このため描画演
算ユニッｌ−１，４０をパイプライン動作で動かす場合
、処理のオーバーヘッドが低減され、処理速度の向上を
実現できる。

Ｆｊｇ、９は本発明の他の実施例のデジタルシグナルプ
ロセッサのブロック図である。以下、説明を筒部にする
ために、先に記された実施例中と共通する働きの部分に
ついては、その説明を省略する。

本実施例はＦｉｇ、９に示ずように、描画演算ユニッ１
〜８４０からコンデイションコー１くレジスタＣＣＲ６
７６に比較結果を反映するための信号線を持たない構成
であり、配線数が少なくなる効果が有る。しかし本実施
例では描画演算ユニッｌ−８４０は例えばＦｊｇ、　１
０に示す構成をとる必要がある。

すなわち、Ｆｊｇ、］○中比較回路８５０の比較結果の
（データの）属性を信号線９０７を介して入出力制御回
路８４９へ入力して８４９を制御し、信号線２０４＆介
して入出力制御回路８４９に入５− 力する加算回路１　］、　Ｏのデータを描画演算ユニッ
ト８４０から出力する。入出力制御回路８４９は図示し
ない遅延回路を内蔵し、信号線９０７の制御により遅延
を１マシンサイクル生じ、出力のタイミングをとる。

Ｆｉｇ、　１１は、描画演算ユニツｌ−８４０の演算実
行のタイムテーブル図である。以下、Ｆｌｇ、１１．を
使って描画演算二二ッＩ−８４，０の動作を説明する。

時間Ｔ２で演算結果のデータが加算回路］１０から比較
回路８５０へ入力され（１１０→８５０）、入出力制御
回路８４９へも入力される（１．〕、０→８４９）。時
間ゴ３で、比較回路８５０の出力である奥行きデータの
大小判定結果のデータが入出力制御回路８４９へ入力さ
れる（８５０→８４９）。

その後時間Ｔ４で上記演算結果のデータが入出力制御回
路から外部（レジスタ）へ出力される（８４９→６７３
，６７４）。このため、１演算の実行終了まで５マシン
サイクルの時間がかかり、Ｆｌｇ。

８で示された実施例に比較して、１マシンサイクル遅く
なる。また、演算実行時に限り入出力制御６ 手段８４９において遅延を生じさせなければならず、デ
ータの初期設定時とのタイミングの取り方の違いから、
内部と外部の信号線の接続機構が遅延回路を設けること
により複雑になる。

Ｆｉｇ、　１２は本発明の他の実施例のデジタルシグナ
ルプロセッサのブロック図である。本実施例もＦｊ、ｇ
、９で示された実施例と同様、描画演算ユニット６４０
からコンデイションコードレジスタ（ＯＣＲ）６７６へ
の信号線を持たない構成で、配線数が少なくなる効果が
ある。Ｆｊｇ、、１３に本実施例の描画演算ユニット６
４０のブロック図を示す。

本実施例では加算回路１１０の出力は比較回路９６０お
よび情報保持回路９６１に入力されて、情報保持回路９
６１に一旦保持される。つぎに、出力ゲー１〜９６２に
よって比較回路９６０の出力と、情報保持回路９６１の
出力が順々に信号線９２１を介して入出力制御回路９５
９に入力される。

Ｆｉｇ、　１４は描画演算ユニット６４０の演算実行の
タイムテーブル図である。以下Ｆｉｇ、　１４を用いて
動作を説明する。

Ｆｊ、ｇ、　１４の時間Ｔ２に演算結果のデータが加算
回路から比較回路へ入力され（１１０→９６０）、また
情報保持回路へも入力される（１１０→９６１）。つぎ
に時間Ｔ３で属性出力（コンデイションコードレジスタ
ＯＣＲ反映）（９，６１→９５９）を受けた後、時間Ｔ
４（９５９→６７３，６７４．）で上記演算結果の外部
への出力を行なっている。

このため、１演算の実行終了までやはり５マシンサイク
ルの時間がかかり、Ｆｉｇ、８で説明した動作に比較し
て、１マシンサイクル遅くなっている。

また、遅延のための情報保持回路９６１や出力制御のゲ
ート９６２が必要になっている。

Ｆｉｇ、　１５は本発明のＦｉｇ、　５の実施例による
描画演算ユニットのブロック図である。本実施例は、描
画演算ユニットのデータ処理／データ・インタフェース
系の構成を示している。Ｆｊ、ｇ、　１５において、４
１３　ａ　、　４１３　ｂ　、　４１３　ｃ　、　４−
１４　ａ　。

４１４ｂ、４１５ａ、４１５ｂ、４１６ａ、４１６ｂは
１６ビツトの信号線、４１７，４１．８は３２ビツトの
信号線、４５０はデータ変換回路、４６０は入出力制御
回路である。

データ変換回路４５０はＦｉｇ、　７における入出力制
御回路３３０において描画演算ユニット１４２から外部
へデータ出力する際のデータ変換処理を入出力制御回路
３３０の外部で実現するものである。この変換処理は描
画演算ユニット１４３の外部の命令メモリ１５２から読
み出され命令デコーダ１５３によりデコードされた信号
に従って、任意に設定が可能である。データ変換回路４
５０を設けることにより、特に１６ビツトの画素データ
３種類を３２ビツト以下の任意のビット幅に圧縮して、
３２ビツトの信号線４１８に出力することができる。ま
た入出力制御回路４．６０は描画演算ユニット１４３の
内部信号線と外部信号線を接続するだけで良い。

本実施例によれば、デジタルシグナルプロセッサ外部に
置かれる表示装置等の入力データのビット幅にあわせた
画素データを上位づめ、下位づめあるいは任意の形式に
変換して出力できる効果がある。

９ Ｆｊｇ、１６は本発明のＦｉｇ’、５の実施例による描
画演算ユニットのブロック図である。描画演算ユニット
のデータ処理／データ・インタフェース系の構成を示し
ている。Ｆｉｇ、　１６において、１４４は描画演算ユ
ニット、４３０，４３１は３２ピッ１〜信号線、４３２
ａ、４３２ｂ、４３２ｃ、４３３ａ、４３３ｂ、４３４
ａ、４３４ｂ、４３５ａ。

４３５ｂは１６ビツト信号線、４６０は入出力制御回路
である。

本実施例は、Ｆｉｇ、　１５におけるデータ変換回路４
５０にかえて、１６ビツト信号線のデータ変換をワイヤ
ド・ロジックで実現したものである。ここでは信号線４
３３ａ、４３４．ａ、４３５ａを介して転送される符号
付き１６ビツトの出力用画素データ３種類をそれぞれ符
号無し８ピッ１−データに変換し、他に８ビツトのデー
タを加えて、３２ビツトの信号線４３１を形成する。ま
た、信号線４３２ａを介して転送される符号付き１６ビ
ツトの奥行きデータに対し、他に１６ビツトのデータを
加えて、信号線４３０を形成する。

０ 本実施例によれば、描画演算ユニット１４４から出力さ
れる画素データのビット長は固定されるが、符号付き１
６ビツトデータを符号無し８ビツトのデータに高速に変
換できる効果がある。

Ｆｉｇ、１７は本発明のＦｊ、ｇ、５の実施例による描
画演算ユニツ１−のブロック図である。描画演算ユニッ
トのデータ処理／データ・インタフェース系の構成を示
している。Ｆｉｇ、１７において、１４５は描画演算ユ
ニット、５００は入出力制御回路、５０１はデータ変換
回路、５０２，５０３は１６ビツトのクリップ付き加算
器、５０４は１６ビツト比較器、５０５は１６ビツトの
デマルチプレクサ、５０６は、描画演算ユニット１４５
の外部の命令メモリ１５２から読み出され、命令デコー
ダ１５３によりデコードされた信号に従って、５３１ａ
と５４０ｂの信号線のいずれかをレジスタ５１０と５１
２のどちらかに出力するセレクタ、５０７は、描画演算
ユニット１４５の外部の命令メモリ１５２から読み出さ
れ、命令デコーダ１５３によりデコードされた信号に従
って、５３１ｂと５４１ｂの信号線のいずれかをレジス
タ５１１と５１３のどちらかに出力するセレクタ、５０
８は描画演算ユニット１４５の外部の命令メモリ１５２
から読み出され、命令デコーダ１５３によりデコードさ
れた信号に従って５３２８の信号線をレジスタ５２０と
５２２のどちらかに出力するセレクタ、５ｏ９は描画演
算ユニット１４５の外部の命令メモリ１５２から読み出
され、命令デコーダ１５３によりデコードされた信号に
従って５３２ｂの信号線をレジスタ５２１と５２３のど
ちらかに出力するセレクタ、５１０，５１１，５１２，
５１３゜５２０．５２１，５２２，５２３は１６ビツ１
−レジスタ、５３０，５３１，５３２，５３３，５４０
ａ、５４０ｂ、５４１ａ、５４１ｂ、５４２゜５４３は
信号線である。

本実施例はＦｉｇ、　１５の加算器４つの構成が加算器
２つの構成になった場合にカラー描画処理を行なうもの
である。Ｆｉｇ、　１７において、デマルチプレクサ５
０５は外部の命令メモリ１５２から読み出され、命令デ
コーダ１５３によりデコードされた信号に従って信号線
５４０ａのデータを信号線５４２，５４３両方に出力す
る状態と、信号線５４０ａのデータを信号線５４２にの
み出力する状態に切り替える動作を行なう。この動作は
１マシンサイクルごとに切り替わる。

データ変換回路５０１は外部の命令メモリ１５２から読
み出され、命令デコーダ１５３によりデコードされた信
号に従って信号線５４２を介した１６ビツトの奥行きデ
ータを出力し、信号線５４１ａを介した１６ビツト符号
付き画素データを符号無し８ビツトのデータに変換して
データ変換回路５０１内に保持し、次の演算で信号線５
４１ａ。

５４２を介して入力する２つの１６ビツト符号付き画素
データを符号無し８ビツトの画素データに変換した後、
前の演算で保持している８ビツトの画素データおよび８
ビツトの任意のデータを加えて３２ピッ１−のデータと
して信号線５３３に出力する。

加算器５０２に入力されるデータは、第１のマシンサイ
クルで奥行きデータを保持するレジスタ３ ５１２とその増分値を保持するレジスタ５２２、第２の
マシンサイクルで緑色光強度データを保持するレジスタ
５１０とその増分値を保持するＬ／ジスタ５２０である
。同様に加算器５０３に入力されるデータは最初が赤色
光強度データを保持するレジスタ５１３とその増分値を
保持するレジスタ５２３、次が青色光強度データを保持
するレジスタ５１１とその増分値を保持するレジスタ５
２１である。このため加算器５０２による最初の加算後
の演算結果である、奥行きデータはデマルチプレクサ５
０５を介して、比較器５０４とデータ変換手段５０１に
入力される。また、信号線５４０ｂ、セレクタ５０６を
介してレジスタ５１２に演算により更新された奥行きデ
ータを入力する。このときレジスタ５１２に対する奥行
きデータの入力と並行して、加算器５０３で演算された
光強度値は信号線５４　ｌ　ｂ、セレクタ５０７を介し
てレジスタ５１３に入力する。一方、信号線５４１ａを
介する１６ビツトの緑色光強度の演算結果は、データ変
換回路５０１内部で符号無し８ビツトのビ ット 線５４２を介する奥行きデータは、データ変換回路５０
１で１６ビツトのデータを付加され、３２ビットの信号
線５３３に出力される。次に比較器５０４は信号線５４
３を介して入力される演算結果の１６ビツトの奥行きデ
ータとあらかじめ描画演算ユニット１４５の外部から信
号線５３０を介して入力された１６ビツトの奥行きデー
タを比較して、その大小比較した結果の属性のデータを
描画演算ユニット１４５の外部にあるデジタルシグナル
プロセッサ内のコンデイションコードレジスタ（ＯＣＲ
）（図示せず）に入力する。この時描画処理装置１４５
の外部から入力される奥行きデータは、情報処理装置に
より内部で実行される奥行きデータの演算出力と命令メ
モリにより同期がとられて、２マシンサイクルに１回入
力される。

信号線５３３に出力された奥行きデータは、入出力制御
回路５００を介して信号線４２０から描画演算ユニット
１４５の外部へ出力される。これと並行して、レジスタ
５１０と５２０、レジスタ５１１と５２１の増分計算が
行なわれ、レジスタ５１０と５２０の演算結果はデマル
チプレクサ５０５、信号線５４２を介して、データ変換
回路５０１に入力され、レジスタ５１１と５２１の演算
結果は信号線５４１ａを介してデータ変換回路５０１に
入力され、それぞれ符号付き１６ビツトのデータを符号
無し８ビツトの緑色光、青色光強度データに変換され、
−時保持されていた前回の８ビット赤色光強度データ、
および８ビツトの空データを付加されて、３２ビット信
号線５３３に出力される。これと並行して、それぞれの
演算結果はセレクタ５０６，５０７を介してレジスタ５
１０。

５１１に入力する。３２ビット信号線５３３に出力され
た３つの光強度データは、次の増分計算が始まる最初の
マシンサイクルで描画演算ユニット１４５の外部に出力
される。

また、光強度データが１種類の場合、データ変換回路５
０１で３２ビツトのデータに変換する際に奥行きデータ
と光強度データを１つにまとめるようにし、１マシンサ
イクルごとに描画演算二二ット１４５の外部から奥行き
データを入力することによって、単色の陰面消去付き描
画処理の増分計算を実行することができる。この時の演
算は、第１のマシンサイクルで行なう処理が連続して行
なわれる。

本実施例によれば、Ｆｉｇ、１６で示した実施例と比較
して３つの光強度を演算する場合に２倍の時間がかかる
が、デジタルシグナルプロセッサの出力光である例えば
表示装置のような外部装置がデジタルシグナルプロセッ
サの半分の動作速度であった場合、演算結果の光強度デ
ータを直接出力できる効果がある。またデジタルシグナ
ルプロセｙすの動作速度が早く、外部装置が遅い場合に
演算器の構成が簡略化できる効果がある。

本発明の骨子は上記実施例に限定されるものではなく、
種々の変形が可能であることはいうまでもない。例えば
、画素データを描画演算ユニット内部で１６ビツト、外
部出力時に８ピツ１〜にしているが、演算に必要な精度
や外部機器に要するピッ［・長に合わせても同様の効果
がある。

７− さらに、上記実施例では赤色、緑色、青色光強度とその
増分値を入れるレジスタを特定していたが、各光強度値
とその増分値の対応が取れていれば、特に使用するレジ
スタとそこに記憶するデータの内容が実施例と異なって
いても良い。また、光強度に限らず、画面上の位置に付
随する他のデータについても同様の効果が発揮できる。

〔発明の効果〕

本発明によれば、奥行きデータの大小判定結果のデータ
が描画演算ユニットの外部へ出力されることにより、描
画演算ユニッｌ〜の中ではその判定結果に基づき描画演
算結果のデータの入替えを行なう必要がない。このため
データ計算のパイプライン処理の段数が深くならず、高
速計算ができる効果がある。

また本発明によるデジタルシグナルプロセッサでは、奥
行きデータの大小判定結果を受けて描画データのメモリ
書き込みの有無を決定するためにフラグレジスタを設け
ればよい。このため簡略なデジタルシグナルプロセッサ
の構成で、実行時に８ 生じる処理のオーバーヘッドを削減した、高速計算がで
きる効果がある。

また描画演算ユニットど外部との間でデータを伝達する
入出力手段のうち少なくとも１個を双方向切り替え可能
な入出力手段とすることにより、デジタルシグナルプロ
セッサ内の他の演算器と整合性を持つインターフェース
が、少数の入出力手段で構成できる効果がある。これに
より、命令デコーダが簡略化できる効果がある。

また、本発明によれば、描画演算結果のデータを次の増
分計算に使いながら、このデータを任意のビット長に変
換して出力できる効果がある。

また、描画演算ユニットにデータの入出力制御手段を設
けることにより、カラー画像の計算等でしばしば必要に
なる、演算器を並列に配置した演算の実行が可能になる
。このため高速演算ができる効果がある。

【図面の簡単な説明】

Ｆｉｇ、　１は、本発明のデジタルシグナルプロセッサ
と表示装置との接続関係を示す図、 Ｆｊ、ｇ、２は、本発明のデジタルシグナルプロセッサ
の一例を示したブロック図、 Ｆｉｇ、　３は、Ｆｉｇ、　２のデータメモリ或いはフ
レームメモリの内部をより詳細に示した図、Ｆｊｇ、４
は、命令パイプライン構造について示した図、 Ｆｉｇ、５ば、本発明の他の実施例によるデジタルシグ
ナルプロセッサのブロック図、 Ｆｉ４．６は、本発明のＦｉｇ、　５の実施例による描
画演算ユニットのブロック図、 Ｆｉｇ、　７は、本発明のＦｉｇ、　５の実施例による
描画演算ユニットの内部構成のブロック図、Ｆｉｇ、　
８は、描画演算ユニットの演算実行中の処理内容につい
て示した図、 Ｆｉｇ、９は、本発明の他の実施例のデジタルシグナル
プロセッサのブロック図、 Ｆｉｇ、ＩＱは、Ｆｉ、ｇ、９の実施例による描画演算
ユニットのブロック図、 Ｆｉｇ、１１は、描画演算ユニットの演算実行のタイム
テーブル図、 Ｆｉｇ、１２は、本発明の他の実施例のデジタルシグナ
ルプロセッサのブロック図、 Ｆｉｇ、　１３は、Ｆｉｇ、１２の実施例による描画演
算ユニットのブロック図、 Ｆｊ４．１４は、描画演算ユニットの演算実行のタイム
テーブル図、 Ｆｉｇ、　１５は、本発明のＦｉｇ、　５の実施例によ
る描画演算ユニットのブロック図、 Ｆｉｇ、　１６は、本発明のＦｉｇ、５の実施例による
描画演算ユニットのブロック図、 Ｆｉｇ、　１７は、本発明のＦｉｇ、５の実施例による
描画演算ユニットのブロック図、 Ｆｉｇ、　１８は、従来技術による情報処理装置のブロ
ック図、 Ｆｉｇ、　１９　（Ａ　）は、三次元空間に第１の物体
として平面の三角形を置いた図、 Ｆｉｇ、　１９　（Ｂ　）は、三次元空間に他の物体と
して平面の三角形を置いた図、 Ｆｉｇ、　１９　（Ｃ）は、Ｆｉｇ、　１９　（Ａ　）
及びＦｉｇ、　１９（Ｂ）の平面の三角形を同時に同一
平面上に置いた図 Ｆｉｇ、　２０は、 二次元画面の１スキヤンライン 分の処理のフローチャート図である。 第 １９図 （Ａ） 第 ０ 図 ン 第 ■ 図 −区ヱ］ 手続補正書（絋） 平成　３年３

Claims (1)

1. 【特許請求の範囲】 １、表示画面に描かれる第１図形の各画素の奥行きを示
   す奥行きデータを蓄えるためのメモリ手段と 上記表示画面に描かれる第２図形の奥行きを示す奥行き
   データを供給するためのデータ供給手段と 上記メモリ手段と上記データ供給手段にｃｏｕｐｌｅさ
   れる演算手段と 上記演算手段の演算結果を条件とし、指定された条件が
   成立しているとき書き込みを実行させる条件付きデータ
   書き込み命令に従って上記データ供給手段が上記演算手
   段に供給しているデータを選択的に上記メモリ手段に供
   給する制御手段を含むデジタルシグナルプロセッサ。 ２、上記演算手段は、減算処理を行うことを特徴とする
   特許請求の範囲第１項記載のデジタルシグナルプロセッ
   サ。 ３、上記制御手段は、上記データ供給手段が蓄えている
   データに書替えるための指示をする信号を上記メモリ手
   段に供給する書替え信号供給手段を含むことを特徴とす
   る。特許請求の範囲第２項記載のデジタルシグナルプロ
   セッサ。 ４、上記書替え信号供給手段は、上記減算処理の結果が
   正あるいは負であることを示すネガティブビットを持つ
   ｃｏｎｄｉｔｉｏｎ　ｃｏｄｅｒｅｇｉｓｔｅｒを含む
   ことを特徴とする特許請求の範囲第３項記載のデジタル
   シグナルプロセッサ。