JPH0319049A - アクセス制御方法及び情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 主記憶装置の一部のデータの写しを保持する緩衝記憶装
置を中央処理装置内に具備し、且つ、前記中央処理装置
を複数個有し、自中央処理装置が、他中央処理装置の主
記憶装置のある領域からのデータの取り出し及び格納を
禁止し、自中央処理装置が前記領域のデータにアクセス
する情報処理装置に関し、 前記ロックアクセスを高速に行うことを目的とし、 自中央処理装置が、主記憶装置を制御する主記憶制御部
に対して、前記領域の他中央処理装置のアクセスを禁止
する指示を行い、前記領域のアドレスが、自中央処理装
置内の緩衝記憶装置に登録されていれば、前記指示を行
う以前の他中央処理装置の主記憶装置への格納により主
記憶装置と自中央処理装置内の緩衝記憶装置の前記領域
の内容の不一致が生じないことを確認できた時に、前記
緩衝記憶装置に前記データのアクセスを行う構成とする
。

〔産業上の利用分野〕

複数の中央処理装置（以下、ＣＰＵと称す）を備える情
報処理装置に於いて、自ＣＰＵが主記憶装置（以下、“
ＭＳＵと称す）のある領域の他ＣＰＵからの取り出し、
又は格納をある一定期間禁止し、その間に２９　ｊＪＩ
域のデータを自ＣＰＵが取り出す操作は、ＣＰＵ間の排
他制御の為に、しばしば行われている。この操作をロッ
クアクセスと呼ぶ。

本発明は前記ロックアクセスに関するものである。

〔従来の技術〕

前記ロックアクセスは、通常ｒＴＥＳＴ　ＡＮＤ　５Ｅ
Ｔ（テストアンドセット）命令Ｊ　、　　ｒｃＯＭＰＡ
Ｒｔ！　ＡＮＤＳＷＡＰ（コンベアアンドスワップ）命
令」と一般に言われている命令で行われている。

さて、近年のＣＰＵは、殆どのものがＭＳＵのデータを
保持する緩衝記憶装置、所謂キャッシュメモリ、ローカ
ルバッファストレージを保持している。

しかし、ロックアクセスの場合は、必ず最新のＭＳＵの
データが必要とされるため、ロックしたい領域のデータ
がキャッシュにある場合でも、常にＭＳＵからデータを
とっていた。

従来のロックアクセスの概略を説明する。

（１）　　ＣＰＵｌ０はロックすべきアドレスのデータ
がキャッシュに有り無しに係わらず、主記憶制御装置（
以下、ＭＣＵと称す）に対して、前記アドレスのＣＰＵ
ｌｌ０からの取り出し要求を送出する。

（２）前記要求を受は取ったＭＣＵはロックすべきアド
レスがＣＰＵＩＩＩによりロック中で無ければ、ＣＰ　
Ｕｌｌによりロックを設定する。ロックすべきアドレス
がＣＰ　Ｕｌｌｌによりロック中であれば、そのロック
が解除されるまで待たされる。ロックを設定した後、該
アドレスのデータの取り出しをＭＳＵに要求する。

（３）前記要求を受は取ったＭＳＵは、前記アドレスの
データの取り出し、ＭＣＵ経由でＣＰＵｌ０に送る。

（４）該データを受は取ったＣＰＵｌ０は、必要の処理
を行った後、ロック解除の要求をＭＣＵに出して、ＭＣ
Ｕはロック解除を行う。

以下、図面を参照して詳しく説明する。

第１４図は、従来のマルチプロセッサシステムで構成さ
れる情報処理装置の構成図で、図中、１０はＣＰＵｌ０
１１１はＣＰ　Ｕｌｌ、１０１は命令実行部（以下、Ｉ
Ｕと称す）　、１０２は緩衝記憶制御部（以下、ＳＵと
称す）、２０はＭＣＵ、３０はＭＳＵである。

ＣＰ　ＵｌｌはＣＰＵｌ０と同様の構成である。第１５
図はＳＵのＩＵリクエスト制御部、第１６図はＳＵのプ
ライオリティ制御部、第１７図はＳＵのキャッシュ制御
部、第１８図はＳＵのＭＣＵリクエスト制御部、第１９
図はＭＣＵポート制御部、第２０図はＭＣＵのリクエス
ト制御部、第８図はＭＣＵのプライオリティ制御部、第
１０図はＭＣＵムーブイン制御部である。第１３図は従
来例を説明する為のタイムチャート図である。タイムチ
ャート図のＯで表される数字はτの動作を示す、以下、
■、■、■・・・でｌτ毎の動作を示す。

以下、図面を参照して、動作例を説明する。

■　ロックアクセス時に、ＩＵＩＯＩ　　（第１４図）
は、Ａ−ＰＣ−Ｒ１１！ＱとＡ−ＬＯＣＫを同時にオン
し、Ａ−ＰＣ−ＳＴ−ＡＤＲＳでアドレスを、５Ｕ１０
２に指定する。ＩＵＩＯｌから５Ｕ１０２への信号で、
八−ＦＣ−ＲＥＱはフェッチ要求。

Ａ−ＳＴ−Ｒ１！口はストア要求、＾−ＬＯＣＫはロッ
ク獲得要求、＾−ＦＣ−ＳＴ−ＲＥＱは上記それぞれの
要求のアドレス。

Ａ−５Ｔ−ＤＡＴＡはストア要求のストアデータを表す
。

ＩＵＩＯＩからの各要求を５Ｕ１０２が完了するとＳＴ
Ｖ信号をＩＵＩＯＩに送り、該各要求がフェッチであっ
た場合は、同時にＦＣ−ＯＡ’ｌ’八でフェッチデータ
をＩＵｌｏｌに送る。また５Ｕ１０２は、ＭＣＵ２０に
おいてストア要求が完了していない場合は、ＩＵｌｏｌ
にＢＵＳＹ信号を送る。ＩＵＩＯＩは一つの要求を５Ｕ
１０２に送ると、５Ｕ１０２からＳＴＶ信号が送られで
きて、且つＢＵＳＹ信号がオフになってからＩＵ　１０
１は次の要求を５Ｕ１０２へ送ることが出来る。

さて、前記Ａ−ＦＣ−ＲＥＱ、　Ａ−ＬＯＣに、Ａ−Ｐ
Ｃ−ＳＴ−＾ＤＲＳはそれぞれ、５Ｕ１０２のＩＵリク
エスト制御部（第１５図）に入力される。

■　１τ後、前記５Ｕ１０２のセットリセットラッチ３
１に前記Ａ−ＦＣ−ＲＥ口によって、Ｂ−ＰＣ−ＲＥＱ
がセットされる。前記Ａ−ＬＯＣＫ、　Ａ−ＰＣ−５Ｔ
−ＡＤＲＳも各々セットリセットラッチ３４．３３にセ
ットされ、Ｂ−ＬＯＣＫ、Ｂ−ＦＣ−ＳＴ−ＡＤＲＳが
出力される。

前記Ｂ−ＦＣ−ＲＥＱは、５Ｕ１０２のプライオリティ
制御部（第１６図）に送られ、優先権がとれると、プラ
イオリティ回路４５からＢ−ＦＣ−ＧＯ信号が出力され
る。前記Ｂ−ＦＣ−ＧＯによって、５Ｕ１０２のプライ
オリティ制御部（第１６図）では、セレクタ４７によっ
て、Ｂ−ＦＣ−ＳＴ−八〇Ｒ５が選択され、Ｂ−ＣＡＣ
ＨＢ−ＡＤＲＳとして出力される。

前記Ｂ−ＦＣ−ＲＥＱ、　Ｂ−ＬＯ（Ｊ、　Ｂ−ＦＣ−
ＳＴ−ＡＤＲＳ、　Ｂ−ＰＣ−Ｇｏ、　Ｂ−ＣＡＣＨＩ
！−ＡＤＲＳはそれぞれ、５Ｕ１０２のキャッシュ制御
部（第１７図）に入力する。

■　１τ後、Ｂ−ＦＣ−ＧＯはレジスタ５７にセットさ
れ、Ｃ−ＦＣとして出力される。又、Ｂ−ＬＯＣＫはレ
ジスタ５９にＣ−ＬＯＣＫとしてセットされる。

更に、前記Ｃ−ＦＣ，Ｃ−ＬＯＣＫは、５Ｕ１０２のＭ
ＣＵリクエスト制御部（第１８図）に送られ、＆回路６
６からＣ−ＦＣ−ＬＯＣにが出力される。又、Ｂ−ＦＣ
−５Ｔ−ＡＤＲＳは、レジスタ６３にセットされ、Ｃ−
ＦＣ−ＳＴ−ＡＤＲＳが出力される。

■　ＭＣＵリクエスト制御部（第１８図）のレジスタ６
０１からＭＣＵ−Ｒ１１ｉＱが出力される。前記ＭＣＵ
−ＲＥＱは、前記Ｃ−ＰＣ−ＬＯＣにがオア回路６８を
経て出力される。又、？ＩＣＵ−ＲＥＱ−ＣＯＤＥがレ
ジスタ６０３が出力される。前記ＭＣＵ−ＲＥローＣ０
ＤＥは、前記Ｃ−ＦＣ−ＬＯＣＫがエンコーダ６９でエ
ンコードされて、レジスタ６０３にＭＣＵ２０にリクエ
ストする際のコードであるＭＣＵＲＥＱ−ＣＯＤＥ！を
セットし、レジスタ６０３から出力されるものである。

前記ＭＣＵ−ＲＥＱ−ＣＯＤＥはロック獲得とＭＳＵ３
０からのデータの要求を示している。

又、ＭＣＵ−ＲＥＱ−ＡＤＲＳがレジスタ６０４から出
力される。前記ＭＣυ−ＲＥＱ−＾ＤＲＳは、前記Ｃ−
ＦＣ−ＳＴ−ＡＤＲＳがしジスタロ０４にセットされて
出力されるものである。

前記ＭＣＵ−ＲＥＱ、ＭＣＵ−Ｒ１！Ｑ−ＣＯＤＥ！、
ＭＣＵ−ＲＢＱ−ＡＤＲＳはＭＣＵポート制御部（第１
９図）に出力される。

■　ＣＰＵ＃Ｏからロック獲得要求を受けたＭＣＵは、
ＰＯＲＴ　Ｏ−ＲＥＱ、　ＰＯＲＴＯ−Ｒｆ！Ｑ−ＣＯ
ＤＥをレジスタ７１゜レジスタ７２．レジスタ７３から
出力される。前記信号はそれぞれ、ＭＣＵ−ＲＥＱＩＯ
，ＭＣＵ−ＲＥＱ−ＣＯＤＥＩＩＯ，ＭＣＵ−ＲＥＱ−
ＡＤＲ５ＩＯが、ＭＣＵボート制御部（第１９図）に入
力することで行われる。

前記ＰＯＲＴ　０−ＲＥＱ−ＣＯＤＥはデコーダ７５で
デコードされ、ＦＣ−ＬＯＣＫをアンド回路７７に出力
する。

ＭＣＵプライオリティ回路（第８図）では、ＣＰＵＩＩ
Ｉのロックアドレスと同じアドレスのフエフチ、ストア
、ロックを行おうとすると、比較回路８１と、＆回路８
３により、ＰＯＲＴ−ＬＯＣＫ−ＭＣＨ信号が出力され
、優先権は得られない、優先権は、　ＰＯＲＴＩＩ−Ｌ
Ｏ（Ｊ−ＶＡＬがオフニなれば、ＦＯＲＴ　０−ＧＯが
ＭＣＵプライオリティ回路８５から出力されることによ
って得られる。

■　前記ＦＯＲＴ　０−ＧＯがＭＣＵプライオリティ回
路（第８図）からＭＣＵボート制御部（第１９図）のア
ンド回路７７に入力され、レジスタ７９から、ＰＯＲＴ
Ｏ−Ｌｏｃｋ−ＶＡＬとＰＯＲＴ　０−ＬＯＣＫ−ＡＤ
ＲＳがオンになり、ＰＯＲＴ　０−ＬＯＣに〜ＡＤＲＳ
で示されるアドレスがロック中であることが示される。

■　ＭＣＵリクエスト制御部（第２０図）に、前記ＦＯ
ＲＴ　０−ＧＯ信号が入力され、レジスタ９０６から、
ＭＳＵ−ＲＥＱが出力され、又、セレクタ９２により、
ＰＯＲＴ　０−ＲＥＱ−ＡＤＲＳが選択され、レジスタ
９１３からＭＳＵ−ＲＨＱ−ＡＤＲＳがセットされ、Ｍ
ＳＵにＭＳＵ−ＲＥＱ−ＡＤＲＳで示されるアドレスに
アクセスすることを要求する。

■　ＭＳＵ３０は前記アドレスにアクセスし、データを
読みだす。

■　ＭＳＵ３０は、ＭＣＵ２０のＭＣＵムーブイン制御
部（第１０図）に、ＭＣＵ−Ｍｌ−ＲＥＱ、ＭＣＵ−Ｍ
ｌ−ＣＰＵ−ＮＯ。

ＭＣＵ−Ｍｌ−ＡＤＲＳ、　ＭＣｕ−旧−ＤＡＴＡを出
力する。　ＭＣ１ｌ−旧ＲＥＱは、ムーブイン要求を示
し、ＭＣＵ−Ｍｌ−ＣＰＵ−ＮＯは、ムーブインするＣ
ＰＵを表す、ここではオフでＣＰＵ＃Ｏを、オンでＣＰ
Ｕ＃１を示す、　ＭＣＵ−Ｍｌ−ＡＤＲＳはムーブイン
するアドレスである。　ＭＣＵ−旧−ＤＡＴＡはムーブ
インするデータである。

（ＩＤ　　ＣＰＵ−Ｍｌ−ＲＥＱＩＯ，ＣＰＵ−Ｍｌ−
ＲＥＱ−ＡＤＲＳ　＃０．ＣＰＵ−ＭＩＲＥローＤＡＴ
＾＃０が、レジスタ１１８．１２０．１２２から出力さ
れる。

■　前記ＣＰＵ−Ｍｌ−ＲＥＱＩＯ，ＣＰｔ１−Ｍｌ−
ＲＥＱ−ＡＤＲＳＩＩＯ，ＣＰＵ−Ｍｌ−ＲＥＱ−ＤＡ
ＴＡＩＩＯがそれぞれ、５Ｕ１０２のプライオリティ制
御部（第１６図）のレジスタ４１．レジスタ４２、レジ
スタ４３ニ入力し、Ｂ−Ｍｌ−ＲＥＱ、　Ｂ−Ｍｌ−Ａ
ＤＲＳ、　Ｂ−Ｍｌ−ＤＡＴＡとして出力される。プラ
イオリティ回路４５でプライオリティがとれると、Ｂ−
Ｍｌ−Ｇｏが出力される。前記Ｂ−Ｍｌ−ＧＯはセレク
タ４７に入力され、Ｂ−ＣＡＣＨＩ！−＾ＤＲＳとして
Ｂ−Ｍｌ−ＡＤＲＳが選択される。

又、５Ｕ１０２のキャッシュ制御部（第１７図）のセレ
クタ５３では、Ｂ−旧−ＧＯによって前記Ｂ−旧−ＤＡ
Ｔ八へ選択される。

キャッシュ５４には、Ｂ−旧−ＧＯ，Ｂ−旧−ＡＤＲ３
，ＢＣＡ　ＣＩＩ　Ｂ−八〇ＲＳが入力し、データがム
ーブインする。

レジスタ５５．５６には、Ｂ−１−ＤＡＴＡ及びＢ−Ｍ
ｌ　−ＧＯが入力する。

■　前記レジスタ５５．５６から、Ｃ−Ｍｌ−ロＡＴＡ
、Ｃ−旧が出力される。前記Ｃ−Ｍｌによって、セレク
タ５０１でＣ−Ｍｌ−ＤＡＴＡが選択され、レジスタ５
０２にセットされる。

■Ｃ−Ｍｌはオア回路５０４．レジスタ５０５を経て、
ＳＴＶを出力する。又、レジスタ５０２からはＭＳＵ３
０から読み取ったデータである所のＰＣ−ＤＡＴ八をＩ
Ｕ　１０１に送り、一連のロックアクセスが終了する。

〔発明が解決しようとする課題〕

以上、説明した様に、ロックアクセスの場合は、ロック
すべきデータがキャッシュにある場合でも、必ずＭＳＵ
からデータを取り出していた。それは、ロックを制御し
ているのはＭＣＵであり、又、ロックすべきデータがキ
ャッシュにあるかどうかは、アドレスがキャッシュでヒ
ツトしたかどうかで判断できるが、ＭＣＵがいつロック
したかをＣＰＵが知る手段が無いため、仮に、キャッシ
ュでヒツトしても、前記データを読みだすタイミングが
判らないからである。

従って、必ずＭＣＵでロックした後に、ＭＳＵからデー
タを読み取り、ＣＰＵに前記データを転送していた。

然し、ＭＳＵはキャッシュに比較して、アクセス時間が
かなり遅い。通常の情報処理装置では、数十τかかるた
め、処理速度の低下は否めない。

よって、本発明の目的とする所は、上記課題を悉く解決
する手段を提供し、情報処理装置のロックアクセス時の
処理速度を低下させないことを目的とする。

〔課題を解決する為の手段〕

第１図は本発明の原理説明図である０図中、１０．１１
はＣＰＵ、１０１はＩＵ、５４は緩衝記憶装置。

所謂キャッシュメモリ、３はロックアクセスアドレス保
持手段、２０１はＣＰＵｌ０がＭＣＵ２０に対してロッ
クアクセスを指示して、他ＣＰｔＪ１０からのＭＳＵ３
０のある領域のデータ格納の禁止を行ったら、データ格
納禁止が指示されたことを伝える禁止報告手段である。

ＳＵは５４０はＳＵ制御部である。

複数のＣＰＵｌ０，１１がＭＳＵ３０を共用して使用し
且つ、前記ＣＰＵｌ０，１１がＭＳＵ３０の一部のデー
タの写しを保持し、送出されてきたアドレスにデータ格
納又は前記アドレスがらデータの読み出しを行う緩衝記
憶装置５４をＣＰＵｌ０，１１内に具備し、自ＣＰＵｌ
０が他ＣＰＵＩＩのＭＳＵ３０のある領域からのデータ
の取り出し及び格納を一定期間禁止するロックアクセス
をＭＣＵ２０に指示する情報処理装置に関し、ＣＰＵｌ
０がＭＣＵ２０に対して、ロックアクセスを指示して、
他ＣＰ　ＵｌｌからのＭＳＵ３０のある領域のデータ格
納の禁止を行ったら、データ格納禁止が指示されたこと
を伝える禁止報告手段２０１と、自ＣＰＵｌ０内に位置
し、前記一定期間内に前記領域のデータが、自ＣＰＵｌ
０内の緩衝記憶装置５４に登録されていれば、前記ロッ
クアクセスを行うアドレスを保持し、前記禁止報告手段
２０１により報告があったら、前記保持しているアドレ
スのデータを緩衝記憶装置５４に送出することロックア
クセスアドレス保持手段３を有する構成とする。

〔作用〕

ロックアクセスするアドレスのデータが緩衝記憶装置５
４にあれば、前記アドレスをロックアドレス保持手段３
に保持する。その後、ＭＣＵ２０で前記アドレスがロッ
クされたら、禁止報告手段２０１は前記ロックアドレス
保持手段３に報告する。

前記ロックアドレス保持手段３は保持しているアドレス
を緩衝記憶装置５４に送出し、前記データがあれば、ア
クセスされる。従って、ＭＳＵ３０から読みだすより高
速に、ロックアクセス時のアクセスが高速に行える。

〔実施例〕

ロックすべきデータは、−殻内にロックする命令の以前
の命令により取り出されている場合が多い、又、前記デ
ータは、その近辺で、他ＣＰＵに書き換えられている場
合は非常に少ない、この点に注目し、本発明ではロック
すべきデータがキャッシュにある場合に、ＭＣＵにロッ
ク要求のみ送出し、キャッシュにある該データをＭＳＵ
にある前記データに相当するデータ同一であることの確
認を取った後に、キャッシュの該データを使用すること
により、ロックアクセスの高速化をはかる。第２図は、
本発明の一実施例のブロック図である０番号は、従来例
と同様である。第３図はＳＵのｔＵリクエスト制御部、
第４図はＳＵのプライオリティ制御部、第５図はＳＵの
キャッシュ制御部、第６図はＳＵのＭＣＵリクエスト制
御部、第７図はＭＣＵのボート制御部、第８図はＭＣＵ
のプライオリティ制御部、第９図はＭＣＵのリクエスト
制御部、第１０図はＭＣＵのムーブイン制御部、第１１
図、第１２図、第１３図は実施例の動作を説明するタイ
ムチャート図である。

実施例に於けるロックアクセスの概略をまず説明する。

（１）ＣＰＵはロックすべきアクセスでキャッシュを引
き、キャッシュに無い場合は、従来の技術と同じように
動作する。キャッシュにある場合は、ＭＣＵ２０に対し
て、前記アドレスのデータを他のｃｐｕａｏからアクセ
スを禁止するロック要求をＭＣＵに出力する。

（２）前記要求を受は取ったＭＣＵ２０は、ロックすべ
きアドレスがＣＰＵＩＩによりロック中でなければ、Ｃ
ＰＵｌｌ０によるロックを設定する。ロックすべき同じ
アドレスがＣＰＵｊｌｌによりロック中であれば、その
ロックが解除されるまで待たされる。

（３）ＭＣＵは、各ＣＰＵ内のキャッシュとＭＳＵの内
容の不一致を防ぐ為に、ある一つのＣＰＵからのストア
要求のプライオリティを取ったら、前記ＣＰＵ以外の全
てのＣＰＵに、各ＣＰＵ内のキャッシュに前記アドレス
のデータがあれば、それらを無効化する要求（以下、Ｂ
ｌ要求と称す）を送出する０本実施例の場合は、上記動
作以外に、前記ＣＰＵによるロックを設定したら、その
ロックを設定する以前にプライオリティを取られた他Ｃ
ＰＵのストア要求のＢｌ要求の後に、ロックが設定され
たという確認信号を、前記Ｂｌ要求をＣＰＵに送出する
バスを用いて前記ＣＰＵに送出する。

（４）ＣＰＵは、前述したＭＣＵから送られてくるＢｌ
要求をＢｌ−スタックにスクッキングし、ＭＣＵから送
られてきた順番に従い、キャッシュにＢｌ要求のアドレ
スのデータがあるかないか調べ、あった場合は無効化を
行う。

本実施例では、ＭＣＵからのロック確認信号以前に送ら
れてきた全てのＢｌ要求を処理した後に、再度、前記ロ
ックアクセスのアドレスでキャッシュを引き、未だキャ
ッシュ上に前記アドレスがあれば、そのデータは、ＭＳ
Ｕの内容と同じであることが保証される為、そのデータ
をロックの結果として得られる。

（５）　　（４）でキャッシュ上に前記アドレスのデー
タが無い場合は、ロックを設定する前に、他のＣＰＵに
より前記アドレスのデータが書き換えられて、ＭＣＵよ
り前記アドレスのＢｌ要求が送出されて、ＣＰＵのキャ
ッシュが無効化された場合である。

この場合は、ＭＣＵでロックは獲得されているので、前
記ＣＰＵは前記アドレスの取り出し要求をＭＣＵへ送出
し、ＭＣＵはＭＳＵへ取り出し要求を伝え、ＭＳＵから
のデータがＭＣＵを経由してＣＰＬＪへ送られ、前記Ｃ
ＰＵに於いて前記アドレスのデータが得られる。

（６）前記データが得られたＣＰＵは必要な処理を行っ
た後、ロック解除の要求をＭＣＵへ送出し、ＭＣＵはロ
ックの解除を行う。

以上、概略を説明した。以下、図面に従って、本発明の
一実施例を詳細に説明する。

第２図で示すように、本実施例のマルチプロセッサシス
テムはＣＰＵ２台、ＭＣＵ１台、ＭＳＵ１台から構成さ
れる。ＣＰＵｌ０．ＣＰＵ５ＩはＩＵｌｏｌ　と５Ｕ１
０２から構成される。

ＩＵＩＯＩは命令の実行に際して、必要な命令フェッチ
データ、オペランドデータを５Ｕ１０２に要求する。Ｉ
ＵＩＯＩから５Ｕ１０２への信号で、Ａ−ＦＣ−ＲＥＱ
はロック獲得要求、Ａ−ＦＣ−ＳＴ−ＲＥＱは上記夫々
の要求のアドレス、　Ａ−５Ｔ−ＤＡＴＡはストア要求
のストアデータを表す、ＩＵＩＯＩからの各要求を５Ｕ
１０２が処理が完了するとＳＴＶ信号をＩＵＩＯＩに送
り、前記要求がフェッチであった場合は、同時にＰＣ−
ＤＡＴＡでフェッチデータをＩＵＩＯＩに送る。

又５Ｕ１０２はＭＣＵ２０に於いて、ストア要求が完了
していない場合は、ＩＵＩＯＩにＢＵＳＹ信号を送る。

ＩＵＩＯＩは一ツノ要求を５Ｕ１０２に送ると、５Ｕ１
０２からＳＴＶ信号が送られてきて、且っＢＵＳＹ信号
がオフになってから、ＩＵＩＯＩは次の要求を５Ｕ１０
２へ送ることが出来る。

（１）ロックすべきデータがキャッシュにあり、ロック
獲得後、無効化されていない場合の動作を説明する。前
記無効化とは、他のＢ！命令により、ロックする迄に、
キャッシュ内のデータが無効化されてしまうことを言う
。

■（第１１図タイムチャート） ＩＵＩＯＩから、前記Ａ−ＰＣ−ＲＥ口、Ａ−ＬＯＣＫ
（ｏ　ｙり要求であることを示す）、八−ＰＣ−ＳＴ−
ＡＤＲＳ　（アドレスを示す）が５Ｕ１０２に出力され
る。

前記Ａ−ＰＣ−ＲＥＱ、Ａ−ＬＯＣＫ、　Ａ−ＦＣ−３
Ｔ−ＡＤＲＳは、５Ｕ１０２のＩＵリクエスト制御部（
第３図）に出力される。

■（第１１図タイムチャート） ＳＵＩＯＩのＩＵリクエスト制御部のセットリセットラ
ッチ３１に、オア回路３６を通じて、前記Ａ−ＰＣ−Ｒ
ＥＱがセットされ、Ｂ−ＦＣ−ＲＥＱが出力される。

またアンド回路３０４（第３図のＩＵリクエスト制御部
）にＡ−ＦＣ−ＲＥＱ、Ａ−ＬＯＣＫが入力され、セッ
トリセットラッチ３４からＢ−ＬＯＣＫが出力される。

又、セレクタ３９を会して、セットリセットラッチ３３
にＡ−ＦＣ−ＳＴ−ＡＤＲＳがセットされ、Ｂ−ＦＣ−
３Ｔ−ＡＤＲＳが出力される。前記セットは＾−ＰＣ−
ＲＥ！Ｑによってなされる。

更に、５Ｕ１０２のプライオリティ制御部（第４図）の
プライオリティ回路４５にＢ−ＦＣ−ＲＥＱが入力され
、プライオリティがとれるとＢ−ＰＣ−ＧＯが出力され
る。プライオリティ４５は、キャッシュに対する複数の
要求からある決められた優先順位に従い１つの要求の処
理を許可するものである。

キャッシュに対する複数の要求は、この例では、キャッ
シュへのＭＳＵからのデータの書き込み（ムーブイン）
のＢ−Ｍｌ−Ｒ１！Ｑ、キャッシュへのｆｌ？、効化要
求のＢ−Ｂｌ−ＲＥＱ、命令のストアによるキャッシュ
の書き込みのＢ−ＳＴ−ＲＥＱ、キャッシュからの読み
出しのＢ−ＦＣ−ＲＥＱの四つの要求がある。

前記Ｂ−ＦＣ−ＧＯ信号により、セレクタ４７では、Ｂ
ＣＡＣＨＥ−ＡＤＲＳとしてＢ−ＦＣ−５Ｔ−ＡＤＲＳ
が選択される。又、Ｂ−ＰＣ−ＧＯにより、５Ｕ１０２
のＩＵリクエスト制御部（第３図）のセットリセットラ
ッチ３１．３４にセットされているＢ−ＦＣ−ＲＥＱ、
　Ｂ−ＬＯＣＫがリセットされる。

■　５Ｕ１０２のキャッシュ制御部（第５図）では、Ｂ
−ＦＣ−Ｇｏ　、８−ＣＡＣＨｌｌｔ−ＡＤＲＳにより
キャッシュをアクセスする。

キャッシュがヒツトすれば、キャッシュ５４からＣ−Ｃ
ＡＣＨＥ−ＨＩＴが出力される。又、レジスタ５７より
Ｂ−ＦＣ−ＧＯによりｃ−ｐｃ、レジスタ５９よりＢ−
ＬＯＣＫにより、Ｃ−ＬＯＣＫが出力される。しかし、
Ｃ−ＬＯＣＫがオンである為、キャッシュ制御部（第５
図）のレジスタ５０５からＳＴＶがオンされることは無
い。

一方、前記Ｃ−ＦＣ，Ｃ−ＣＡＣＩＩＨ−ＨＩＴ　、　
Ｃ−ＬＯＣＫは５Ｕ１０２のＭＳＵリクエスト制御部（
第６図）に入力し、アンド回路６７からＣ−ＧＥＴ−Ｌ
ＯＣＫが出力される。

■　前記Ｃ−ＦＣ−３Ｔ−ＡＤＲ３は５Ｕ１０２のＩＵ
リクエスト制御部（第３図）のレジスタ３０３に、Ｃ−
ＧＥＴ−ＬＯＣににより、＾−ＦＣ−ＳＴ−ＡＤＲＳ２
として保持される。

又、レジスタ３０１により、Ｃ−ＧＥＴ−ＬＯＣＫがＡ
−ＦＣ−ＲＥＱ２としてセットされる。

５Ｕ１０２のＭＳＵリクエスト制御部（第６図）では、
Ｃ−ＧＥＴ−ＬＯＣＫがエンコーダ６９により、エンコ
ードされ、レジスタ６０３に、その要求種類を表すＭＣ
ＩＪ−ＲＥＱ−ＣＯＤＥがロック獲得のみ（Ｇｌ！Ｔ−
ＬＯＣＫ）のコードを示す、又、レジスタ６０４のＭＣ
Ｕ−ＲＥＱ−ＡＤＲＳでＭＣＵへの要求アドレスを示す
。

■　ＣＰＵ＃１からのロック獲得要求ＭＣ１ｌ−ＲＥＱ
。

ＭＣＵ−ＲＨローＣ０ＤＥ、　ＭＣＵ−ＲＥＱ−ＡＤＲ
Ｓは、ＭＣＵ２０のポート制御部（第７図）に送られ、
セットリセットラッチ７１．７２．７３にそれぞれＰＯ
ＲＴＯ−ＲＩｌ、Ｑ、ＰＯＲＴＯ−ＲＥＱ−ＣＯＤＥ（
ＧＥＴ−ＬＯＣＫ）　、ＰＯＲＴＯ−ＲＥＱ−ＡＤＲＳ
としてセットされる。前記ＰＯＲＴＯ−ＲＥＱ−ＣＯＤ
Ｅはデコーダ７５により、ＧＥＴ−ＬＯＣＫ信号として
デコードされる。前記信号はオア回路７６に入力される
。

■　ＦＯＲＴＯ−Ｇｏ信号がアンド回路７７（第７図）
に入力され、セットリセットラッチ７４にＰＯＲＴＯ−
ＬＯＣＫ−ＶＡＬがオンになる。そのアドレスがＰＯＲ
ＴＯ−ＬＯＣＫ＾ＤＲ５（セットリセットラッチ７０４
）に保持される。

この時、ＭＣＵプライオリティ回路８５（第８図ＭＣＵ
プライオリティ制御部）ＣＰＵ＃１のロックアドレスと
同じアドレスのフェッチ、ストア。

ロックを行おうとすると、比較器８１により、ＰＯＲＴ
Ｉ〜ＬＯＣＫ−ＭＣＨ信号がオンであるのでＰＯＲＴＩ
−ＧＯはオンに成らなイ、　ＰＯＲＴＩ−ＧｏはＰＯＲ
ＴＯ−ＬＯＣＫ−ＶＡＬがオフになる迄待たされる。前
記ＭＣＵプライオリティ制御部（第８図）の動作は、従
来の技術と同様である。

一方、ＭＣＵ２０のリクエスト制御部（第９図）では、
前記ＰＯＲＴＯ−ＲＥＱ−ＣＯＤＥ　（ＧＥＴ−ＬＯＣ
Ｋ）とＰＯＲＴＯ−Ｇ。

によって、セレクタ９１とデコーダ９４によりＧＥＴ−
ＬＯ（Ｊ信号か出力され、ＣＰＵ−Ｂｌ−ＲＥＱ＃　Ｏ
、ＣＰｔ１−ＢＩＴＡＧ＃Ｏが、レジスタ９１０．レジ
スタ９１１から夫々出力される。従って、ＣＰＵ＃０に
ロックが獲得出火たことが知らせられる。

■　ＭＣＵ２０からのＢｌ要求は、ＣＰＵａｌ内のＢｌ
スタック４４（第４図、ＳＵのプライオリティ制御部）
にスクッキングされている。

このＢｌスタック４４は、複数のＢｌ要求をスクッキン
グ出来、１つ以上スクッキングされている時に、キャッ
シュへのＢｌ要求をプライオリティ回路４５に伝えるＢ
−Ｂｌ−ＲＥＱをオンにする。更に、スタックされてい
るＢｌ要求の内一番古い要求のＢｌ−ＴＡＧの値とＢｌ
−ＡＤＲＳの値をそれぞれＢ−Ｂｌ−ＴＡＧ、、Ｂ−Ｂ
Ｉ−＾ＤＲＳに出力する。　Ｂｌのプライオリティが取
れたことを示すＢ−Ｂｌ−Ｇｏがオンになると、次のサ
イクルでは、その次に古いＢｌ要求の値を出力する様に
動作する。

ここでは、前記Ｂｌスタック４４にスタックされていた
Ｂｌリクエストの処理を行う。

■　Ｂｌスタック４４にスクッキングされていたロック
獲得前のＢｌ要求を処理した後、Ｂ−ＢＴ−ＲＥＱとＢ
−ＢＩＴＡＧが同時にオンになり、プライオリティ回路
４５に人力され、プライオリティ回路４５でプライオリ
ティがとれると（取れたとする）　Ｂ−Ｂｌ−Ｇｏがオ
ンになる。

■　前記Ｂ−Ｂｌ−ＧｏとＢ−Ｂｌ−ＴＡＧはレジスタ
４６．４８でＣ−Ｂ１とＣ−Ｂｌ−ＴＡＧがオンになる
。

［相］　前記Ｃ−Ｂ１とＣ−Ｂｌ−ＴＡＧは５Ｕ１０２
のＩＵリクエスト制御部（第３図）のアンド回路３０２
に入力され、セットリセットラッチ３０１に保持されて
いる＾−ＰＣ−ＲＥＱ２をアンド回路３８を介し、オア
回路３６を通じ、セットリセットラッチ３１でＢ−ＦＣ
−ＲＥＱがオンになる。更に、セレクタ３９で、レジス
タ３０３にセットされていたＡ−ＦＣ−３Ｔ−ＡＤＲＳ
２が前記アンド回路３０２により選択されて、レジスタ
３３によって、Ｂ−ＦＣ−５Ｔ−ＡＤＲＳに再びセット
される。即ち、■でヒツトした時のキャッシュアドレス
で再びキャッシュを引く。

一方、５Ｕ１０２のプライオリティ制御部（第４図）で
は、前記Ｂ−ＰＣ−ＲＥ口とＢ−ＦＣ−５Ｔ−ＡＤＲＳ
が入力し、前記Ｂ−ＦＣ−ＲＥ口は、プライオリティ回
路４５に入力され、Ｂ−ＦＣ−Ｇｏが出力され、Ｂ−Ｆ
Ｃ−ＳＴ−ＡＤＲＳが、ＢＣＡＣＨＥ−ＡＤＲＳとして
選択される。

■　前記Ｂ−ＣＡＣ）Ｉｔ！−＾ＤＲＳは、５Ｕ１０２
キャッシュ制御部（第５図）のキャッシュ５４に入力さ
れ、前記Ｂ−ＣＡＣＨＥ−ＡＤＲ３で示されるアドレス
のデータがあれば、Ｃ−ＣＡＣＨＥ−ＨＩＴ信号が出力
され、データとしてＣ−ＣＡＣＨＥ−ＤＡＴＡがでる。

又、前記Ｂ−ＦＣ−ＧＯ信号が、レジスタ５７にセット
され、Ｃ−ＰＣとして出力される。

■　前記Ｃ−ＣＡＣＨＥ−ＨＩＴとＣ−ＰＣは、アンド
回路５０３に入力され、Ｃ−ＬＯＣＫは出力されていな
いので、レジスタ５０５からＳＴＶが出力される。又、
前記Ｃ−ＣＡＣＨＩ！−ＤＡＴＡが、セレクタ５０１に
より選択されて、レジスタ５０２からＦＣ−ＤＡＴ＾と
して、ＩＵＩＯＩに送られて、一連のロック・アクセス
処理が完了する。

〔２〕次に、ロックすべきデータがキャッシュにあった
もののロック獲得語、ＢｌされていまっていたのでＭＳ
Ｕ３０からムーブインする場合を説明する。〔１〕と［
株］まで動作は同じである。ロック獲得前のＢｌ要求を
処理した後、ロックアクセスのアドレスでキャッシュに
際フェッチした時に、キャッシュにヒツトせずＣ−ＣＡ
ＣＨＥ−）１１Ｔがオフであることから異なる。

以下、第１２図タイムチャートを用いて説明する。

■　前記Ｂ−ＣＡＣＨＥ−八ＤＲ３は、５Ｕ１０２キャ
ッシュ制御部（第５図）のキャッシュ５４に入力され、
前記Ｂ−ＣＡＣＨＥ−ＡＤＲ３で示されるアドレスのデ
ータが無＜　、Ｃ−ＣＡＣＨＥｉｌｌＴがオフとなる。

前記Ｂ−ＦＣ−ＧＯ信号が、レジスタ５７にセットされ
、Ｃ−ＦＣとして出力される。５Ｕ１０２のＭＣＵリク
エスト制御部（第９図）では、Ｃ−ＦＣがアンド回路６
５に入力され、Ｃ−ＣＨＣＨＥ−ＨＩＴ　、　Ｃ−ＬＯ
ＣＫがオフであるので、Ｃ−ＦＣＯＮＬＹがオンとなる
。又、ＳＵのＩＵリクエスト制御部（第３図）のレジス
タ３３にセットされているＢ−ＰＣ−５Ｔ−ＡＤＲＳが
、５Ｕ１０２のＭＣＵリクエスト制御部（第６図）のレ
ジスタ６３にセットされて、Ｃ−ＦＣ−ＳＴ−ＡＤＲＳ
が出力される。

＠ＭＣＵリクエスト制御部（第６図）のレジスタ６０１
から、？１Ｃ１ｌ−ＲＥＱが出力される。前記ＭＣＵ−
ＲＥ口は、前記Ｃ−ＦＣ−ＯＮＬＹがオア回路６８を経
て出力される。又、ＭＣＵ−ＲＥＱ−ＣＯＤＥがレジス
タ６０３が出力される。前記ＭＣＵ−ＲＥＱ−ＣＯＤＥ
は、前記Ｃ−ＦＣ−ＯＮＬＹがエンコーダ６９でエンコ
ードされて、レジスタ６０３にＭＣｕ２Ｏにリクエスト
する際のコードであるＭＣＵ−ＲＥＱ−ＣＯＤＢをセッ
トし、レジスタ６０３から出力されるものである。前記
ＭＣＵ−ＲＥＱ−ＣＯＤＥはＭＳＵ３０からのデータの
要求を示している。

又、ＭＣＵ−ＲＥＱ−ＡＤＲＳがレジスタ６０４から出
力される。前記ＭＣυ−ＲＥＱ−ＡＤＲ５は、前記Ｃ−
ＦＣ−５Ｔ−ＡＤＲ３がレジスタ６０４にセットされて
出力されるものである。

前記ＭＣＩＪ−ＲＢＱ、　ＭＣＵ−ＲＥＱ−ＣＯＤＥ、
ＭＣＩＪ−ＲＥＱ−ＡＤＲＳは、ＭＣＵボート制御部（
第７図）に出力される。

＠　　ｃｐｕｓｏからロック獲得要求を受けたＭＣＵ２
０は、ＰＯＲＴＯ−ＲＥＱ、　ＰＯＲＴＯ−ＲＥＱ−Ｃ
ＯＤＥをレジスタ７１゜レジスタ７２．レジスタ７３か
ら出力される。前記信号はそれぞれ、ＭＣＵ−ＲＥＱＩ
ＩＯ，ＭＣＵ−ＲＥローＣ０ＤＥＩＯ，ＭＣＵ−ＲＥＱ
−ＡＤＲＳＩＯが、ＭＣＵボート制御部（第７図）に入
力することで行われる。

ＭＣＵプライオリティ回路（第８図）では、Ｃｐｕａｉ
のロックアドレスと同じアドレスのフェッチ、ストア、
ロックを行おうとすると、比較回路８１と、アンド回路
８３により、ＰＯＲＴＯ−ＬＯＣに−ＭＣＨ信号が出力
され、優先権は得られない、優先権は。

ＰＯＲＴ雪１−ＬＯＣＫ−ＶＡＬがオフニなれば、ＦＯ
ＲＴ　０−ＧｏがＭＣＵプライオリティ回路８５から出
力されることによって得られる。

＠ＭＣＵリクエスト制御部（第９図）に、前記ＦＯＲＴ
Ｏ−ＧｏとＰＯＲＴＯ−ＲＥＱ−ＣＯＤＥが入力される
と、レジスタ９０６から、ＭＳＵ−Ｒ８口が出力され、
レジスタ９０７のＭＳＵ−ＲＥＱ−ＣＯＤＥがオフ（オ
フでフェッチ、オンでストアの意味）、レジスタ９０８
のＭＳＵ−ＲＥローＣＰＵ−Ｎｏがオフ（オフの時はＣ
ＰＵ＃０の要求、オンの時はＣＰＵＩＩ）になる。又、
セレクタ９２により、Ｐ０１？Ｔ−ＲＥＩＩＩ−ＡＤＲ
Ｓが選択され、レジスタ９１３にＭＳＵ−ＲＥＱ−ＡＤ
ＲＳがセットされ、Ｍ　Ｓ　Ｕ４０ニＭＳＵ−ＲＥＱ−
ＡＤＲＳで示されるアドレスにアクセスすることを要求
する。

■　要求を受は取ったＭＳＵ３０は、前記アドレスのデ
ータを読み出した後、ＭＣＵ２０のＭＣＵムーブイン制
御部（第１０図）に、ＭＣＵ−Ｍｌ−ＲＥＱ、　ＭＣＵ
−ＭＩＣＰＵ、　ＭＣＵ−Ｍｌ−ＡＤＲＳ、　ＭＣＵ−
Ｍｌ−ＤＡＴＡを出力する。ＭＣＵ−Ｍｌ−ＲＥＱは、
ムーブイン要求を示し、ＭＣＵ−Ｍｌ−ＣＰＩＪ−ＮＯ
は、ムーブインするＣＰＵを表す、ここでは、ｔ７でｃ
ＰＵＩｏを、オンテＣＰＵｌ１ｌを示す、　ＭＣＵ−Ｍ
Ｉ−ＡＤＲＳはムーブインするアドレスである。ＭＣＵ
Ｍｌ−ＤＡＴＡはムーフ゛インするデータである。

■　ＣＰＵ−Ｍｌ−ＲＥＱｌｌｏ、ＣＰＵ−Ｍｌ−ＡＤ
ＲＳＩＩＯ，ＣＰＵ−ＭＩ−ＤＡＴＡＩＯが、レジスタ
１１８．１２０．１２２から出力される。

■　前記ＣＰＩＩ−ＭＩ−ＲＥＱＩＩＯ，ＣＰＵ−ＭＩ
−ＲＥＱ−ＡＤＲＳＩＯ，ＣＰＵ−Ｍｌ−ＲＥＱ−ＤＡ
ＴＡＩＩＯがそれぞれ、５Ｕ１０２のプライオリティ制
御部（第４図）のレジスタ４１．レジスタ４２、レジス
タ４３に入力し、Ｂ−旧−ＲＨＱ、　Ｂ−旧−ＡＤＲＳ
、Ｂ−旧−ＤＡＴＡとして出力される。プライオリティ
回路４５でプライオリティがとれると、Ｂ−Ｍｌ−ＧＯ
が出力される。前記Ｂ−旧−Ｇｏはセレクタ４７に入力
され、Ｂ−ＣＡＣＨＥ−ＡＤＲＳとしてＢ−Ｍｌ−ＡＤ
ＲＳが選択される。

又、５Ｕ１０２のキャッシュ制御部（第１７図）のセレ
クタ５３では、Ｂ−Ｍｌ−Ｇｏによって前記Ｂ−旧−Ｄ
ＡＴＡが選択される。

キャッシュ５４には、Ｂ−Ｍｌ−ＧＯ，Ｂ−旧−ＡＤＲ
Ｓ、　Ｂ−ＣＡＣＨＥ−ＡＤＲＳが入力し、データがム
ーブインする。

レジスタ５５．５６には、Ｂ−Ｍｌ−ＤＡＴＡ及びＢ−
ＭＩ−Ｇ。

が入力する。

■　前記レジスタ５５．５６から、Ｃ−Ｍｌ−ＤＡＴＡ
、Ｃ−Ｍｌが出力される。前記Ｃ−Ｍｌによって、セレ
クタ５０１でＣ−ＭＩ−ＤＡＴＡが選択され、レジスタ
５０２にセットされる。

■　Ｃ−旧はオア回路５０４．レジスタ５０５を経て、
ＳＴＶ信号を出力する。又、レジスタからはＭＳＵ３０
から読み取ったデータである所のＦＣ−ＤＡＴＡを１Ｕ
１０１に送り、一連のロックアクセスが終了する。

〔３〕最後にロックすべきデータがキャッシュに無かっ
た場合の動作を説明する。

■　ロックアクセス時に、ＩＵＩＯＩ　　（第２図）は
、Ａ−ＦＣ−ＲＥＱとＡ−ＬＯＣＫを同時にオンし、Ａ
−ＦＣ−５Ｔ−ＡＤＲＳでアドレスを、５Ｕ１０２に指
定する。ＩＵＩＯＩから５Ｕ１０２への信号で、八−Ｆ
Ｃ−ＲＥＱはフェッチ要求。

Ａ−ＳＴ−ＲＥＱはストア要求、＾−ＬＯＣＫはロック
獲得要求、＾−ＦＣ−３Ｔ−ＲＥＱは上記それぞれの要
求のアドレス。

＾−５Ｔ−ＤＡＴＡはストア要求のストアデータを表す
。

ＩＵＩＯＩからの各要求を５Ｕ１０２が完了するとＳＴ
Ｖ信号をＩＵＩＯＩに送り、該各要求がフエッチであっ
た場合は、同時にＦＣ−ＤＡＴＡでフェッチデータをＩ
ＵＩＯＩに送る。また５Ｕ１０２は、ＭＣＵにおいてス
トア要求が完了していない場合は、ＩＵｌｏｌにＢＵＳ
Ｙ信号を送る。ＩＵＩＯＩは一つの要求を５Ｕ１０２に
送ると、５Ｕ１０２からＳＴＶ信号が送られてきて、且
つＢＵＳＹ信号がオフになってからＩＵは次の要求をＳ
Ｕへ送ることが出来る。

さて、前記＾−ＦＣ−ＲＥＱ、　Ａ−ＬＯＣＫ、　Ａ−
ＦＣ−ＳＴ−ＡＤＲＳはそれぞれ、５Ｕ１０２のＩＵリ
クエスト制御部（第３図）に入力される。

■　１τ後、前記５Ｕ１０２のレジスタ３１に前記＾−
ＦＣ−ＲＥＱによって、Ｂ−ＰＣ−ＲＥＱがセットされ
る。前記Ａ−ＬＯＩＪ、　Ａ−ＦＣ−５Ｔ−ＡＤＲＳも
各々レジスタ３４　、３３にセットされ、Ｂ−ＬＯＣＫ
、Ｂ−ＰＣ−ＳＴ−ＡＤＲＳが出力される。

前記Ｂ−ＦＣ−ＲＥＱは５Ｕ１０２のプライオリティ制
御部（第４図）に送られ、優先権がとれると、プライオ
リティ回路４５からＢ−ＦＣ−ＧＯ信号が出力される。

前記Ｂ−ＦＣ−ＧＯによって、プライオリティ制御部（
第４図）では、セレクタ４７によって、Ｂ−ＦＣ−ＳＴ
−ＡＤＲＳが選択され、Ｂ−ＣＡＣ）ＩＥ−ＡＤＲＳと
して出力される。

前記Ｂ−ＦＣ−ＲＥＱ、　Ｂ−ＬＯＣＫ、　Ｂ−ＦＣ−
ＳＴ−ＡＤＲＳ、　Ｂ−ＦＣ−Ｇｏ、　ＢＣＡＣＨＥ−
ＡＤＲＳはそれぞれ、５Ｕ１０２のキャッシュ制御部に
入力する。

■　１τ後、Ｂ−ＦＣ−ＧＯはレジスタ５８にセットさ
れ、Ｃ−ＦＣとして出力される。又、Ｂ−ＬＯＣＫはレ
ジスタ５９にＣ−ＬＯＣＫとしてセットされる。

更に、前記Ｃ−ＰＣ，Ｃ−ＬＯＣには、５Ｕ１０２のＭ
ＣＵリクエスト制御部（第６図）に送られ、アンド回路
６６からＣ−ＦＣ−ＬＯＣＫが出力される。又、Ｂ−Ｆ
Ｃ−３ＴＡＤＲＳは、レジスタ６３にセットされ、Ｃ−
ＦＣ−３Ｔ−ＡＤＲＳが出力される。又、キャッシュに
ヒツトしなかった為Ｃ−ＣＡＣＨＥ−ＨＩＴはオフにな
る。

■　ＭＣＵリクエスト制御部（第６図）のレジスタ６０
１から、ＭＣＵ−ＲＥＱが出力される。前記ＭＣｔｌ−
ＲＥ（ｌは、前記Ｃ−ＦＣ−ＬＯＣＫがオア回路６８を
経て出力される。又、ＭＣＵ−ＲＥＱ−ＣＯＤＥがレジ
スタ６０３が出力される。前記ＭＣＵ−Ｒ１１！Ｑ−Ｃ
ＯＤＥは、前記Ｃ−ＦＣ−ＬＯＣにがエンコーダ６９で
エンコードされて、レジスタ６０３にＭＣＵ２０にリク
エストする際のコードであるＭＣＩＩ−ＲＥＱ−ＣＯＤ
Ｅをセットし、レジスタ６０３から出力されるものであ
る。前記ＭＣＵ−Ｒ１！Ｑ−ＣＯＤＢはロック獲得とＭ
ＳＵからのデータの要求を示している。

又、ＭＣＵ−ＲＨＱ−ＡＤＲＳがレジスタ６０４から出
力される。前記ＭＣＵ−ＲＥＱ−ＡＤＲ３は、前記Ｃ−
ＦＣ−５Ｔ−ＡＤＲＳがレジスタ６０４にセットされて
出力されるものである。

前記ＭＣυ−１？ＢΩ、ＭＣυ−ＲＥΩ−ＣＯＤＥ、　
ＭＣＩＩ−ＲＥＱ−ＡＤＲＳはＭＣＵポート制御部（第
７図）に出力される。

■　ＣＰＵ＃０からロック獲得要求を受けたＭＣＵ２０
は、ＰＯＲＴ　Ｏ−１？ＥＱ、　ＰＯＲＴＯ−ＲＦ！Ｑ
−ＣＯＤＥをレジスタ７１、　　レジスタ７２．レジス
タ７３から出力される。前記信号はそれぞれ、ＭＣＵ−
ＲＥＱＩＯ，ＭＣＵ−ＲＥＱ−ＣＯＤＥＩＯ。

ＭＣＩＪ−ＲＥＱ−ＡＤＲＳＩＩＯが、ＭＣＵボート制
御部（第７図）に入力することで行われる。

前記ＰＯＲＴ　０−ＲＥＱ−ＣＯＤＥ！はデコーダ７５
でデコードされ、ＦＣ−ＬＯＣにをアンド回路７７に出
力する。

ＭＣＵプライオリティ回路（第８図）では、ＣＰＵ＃１
のロックアドレスと同じアドレスのフェッチ、ストア、
ロックを行おうとすると、比較回路８１と、アンド回路
８３により、ＰＯＲＴ　Ｏ−ＬＯＣＸ−ＭＣＩ信号が出
力され、優先権は得られない。優先権は、　ＦＯＲＴＩ
Ｉ−ＬＯ（Ｊ−ＶＡＬがオフニなれば、ＦＯＲＴ　０−
ＧＯがＭＣＵプライオリティ回路８５がら出力されるこ
とによって得られる。

■　前記ＦＯＲＴ　０−ＧＯがＭＣＵプライオリティ回
路（第８図）からＭＣＵボート制御部（第７図）のアン
ド回路７７に入力され、レジスタ７９がら、ＰＯＲＴＯ
−ＬＯＣに−ＶＡＬ（ロック中であること）とＰＯＲＴ
　Ｏ−ＬＯＣに−ＡＤＲ５（ロックされるアドレス）が
オンになり、ＰＯＲＴ　０−ＬＯＣＫ−ＡＤｌ？Ｓで示
されるアドレスがロック中であることが示される。

■　ＭＣＵリクエスト制御部（第９図）に、前記ＦＯＲ
Ｔ　０−ＧＯ信号が入力され、レジスタ９０６がら、Ｍ
ＳＵ−ＲＥＱが出力され、又、セレクタ９２により、Ｐ
ＯＲＴ　０−ＲＥＱ−ＡＤＲＳが選択され、レジスタ９
１３がらＭＳＵ−ＲＥＱ−ＡＤＲＳがセットされ、Ｍ　
Ｓ　Ｕ３ＯニＭＳＵ−ＲＥＱＡＤＲ５で示されるアドレ
スにアクセスすることを要求する。

■　ＭＳＵ３０は前記アドレスにアクセスし、データを
読みだす。

■　ＭＳＵ３０は、ＭＣＵ２０のＭＣＵムーブイン制御
部（第１０図）に、ＭＣＵ−旧−ＲＥＱ、　？ｌＣＵ−
ＭＩ−ＣＰＵ−ＮＯ。

ＭＣＬＩ−Ｍｌ−ＡＤＲＳ、ＭＣＵ−Ｍｌ−ＤＡＴＡを
出力する０ＭＣυ−旧−ｃｐυ−ＮＯは、ムーブイン要
求を示し、ＭＣＵ−ＣＰＵ−ＲＥローＮＯは、ムーブイ
ンするＣＰＵを表す、ここではオフでＣＰＵ＃Ｏを、オ
ンでＣＰＵ＃１を示す。

？’１Ｃ１ｌ−旧−ＡＤＲＳはムーブインするアドレス
である。

ＭＣＵ−Ｍｌ−ＤＡＴＡはムーフ゛インするデータであ
る。

（）　　ｃｐｕ−阿Ｉ−ＲＥｔ１１１０．ＣＰｔ１−バ
■−＾ロＲ５ｌｌ０．ＣＰＵ−旧−［ＩＡＴＡｌｌＯが
、レジスタ１１８．１２０．１２２から出力される。

■　前記ＣＰｔ１−Ｍｌ−ＲＥＱｌｌｏ、ＣＰｔ１−Ｍ
ｌ−ＲＨＱ−ＡＤＲ３ＩＯ，ＣＰｔ１−■−ＲＥＱ−Ｄ
ＡＴＡＩＯがそれぞれ、５Ｕ１０２のプライオリティ制
御部（第４図）のレジスタ４１．レジスタ４２、レジス
タ４３に入力し、Ｂ−Ｍｌ−ＲＥＱ、Ｂ−ＭＩ−ＡＤＲ
Ｓ、Ｂ旧−ＤＡＴＡとして出力される。プライオリティ
回路４５でプライオリティがとれると、Ｂ−Ｍｌ−ＧＯ
が出力される。前記Ｂ−？ＩＩ−ＧＯはセレクタ４７に
入力され、Ｂ−ＣＡＣＨＥ−ＡＤＲＳとしてＢ−１−Ａ
ＤＲＳが選択される。

又、５Ｕ１０２のキャッシュ制御部（第５図）のセレク
タ５３では、Ｂ−１−ＧＯによって前記Ｂ−Ｍｌ−ＤＡ
ＴＡが選択される。

キ＋　ｙ　シュ５４　ニは、Ｂ−Ｍｒ−Ｇｏ、　Ｂ−Ｍ
ｌ−ＡＤＲＳ、　Ｂ−ＣＡＣＨＥ−ＡＤＲＳが入力し、
データがムーブインする。

レジスタ５５．５６ニは、Ｂ−Ｍｌ−ＤＡＴＡ及びＢ−
Ｍｌ−Ｇ。

が入力する。

＠　前記レジス９５５．５６から、Ｃ−Ｍｌ−ＤＡＴＡ
、Ｃ−Ｍｌが出力される。前記Ｃ−旧によって、セレク
タ５０１でＣ−Ｍｌ−ＤＡＴＡが選択され、レジスタ５
０２にセットされる。

＠Ｃ−旧はオア回路５ｏ４．レジスタ５０５を経て、Ｓ
ＴＶ信号を出力する。又、レジスタからはＭＳＵ３０か
ら読み取ったデータである所のＦＣ−ＤＡＴＡを■Ｕ　
１０１に送り、一連のロックアクセスが終了する。

以上、実施例に従って、本発明を説明した。実施例では
、ＣＰＵが２つの場合のマルチプロセッサシステムを説
明したが、ＣＰＵは幾つでも良い。

本発明は、本発明の要旨に従って種々の変形が可能であ
り、本発明はそれらを排除するものでは無い。

〔効果〕

本発明によると、ロックアクセスの時間が著しく短縮し
、マルチプロセッサ方式の情報処理装置の処理能力を著
しく向上させるものである。

【図面の簡単な説明】

第１図は、本発明の原理説明図、第２図〜第１０図は実
施例のブロック図、第１１図〜第１３図は実施例の動作
を説明するタイムチャート、第１４図〜第２０図は従来
の技術の説明図である。 １０　１１　・　・　・　ＣＰＵ ２０　・　・　・ＭＣＵ ３Ｏ・・・ＭＳＵ １０１　　・　・　・　Ｉ　Ｕ １０２　・　・　・　ＳＵ ６・・・主記憶装置アクセス再要求手段３・・・ロック
アクセスアドレス保持手段５４・・・緩衝記憶装置 本兆明の原理説明図 第 τ 図 第 １０ 図 従来のＳユニット　ＩＬＩリクエズト制＠祁声 ５ 図

Claims (1)

1. 【特許請求の範囲】 〔１〕主記憶装置（３０）の一部のデータの写しを保持
   する緩衝記憶装置（５４）を中央処理装置（１０、１１
   ）内に具備し、且つ、前記中央処理装置（１０、１１）
   を複数個有し、自中央処理装置（１０）が、他中央処理
   装置（１１）の主記憶装置（３０）のある領域からのデ
   ータの取り出し及び格納を禁止し、自中央処理装置（１
   ０）が前記領域のデータにアクセスする情報処理装置に
   於いて、 自中央処理装置（１０）が、主記憶装置（３０）を制御
   する主記憶制御部（２０）に対して、前記領域の他中央
   処理装置（１１）のアクセスを禁止する指示を行い、前
   記領域のアドレスが、自中央処理装置（１０）内の緩衝
   記憶装置（５４）に登録されていれば、前記指示を行う
   以前の他中央処理装置（１１）の主記憶装置（３０）へ
   の格納により主記憶装置（３０）と自中央処理装置（１
   ０）内の緩衝記憶装置（５４）の前記領域の内容の不一
   致が生じないことを確認できた時に、前記緩衝記憶装置
   に前記データのアクセスを行うことを特徴とするアクセ
   ス制御方法。 〔２〕複数の中央処理装置（１０、１１）が主記憶装置
   （３０）を共用して使用し、且つ、前記中央処理装置（
   １０、１１）が主記憶装置（３０）の一部のデータの写
   しを保持し、送出されてきたアドレスにデータ格納又は
   前記アドレスからデータの読み出しを行う緩衝記憶装置
   （５４）を中央処理装置（１０、１１）内に具備し、自
   中央処理装置（１０）が、他中央処理装置（１１）の主
   記憶装置（３０）のある領域からのデータの取り出し及
   び格納を一定期間禁止するロックアクセスを主記憶制御
   部（２０）に指示する情報処理装置に於いて、 中央処理装置（１０）が主記憶制御部（２０）に対して
   、ロックアクセスを指示して、他中央処理装置（１１）
   からの主記憶装置（３０）のある領域のデータ格納の禁
   止を行ったら、データ格納禁止が指示されたことを伝え
   る禁止報告手段（２０１）と、 自中央処理装置（１０）内に位置し、前記一定期間内に
   前記領域のデータが、自中央処理装置（１０）内の緩衝
   記憶装置（５４）に記憶されていれば、前記ロックアク
   セスを行う領域のアドレス情報を保持し、前記禁止報告
   手段（２０１）により報告があったら、前記保持してい
   るアドレスを緩衝記憶装置（５４）に送出するロックア
   クセスアドレス保持手段（３）を有することを特徴とす
   る情報処理装置。 〔３〕複数の中央処理装置（１０、１１）が、１台の主
   記憶装置（３０）を共用して処理を行い、前記中央処理
   装置（１０、１１）は前記主記憶装置（３０）のデータ
   の一部の写しを有する緩衝記憶装置（５４）を有し、前
   記主記憶装置（３０）と緩衝記憶装置（５４）のデータ
   の一致をとる為の前記緩衝記憶装置（５４）内のデータ
   の無効化手段を有し、又、自中央処理装置（１０）が他
   中央処理装置（１１）の主記憶装置（３０）のある領域
   のデータアクセスを禁止し、自中央処理装置（１０）が
   前記領域のデータにアクセスするロックアクセスを行う
   情報処理装置に於いて、 前記ロックアクセス時に、ロックアクセスを行うアドレ
   スが緩衝記憶装置（５４）に登録されていれば、 未処理の前記アドレスの緩衝記憶装置（５４）の無効化
   処理が無いことを確認した後に、前記緩衝記憶装置（５
   ４）に前記アドレスのデータにアクセスすることを特徴
   とするアクセス制御方法。