JPH03188378A

JPH03188378A - 電圧検出装置

Info

Publication number: JPH03188378A
Application number: JP1329011A
Authority: JP
Inventors: Susumu Murakami; 進村上; Shigeyuki Kawabata; 川畑　重行; Toshibumi Ohata; 大畠　俊文; Mutsuhiro Mori; 睦宏森
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-12-19
Filing date: 1989-12-19
Publication date: 1991-08-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電圧検出装置に係り、特に、極めて簡単な構成
からなる電圧検出装置に関する。

〔従来の技術〕

被測定電圧が所定値を越えた場合に、これを検出する電
圧検出装置としては、いわゆる比較回路を用いて同機の
機能をもたせることが一般的であった。この比較回路は
いわゆる基準電圧が予め入力されており、被測定電圧が
入力されると前記基準電圧と比較され、大きい場合には
ｌｊ　ｌ　Ｉ＋倍信号小さい場合にはｌｒ　Ｏ１１信号
が出方されるようになっている。

〔発明が解決しようとする課題〕

しかし、上記比較回路はいわゆる基準電圧を任意に設定
することができるという長所を有するものであるが、−
船釣に構成が複数なものであり数個の半導体素子を有す
るものであった。

前記基準電圧は、該比較回路を包含する回路全体として
みれば一定値に定まっていることが往々にしであるとい
う現実がらして、特に任意に設定できることに関しては
必要性に乏しいものであった。

このため、前記基準電圧と同様の電圧がたとえば永久的
に固定されたものであっても、極めて簡単な構成となる
ことが要望されるようになった。

それ故、本発明はこのような事情に基づいてなされたも
のであり、その目的とするところのものは、極めて簡単
な構成からなる電圧検出装置を提供するにある。

〔課題を解決するための手段〕

このような目的を達成するために本発明は、基本的には
、被測定電圧がゲート制御電圧として印加される電圧制
御型半導体素子を備え、該電圧制御型半導体素子の前記
ゲート制御電圧は前記被測定電圧の検出レベルに合わせ
て当該電圧制御型半導体素子の特性を設定することによ
り定められてなるものである。

また１本発明は、被測定電圧を分圧回路によって分圧し
、この分圧がゲート制御電圧として印加される電圧制御
型半導体素子を備え、該電圧制御型半導体素子の前記ゲ
ート制御電圧は前記被測定電圧の検出レベルに合わせて
当該電圧制御型半導体素子の特性を設定することにより
定められてなるものである。

〔作用〕

このように、被測定電圧をゲート制御電圧として電圧制
御型半導体素子に印加すれば、該被測定電圧が所定値（
被測定電圧の検出レベル）を越えた場合に前記電圧型半
導体素子は、導通することになる。そして、前記所定値
は前記電圧制御型半導体素子の特性、例えば、前記電圧
制御型半導体素子がＭＯＳＦＥＴの場合はそのゲート酸
化膜の厚さによって設定される。したがって、前記ゲー
ト制御電圧が特定された電圧制御型半導体素子が導通す
れば、前記被測定電圧が前記ゲート制御電圧以上となっ
ていることが検出できる。

また、分圧回路を介して前記被測定電圧を前記ゲート制
御電圧に印加すれば、たとえ前記電圧制御型半導体素子
のゲート制御電圧を大きくすることに制限があっても、
充分に大きな被測定電圧を検出することができる。

このようなことから、電圧制御型半導体素子のみ、ある
いは分圧回路を付加させて電圧検出装置を構成すること
ができることから、極めて簡単な構成とすることができ
る。

〔実施例〕

第１図は本発明による電圧検出用装置の一実施例を示す
回路図である。同図において、電圧が印加されている検
出対象物Ａがある。この検出対象物Ａはたとえば高耐圧
の半導体素子からなり、その主電極である端子ＴＭ）ｌ
には高電圧が、他の電極である端子ＴＭＬには低電圧と
なるように、前記検出対象物Ａ間には被測定電圧ＶＭが
印加されている。一方、電圧制御型半導体素子Ｂがあり
、この電圧制御型半導体素子Ｂはたとえばエンハンスメ
ント型のｎチャンネル型ＭＯ５ＦＥＴからなっている。

この電圧制御型半導体素子Ｂの主電極Ｔｏｏ、Ｔ’ｏｔ
、の間には低電圧が印加されている。さらに、電圧制御
型半導体素子Ｂの制御電極となるゲート電極の端子ＴＤ
ｃには前記検出対象物Ａの端子ＴＭＨの電圧が印加され
るようになっている。

前記電圧制御型半導体素子Ｂはそのゲート電極の端子Ｔ
’ｏｃに所定の電圧が印加されると主電極ＴＤＨ，ＴＤ
Ｌ間が導通するようになっている。前記所定の電圧はた
とえばＭＯＳＦＥＴの場合ゲート酸化膜の厚さによって
設定できるようになっている。

このため、前記電圧制御型半導体素子Ｂの動作制御電圧
がＶＴＨに設定されている場合、前記検出対象物Ａの端
子ＴＤＨ−Ｔｏｔ、間に電流が流れ前記ＶＭがＶＴＨ以
上になると、前記電圧制御型半導体素子Ｂが導通するこ
とになる。このことから、前記電圧制御型半導体素子Ｂ
の導通によって前記検出対象物ＡにＶＴ）１以上の電圧
が印加されていることを判定することができる。

第２図は本発明による電圧検出用装置の他の実施例を示
す回路図である。同図において、第１図と同符号のもの
は同一物を示している。第１図と異なる部分は前記検出
対象物Ａと並列接続された分圧回路Ｃがあり、この分圧
回路Ｃの出力が前記電圧制御半導体素子Ｂの制御電極に
印加されるようになっていることにある。すなわち、前
記分圧回路Ｃの前記検出対象物Ａに対する並列接続端子
ＴＰＨ，ＴＰＬと、分圧取り出し用の端子ＴＰｃとを有
している。

このようにした場合、前記電圧制御型半導体素子Ｂの制
御電圧が前記検出対象物Ａの測定しようとする電圧より
も小さく設定されている場合に効果的となる。

第３図は本発明による電圧検出装置の他の実施例を示す
回路図である。第１図と同符号のものは同一物を示して
いる。第１図と異なる部分は、まず、複数の電圧制御型
半導体素子Ｂ工、Ｂ２．・・・・・・Ｂｎがあり、それ
らの各ゲート電極Ｔ　ＤＣｌｒ　Ｔ　Ｉ）Ｃ２ｔ・・・
・・・Ｔｏｃｎは共通に接続されて前記検出対象物Ａの
端子ＴＭＨにおける電圧が印加されるようになっている
。そして、各電圧接続型半導体素子Ｂ工。

Ｂ２．・・・・・・Ｂｎの制御電圧は順次大きくなるよ
うに設定されている。

このようにした場合、前記検出対象物Ａに印加される電
圧が順次大きくなる過程が前記電圧制御型半導体素子Ｂ
１１Ｂ２ｔ・・・・・・Ｂｎの順次導通によって判定す
ることができる。

第４図は本発明による電圧検出装置の他の実施例を示す
回路図である。同図は第３図に示した構成に第２図に示
したと同様に分圧回路Ｃを備えたものである。このよう
にした場合、電圧制御型半導体素子Ｂ１．　Ｂ２．・・
・・・・Ｂｎの制御電圧に対して検出対象物Ａに印加さ
れる電圧が大きくても検出できるとともに、該印加電圧
がほぼどの範囲にあるかを判定することができる。第５
図は第４図の変形例を示した他の実施例である回路図で
ある。

分圧回路Ｃの分圧取り出し端子が複数あり、これら端子
Ｔ’ｐｃ工、ｒｐｃ、、・・・・・・Ｔｐｃｎはそれぞ
れ電圧制御型半導体素子Ｂ１．Ｂ２．・・・・・・Ｂｎ
のゲート電極Ｔ　ｏｃｘ　ｅ　Ｔ　ＤＣｉ　ｅ・・・・
・・Ｔｏｃｎに接続されている。

そしてたとえばＴｐｃ、がＶＭの１／１０の値に、ｎ＝
１０のとき、　ｒｐｃ、＝０．９Ｔｐｃｔ＋　Ｔｐｃ３
＝０．８　Ｔｐｃｔ＋　−−−−Ｔｐｃｎ　＝　０．　
Ｉ　Ｔｐｃｚの値に、さらに電圧制御型半導体素子Ｂ工
、Ｂ２．・・・・・・Ｂｎの制御電圧値がそれぞれ４６
Ｖに設定されている。

このようにした場合、たとえばＶＭが１０００Ｖになっ
たとき、ｒｐｃｍ、Ｔｐｃ２．・・・・・・Ｔｐｃｎは
それぞれ１００Ｖ、９０Ｖ、・・・・・・１０ｖの電圧
が発生することとなる。ここでＶＴＲは上述のように４
６ｖであることから、各電圧制御型半導体素子ＢｉｔＢ
ｚｔ・・・・・・Ｂｎのうちそれぞれのｒｐｃが４６Ｖ
の電圧制御型半導体素子Ｂ□、Ｂ２．・・・・・・ＢＧ
が導通することとなる。また、前記ＶＭが５００ｖにな
ったときＴ　ＰＣ，、Ｔ　ＰＣｚ　、・・・・・・Ｔｐ
ｃｎはそれぞれ５０Ｖ、４５Ｖ、５Ｖの電圧が発生する
ようになる。この場合、前記電圧制御型半導体素子Ｂ１
゜Ｂ２．・・・・・・ＢｎはそれぞれＶＴＨが４６Ｖで
あることから、そのうち電圧制御型半導体素子Ｂ１のみ
が導通することになる。

このことから、導通する電圧制御型半導体素子の数はＶ
Ｗが高くなるほど多くなり、また、低くなるほど少なく
なり、したがって導通した個数によって前記ＶＭを検出
することができるようになる。

第６図は前記分圧回路Ｃの具体的実施例を示した回路図
である。同図（ａ）はコンデンサＣ工。

Ｃ２，・・・・・・Ｃｎを直列に接続したものであり、
それぞれの接続点から分圧取り出し用端子ＴＰＣｚｙＴ
ＰＣ２？・・・・・・Ｔｐｃｎがもうけられている。同
図（ｂ）は前記コンデンサの代わりに抵抗Ｒ工、Ｒ２゜
・・・・・・Ｒｎを直列接続させたものである。また、
同図（ｃ）は前記コンデンサあるいは抵抗の代わりにコ
ンデンサと抵抗との並列接続体を直列に接続させて、該
各接続体の接続点から分圧取り出し用端子を取り出した
ものである。さらに、同図（ｄ）はダイオードＤ１．　
Ｄ２．・・・・・・Ｄｎを直列接続させたものである。

さらに、同図（ｅ）はコンデンサ、抵抗、ダイオードの
並列接続体を直列に接続させたものである。

第７図は前期分圧回路Ｃを半導体基板に組み込んだ場合
を示した断面構成図である。同図（ａ）は第６図（ａ）
の回路に対応している。第７図（ａ）において、ｎ型半
導体基板４があり、このｎ型半導体基板４の主表面には
複数のｎ型拡散層３が形成されている。このｎ型拡散層
３を含んで前記ｎ型半導体基板４の主表面には絶縁膜か
らなる半導体酸化膜５が形成されている。この半導体酸
化膜５の前記ｐ型拡散／１３の一端に対応する箇所には
スルーホールが形成されている。そして、このスルーホ
ールにおいて前記ｐ型拡散層３と接続された金属層６が
、前記半導体酸化膜５面にて隣接するｎ型拡散層３上を
覆うようにして延在して形成されている。なお、前記ｎ
型半導体基板４は前記ｐ型拡散層３ごとに分離されてい
るとともに、その周面に半導体酸化膜４が形成されて電
気的絶縁が図られている。

このように構成した場合、半導体酸化膜５からなる誘電
体を介して導電体であるｎ型拡散層３と金属層６とでコ
ンデンサが構成され、かつこれらコンデンサは複数のも
のが直列に接続された状態となる。

第７図（ｂ）は第６図（ｂ）に対応するもので。

第７図（、）と同符号のものは同材料を示している。こ
こではｎ型拡散層３が抵抗として用いられている。ｎ型
拡散層３の両端における半導体酸化膜５にはスルーホー
ルが設けられ、このスルーホールには金属層からなる電
極が設けられている。

隣接する前記ｐ型拡散Ｎ３とは前記金ｙＩＩＷＪを介し
て直列に接続されている。

第７図（ｃ）は第６図（ｄ）に対応するもので、第７図
（ａ）と同符号のものは同材料を示している。ここでは
ｎ型拡散層３とｎ型半導体基板１とでダイオードを形成
している。ｎ型半導体基板１面に形成された高濃度のｎ
型拡散層２は電極接続の際の抵抗を小さくするためのも
のである。

さらに、第７図（ｄ）は逆バイアスされたｐｎ接合に発
生する空乏層をコンデンサとして機能させようとするも
のである。ｎ型半導体基板１面に複数のｎ型拡散層３が
並列されて形成されている。

それぞれのｎ型拡散層３からは電極Ｔ　ＰＨ１１Ｔ　Ｐ
Ｈ２＋・・・・・・Ｔ’ｐｃが取り出されているととも
に、該ｐ型拡散層３の並設方向端には前記ｎ型半導体基
板１に電圧を印加するための高濃度のｎ型拡散層２とこ
のｎ型拡散層２に接続される電極ＴＰＨが設けられてい
る。

前記電極ＴＰＨに高電圧、電極ｒｐｃに低電圧を印加す
ると図示のように空乏層７が形成され、各電極にはそれ
ぞれＴ　ｐｃ、　＞　Ｔ　ＰＣｚ　＞　Ｔ　ｐｃ、の関
係で電圧を取り出すことができる。

次に、第８図（ａ）は前記電圧制御型半導体素子ＢをＭ
ＯＳＦＥＴとした場合の該ＭＯ３ＦＥＴの構成を示す断
面図である。同図において、半導体基板１があり、この
半導体基板１の主表面にはウェル層となるｎ型拡散層３
が形成されている。

このｎ型拡散層３の主表面には互いに離間されてｎ型拡
散層２１，２２が形成されている。これらｎ型拡散層２
１．２２はそれぞれドレイン層、ソース層となるもので
ある。また、前記ｎ型拡散層２１．２２の一部を露呈さ
せて前記主表面には半導体酸化膜５が形成されている。

前記ｎ型拡散層２１．２２間の半導体酸化膜５内にはた
とえばポリシリコンからなるゲート電極８が形成されて
いる。この場合、前記ゲート電極８下の半導体酸化膜９
の厚さがいわゆるゲート酸化膜の厚さとして定義されて
いる。なお、前記ｎ型拡散層２１，２２には半導体酸化
膜５上を延在する金属層６１゜６２が電極として形成さ
れている。

このような構成からなるＭＯＳＦＥＴのしきい値電圧は
、同図（ｂ）に示すように前記ゲート酸化膜の厚さによ
って変化することが判る。

このため、第１図ないし第５図に示した電圧制御型半導
体素子Ｂの制御電圧の設定は前記ゲート酸化膜の厚さに
よって定めることができる。

第９図は同一半導体チップ上に本発明による電圧検出装
置を組み込んだ場合の実施例を示す構成図である。同図
において、Ａ、Ｂ、Ｃの部分がそれぞれ検出対象物Ａ、
電圧型制御半導体素子Ｂ、および分圧回路Ｃを示してい
る。

検出対象物Ａとしては高耐圧用のｎチャンネル型ＭＯ８
ＦＥＴが用いられている。すなわち、ｎ型半導体基板１
０面にＰ型拡散層３０があり、このｐ型拡散Ｍ３０面に
はリング状のｎ型拡散層４０が形成されている。このｎ
型拡散層４の外周部には前記ｐ型拡散層３０が所定の幅
で位置づけられておりチャンネル部として形成されるよ
うになっている。前記各拡散層が形成されているｎ型半
導体基板１０の表面には前記各拡散層をも含んで半導体
酸化膜９０が形成されている。この半導体酸化膜９０に
は前記チャンネル部上に該当する箇所内にポリシリコン
からなるゲート電極８０が組み込まれている。また、こ
の半導体酸化膜９０には前記リング状のｎ型拡散層４の
内周部とその中に位置付けられているｎ型拡散層３０が
露呈されるように穴開けされている。ここには電極７０
が形成され、かつ前記ゲート電極８０上にまで延在され
ている。さらに、前記ｎ型半導体基板１０はこの検出対
象物Ａの領域において電気的に分離されたものとなって
おり、その周囲は高濃度層で形成され表面に至る前記半
導体酸化膜９０面には六開けがなされて電極６１が形成
されている。

前記検出対象物Ａに隣接する分圧回路Ｃは第７図（ｄ）
に示すものと同様であり、前記検出対象物Ａとの接続は
延在する前記電極６１によってなされている。さらに、
前記分圧回路Ｃに隣接して電圧制御型半導体素子Ｂがあ
る。この電圧制御型半導体素子Ｂは第８図（ａ）に示す
ものと同様の構成をとっている。

第１０図は第９図において検出対象物Ａと分圧回路Ｃと
を同一のｎ型半導体基板１０に組み込んだ場合を示す構
成図である。前記検出対象物Ａを中心として、同心円状
のｎ型拡散層３５ないし３７からなる分圧回路Ｃが形成
されている。

第１１図は第１０図の構成においてさらに電圧制御型半
導体素子Ｃを組み込んだ場合を示す構成図である。たと
えば前記Ｐ型拡散層３６上に半導体酸化膜９０を介して
真性半導体層１０１が形成され、その両端には真中の真
性半導体Ｍ１０１を存在させてｎ型拡散層４３．４４が
形成されている。この構成はＴＰＴと称されるＭＯＳＦ
ＥＴで、前記ｐ型拡散層３６に発生する電圧で半導体酸
化膜９０に接する真性半導体層１０１の面にチャンネル
が生ずるようになる。

このため、ｎ型拡散層３６に発生する電圧と、この場合
ゲート酸化膜として機能する半導体酸化膜９０の厚さと
、によって前記検出対象物Ａに所定の電圧が印加された
とき前記ＴＰＴが導通してこのことを検知することがで
きる。

〔発明の効果〕

以上説明したことから明らかなように、本発明による電
圧検出装置によれば、測定電圧をゲート制御電圧として
電圧制御型半導体素子に印加すれば、該被測定電圧が所
定値（被測定電圧の検出レベル）を越えた場合に前記電
圧型半導体素子は、導通することになる。そして、前記
所定値は前記電圧制御型半導体素子の特性１例えば、前
記電圧制御型半導体素子がＭＯＳＦＥＴの場合はそのゲ
ート酸化膜の厚さによって設定されたものとなる。

したがって、前記ゲート制御電圧が特定された電圧制御
型半導体素子が導通すれば、前記被測定電圧が前記ゲー
ト制御電圧以上となっていることが検出できる。

【図面の簡単な説明】

第１図は本発明による電圧検出装置の一実施例を示す回
路図、第２ないし第５図はそれぞれ本発明による電圧検
出装置の他の実施例を示す回路図、第６図（ａ）ないし
くｅ）はそれぞれ前記電圧検出装置に用いられる分圧回
路の実施例を示す回路図、第７図（ａ）ないしくｄ）は
それぞれ前記分圧回路を半導体基板に組み込んだ場合の
実施例を示す構成図、第８図（ａ）は電圧制御型半導体
素子の一実施例を示す構成図、第８図（ｂ）は前記電圧
制御型半導体素子の特性を示すグラフ、第９ないし第１
１図はそれぞれ半導体基板に組み込んだ場合の電圧検出
装置の実施例を示す構成図である。Ａ・・・被測定対象、Ｂ・・・電圧制御型半導体素子、
Ｃ・・・分圧回路、ｌ・・・ｎ型半導体基板、３・・・
ｐ型拡散層、５・・・半導体酸化膜、６・・・金属層、
８・・・ゲート電極、９・・・ゲート酸化膜。

Claims

【特許請求の範囲】１、被測定電圧がゲート制御電圧として印加される電圧
制御型半導体素子を備え、該電圧制御型半導体素子の前
記ゲート制御電圧は前記被測定電圧の検出レベルに合わ
せて当該電圧制御型半導体素子の特性を設定することに
より定められてなることを特徴とする電圧検出装置。２、前記被測定電圧を共通として印加される複数の電圧
制御型半導体素子を備え、それぞれの電圧制御型半導体
素子のゲート制御電圧は異なっている請求項第１記載の
電圧検出装置。３、被測定電圧を分圧回路によって分圧し、この分圧が
ゲート制御電圧として印加される電圧制御型半導体素子
を備え、該電圧制御型半導体素子の前記ゲート制御電圧
は前記被測定電圧の検出レベルに合わせて当該電圧制御
型半導体素子の特性を設定することにより定められてな
ることを特徴とする電圧検出装置。４、前記分圧回路の分圧を共通として印加される複数の
電圧制御型半導体素子を備え、それぞれの電圧制御型半
導体素子のゲート制御電圧は異なっている請求項第３記
載の電圧検出装置。５、被測定電圧を分圧回路によって複数の電圧に分圧し
、この各分圧がそれぞれゲート制御電圧として印加され
る複数の電圧制御型半導体素子を備え、該各電圧制御型
半導体素子の前記ゲート制御電圧は前記被測定電圧の検
出レベルに合わせて当該電圧制御型半導体素子の特性を
設定することにより一定に定められてなることを特徴と
する電圧検出装置。６、前記分圧回路は複数の抵抗の直列体から構成されて
いる請求項第３ないし第５記載の電圧検出装置。７、前記分圧回路は複数のコンデンサの直列体から構成
されている請求項第３ないし第５記載の電圧検出装置。８、前記分圧回路は複数のダイオードの直列体から構成
されている請求項第３ないし第５記載の電圧検出装置。