JPH03154901A - Duplex controller - Google Patents
Duplex controllerInfo
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- JPH03154901A JPH03154901A JP1293970A JP29397089A JPH03154901A JP H03154901 A JPH03154901 A JP H03154901A JP 1293970 A JP1293970 A JP 1293970A JP 29397089 A JP29397089 A JP 29397089A JP H03154901 A JPH03154901 A JP H03154901A
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 19
- 238000012423 maintenance Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 11
- 230000005856 abnormality Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 5
- 239000013256 coordination polymer Substances 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 238000012369 In process control Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010965 in-process control Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Feedback Control In General (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は２つの演算制御装置が同期をとって入力演算す
る同期２重化制御装置の制御定数をオンラインで１個の
保守ツールから変更が可能なようにした２重化制御装置
に関する。[Detailed Description of the Invention] [Objective of the Invention] (Industrial Application Field) The present invention provides an on-line method for controlling the control constants of a synchronous duplex control device in which two arithmetic and control devices perform input operations in synchronization. The present invention relates to a duplex control device that can be changed using a maintenance tool.
（従来の技術）
ディジタル制御装置を用いたプロセス制御において、１
台のディジタル制御装置の故障がプラン１へ停止など重
大事故の原因になるものについては演算制御装置を２重
化する場合が多い。すなわち、１台の演算制御装置が故
障した時は他方の正常な演算制御装置によって演算制御
をバックアップすることによりディジタルコン１−ロー
ラの故障によるプラン１へへの影響を少くしている。(Prior art) In process control using a digital control device, 1
In cases where failure of one digital control device causes a serious accident, such as a stoppage of Plan 1, the arithmetic and control devices are often duplicated. That is, when one arithmetic and control unit fails, the other normal arithmetic and control unit backs up the arithmetic control, thereby reducing the influence on Plan 1 due to the failure of the digital controller 1-roller.
この場合演算制御装置の２重化については信頼性を上げ
るためにお互いの演算制御装置間で同期をとって演算し
演算結果を各演算周期毎に照合チエツクしお互いに演算
結果が一致しておれば、プロセスに対して演算結果を出
力する方式である同期２重化制御装置が制御装置の信頼
性を」二げる為に用いられている。In this case, when duplicating the arithmetic and control units, in order to increase reliability, the arithmetic and control units perform calculations in synchronization with each other and check the calculation results at each calculation cycle to ensure that the calculation results match each other. For example, a synchronous duplex control device that outputs calculation results to a process is used to improve the reliability of the control device.
その構成を第３図に示す。１は保守ツールであり伝送ラ
イン２を通して演算制御装置（以下ＣＰＵと略す）であ
るＣＰＵ（Ａ）３やＣＰＵ（Ｂ）４の制御定数を変更す
る装置である。Its configuration is shown in FIG. Reference numeral 1 denotes a maintenance tool, which is a device for changing control constants of a CPU (A) 3 and a CPU (B) 4, which are arithmetic and control units (hereinafter abbreviated as CPUs), through a transmission line 2.
ＣＰＵ（Ａ）３とＣＰＵ（Ｂ）４はそれぞれ一定周期で
プログラム演算し入出力ユニツ１〜５へその結果を出力
するものである。このｃｐｕ（Ａ）３とＣＰＵ（Ｂ）４
は同期２重化方式であり、常時お互いに同期ケーブル１
２を通して同期をとりながら演算している。The CPU (A) 3 and the CPU (B) 4 each perform program calculations at regular intervals and output the results to the input/output units 1 to 5. This CPU (A) 3 and CPU (B) 4
is a synchronous duplex method, and one cable is always synchronized with the other.
Calculations are performed while synchronizing through 2.
ＣＰＵ（Ａ）３で演算された結果はシステムバス（Ａ）
６を通してバッファ基板８へ送信される。又ＣＰＵ（Ｂ
）４で演算された結果はシステムバス（Ｂ）７を通して
バッファ基板（Ｂ）９へ送信される。The result calculated by CPU (A) 3 is sent to system bus (A)
6 to the buffer board 8. Also CPU (B
) 4 is transmitted to the buffer board (B) 9 through the system bus (B) 7.
バッファ基板（Ｂ）９からはデータの流れ２４ａによっ
てバッファ基板（Ａ）８に送られお互いの演算結果が照
合チエツクされ一致しておれば、Ｉ１０バス１０を経由
して出力基板用からプラント１へ信号が出力される。そ
のタイミングチャートを第４図に示す。２１は同期タイ
ミングでありＣＰＵ（Ａ）３、ＣＰＵ（Ｂ）４は同期を
とって入力し演算を実行する演算後は両ＣＰ Ｕの演算
結果をバッファ基板（Ａ）８又はバッファ基板（Ｂ）９
上で照合チエツクを実行する。このやり方は１涌もって
決定しておいたＢＵＦ（Δ）８又はＩＩＬＪＦ（Ｂ）９
側で実行する。From the buffer board (B) 9, data is sent to the buffer board (A) 8 by a data flow 24a, and the mutual calculation results are checked and if they match, the data is sent from the output board to the plant 1 via the I10 bus 10. A signal is output. The timing chart is shown in FIG. 21 is the synchronization timing, and the CPU (A) 3 and CPU (B) 4 synchronize input and execute the calculation. After the calculation, the calculation results of both CPUs are sent to the buffer board (A) 8 or the buffer board (B). 9
Perform a verification check on the above. This method is based on BUF (Δ) 8 or IILJF (B) 9, which has been determined in advance.
Run on the side.
それぞれ２台のＣＰＵ（Ａ）３、ＣＰＵ（Ｂ）４の制御
定数を保守ツール１から変更する場合には、ＣＰＵ（Ａ
）３とＣＰＵ（Ｂ）４を順番に変更する為に変更タイミ
ングのズレによりその変更時にはＣＰＵ（Ａ）３とＣＰ
Ｕ（Ｂ）４の演算結果が異なることになり、ＢＵＦ（Ａ
）８又はｒ３ＵＦ（Ｂ）９てＣＰＵ（Ａ）３とＣＰｔＪ
（Ｂ）４の出力前の演算結果の照合チエツク時に不一致
となる。不一致となった場合にはＣＰＵ（Ａ）３又はＣ
ＰｔＪ（Ｂ）４のどちらが正常か不明の為に出力を停止
しなければならない。When changing the control constants of the two CPUs (A) 3 and CPU (B) 4 from maintenance tool 1,
) 3 and CPU (B) 4 in order, due to a difference in the change timing, CPU (A) 3 and CP
The calculation results of U(B)4 will be different, and BUF(A
)8 or r3UF(B)9 and CPU(A)3 and CPtJ
(B) A mismatch occurs when checking the computation results before outputting 4. If there is a mismatch, CPU (A) 3 or C
Output must be stopped because it is unclear which of PtJ(B)4 is normal.
（発明が解決しようとする課題）
以上の様に１台の保守ツール１から同期２重化されたＣ
ＰＵ（Ａ）３、ＣＰＵ（Ｂ）４の制御定数を変更する場
合には上記の２つのＣＰＵ（Ａ）３゜ＣＰ ＬＪ （＋
３ ） ４の演算結果が不一致になることを避ける為に
、制御定数を変更時は１台のＣＰｔＪ（Ａ）３又はＣＰ
Ｕ（Ｂ）４を停止し、片方の運転中のＣＰＵ（Ｂ）４又
はＣＰＵ（Ａ）３の制御定数を変更しくこの時１重系に
なっている為に照合チエツク又は中断）、その後停止中
のＣＰＵ（Ａ）３又はＣＰＵ（Ｂ）４を変更し運転開始
することにより２重化運転となるという２回に渡って制
御定数の変更を行わなければならないという複雑かつ運
転中のＣＰＵを停止しなければならないという欠点が生
じていた。(Problem to be solved by the invention) As described above, C is synchronized and duplicated from one maintenance tool 1.
When changing the control constants of PU (A) 3 and CPU (B) 4, the above two CPU (A) 3° CP LJ (+
3) To avoid discrepancies in the calculation results in step 4, when changing the control constants, only one CPtJ(A)3 or CP
Stop U (B) 4, change the control constants of one of the operating CPU (B) 4 or CPU (A) 3 (at this time, it is a single system, so check the verification or interrupt), then stop This is a complex process in which the control constants have to be changed twice, and duplex operation is achieved by changing the CPU (A) 3 or CPU (B) 4 and starting operation. The disadvantage was that it had to be stopped.
（課題を解決するための手段）
本発明はプロセスから制御信号を入力し、お互いに同期
をとって入力演算し、片方の演算制御装置が異常時には
正常な演算制御装置がバックアップする２つの演算制御
装置を備えた同期２重化制御装置において、上記演算制
御装置の制御定数を変更する為の保守ツールから２台の
演算制御装置の制御定数を変更する場合に、一時同期２
重化から待期２重化に制御モードを変更することにより
制御定数を変更し、制御定数変更後は同期２重化に制御
モードを戻すことにより２つの演算制御装置ともオンラ
インで制御定数を変更可能にしたことを特徴とする。(Means for Solving the Problems) The present invention provides two arithmetic and control systems that input control signals from a process, perform input calculations in synchronization with each other, and when one arithmetic and control device is abnormal, a normal arithmetic and control device backs up the control signal. Temporary synchronization 2 is used when changing the control constants of two arithmetic and control units using the maintenance tool for changing the control constants of the arithmetic and control units.
Change the control constants by changing the control mode from duplication to standby duplication, and after changing the control constants, change the control constants online for both arithmetic and control units by returning the control mode to synchronous duplication. It is characterized by being made possible.
（作用）
これにより同期２重化制御装置の二つのＣＰＵの制御定
数をＣＰＵを停止しないでオンラインの状態で１台の保
守ツールから変更を可能とした同期２重化制御装置を提
供する。(Function) Thereby, a synchronous duplex control device is provided in which the control constants of two CPUs of the synchronous duplex control device can be changed online using one maintenance tool without stopping the CPUs.
（実施例）
第１図に本発明の実施例を示す。ＣＰＵ（Ａ）３とＣＰ
Ｕ（Ｂ）４が同期２重化で運転中に保守ツールＯ）から
両ＣＰＵの制御定数を変更する場合に同期２重化から待
期２重化にＣＰＵのモードを一時変更する。すなわち、
ＣＰＵ（Ａ）３を常用系とし、ＣＰＵ（Ｂ）４を待期系
としたい時は（この逆も可能）ＣＰＵ（Ｂ）４に対し保
守ツール１から待期系コマンド信号１５を伝送する。こ
のコマンド信号は１６ｂｉｔの伝送信号のうちあらかじ
め決定しておいた任意の１ｂｉｔをオンにすることによ
り受信したＣＰＵ（Ｂ）４側で待期系指示を受けつける
。(Example) FIG. 1 shows an example of the present invention. CPU(A)3 and CP
When changing the control constants of both CPUs from the maintenance tool O) while U(B)4 is operating in synchronous duplex mode, the CPU mode is temporarily changed from synchronous duplex mode to standby duplex mode. That is,
When it is desired to make the CPU (A) 3 the regular system and the CPU (B) 4 the standby system (the reverse is also possible), the maintenance tool 1 transmits the standby system command signal 15 to the CPU (B) 4. This command signal is received by the CPU (B) 4 side, which receives a standby system instruction by turning on any one predetermined bit of the 16-bit transmission signal.
ＣＰＵ（＋３）４では待期系指示を受けつけるとシステ
ムバス７を通してバッファ基板（Ｂ）９へ信号を伝送す
るバッファ基板（Ｂ）９では常にＣＰＵ（Ｂ）で演算さ
れた結果を１３の信号の流れによってバッファ基板（Ａ
）８へ伝送しバッファ基板（Ｂ）９から出力基板１１へ
の信号出力は行わない。すなわちプロセスへの出力信号
、１６はバッファ基板（Ａ）８から送られて来たものを
出力することになる。この時ＣＰＵ（Ｂ）４、バッファ
基板（Ｂ）９は待期の状態でありＣＰＵ（Ａ）３又はバ
ッファ基板（Ａ）８が故障の時は前者に代ってＣＰＵ（
Ｂ）４、バッファ基板（Ｂ）９を通して出力することは
可能である。これ等の動作を第２図にフローチャートで
示す。When the CPU (+3) 4 receives a standby system instruction, it transmits the signal to the buffer board (B) 9 through the system bus 7. The buffer board (B) 9 always transfers the results calculated by the CPU (B) to the 13 signals. The buffer substrate (A
) 8, and no signal is output from the buffer board (B) 9 to the output board 11. In other words, the output signal 16 to the process is the one sent from the buffer board (A) 8. At this time, the CPU (B) 4 and the buffer board (B) 9 are in a standby state, and if the CPU (A) 3 or the buffer board (A) 8 is out of order, the CPU (B) 4 takes over from the former.
B)4, it is possible to output through the buffer board (B)9. These operations are shown in a flowchart in FIG.
まず２重化されているＣＰＵ（Ａ）、ＣＰＵ（Ｂ）が正
常かどうか判断しいずれかが異常の場合は１重化となる
。ＣＰＵ（Ａ）、ＣＰＵ（Ｂ）ともに正常な場合は演算
周期毎に保守ツールから待期コマンドが来てないかどう
かのチエツクをする。待期コマンドを受けつければその
ＣＰＵは待期系となるすなわち待期コマンドを受けつけ
た方が待期系となり他方のＣＰＵは常用系となる。待期
系、常用系ともにＣＰＵが正常な限り演算は続行するの
であるがバッファ基板では常用系側のＣＰＵから演算さ
れた結果を出力基板に出力する。待期系に指定された方
は常用系のＣＰ ｔＪが異常にならない限りそのまま演
算を続行しながら待つことになる。First, it is determined whether or not the duplicated CPU (A) and CPU (B) are normal, and if either one is abnormal, the duplication is performed. If both CPU (A) and CPU (B) are normal, a check is made every calculation cycle to see if a standby command has arrived from the maintenance tool. If a standby command is received, that CPU becomes a standby system, that is, the CPU that receives a standby command becomes a standby system, and the other CPU becomes a regular system. As long as the CPUs of both the standby system and the regular system are normal, calculations continue, but the buffer board outputs the results of the calculations from the CPU on the regular system side to the output board. The one designated as the standby system will wait while continuing the calculation unless the regular system CP tJ becomes abnormal.
待期系からの演算結果はバッファ基板まで伝送されるか
それ以降は出力されない。またこの時２つのＣＰＵから
の演算結果の照合チエツクは行わない。このようにする
ことにより制御定数などを変更する時には待期２重化に
することにより不一致検出を一時中止する。又、同様な
方法をＣＰＵ（Ａ）３又はＣＰＵ（Ｂ）４についてそれ
ぞれ行うことにより２つのＣＰＵともに制御定数をオン
ラインで変更することが可能となる。The calculation results from the standby system are transmitted to the buffer board or are not output thereafter. Further, at this time, no comparison check is performed between the calculation results from the two CPUs. By doing this, when changing control constants, etc., inconsistency detection is temporarily halted by double waiting. Further, by performing the same method for the CPU (A) 3 or the CPU (B) 4, it becomes possible to change the control constants of both CPUs online.
オンラインで変更の後は待期系コマンドを解除してやる
ことにより同期２重化になる。同期２重化になればＣＰ
ｔＪ（Ａ）３、ＣＰＵ（Ｂ）４の演算結果と照合チエツ
ク開始することになる。After making changes online, canceling standby commands will result in synchronous duplication. CP if synchronous duplexing
A comparison check with the calculation results of tJ(A)3 and CPU(B)4 is started.
本発明の２重化制御装置はオンラインで１台の保守ツー
ルから各演算制御装置の制御定数を比較的簡単にＣＰＵ
を停止しないで変更可能である。The redundant control device of the present invention allows the control constants of each arithmetic and control device to be controlled relatively easily from the CPU online using a single maintenance tool.
can be changed without stopping.
又、制御定数変更時に不一致などのアラームも出さなく
て安全に操作が可能であるという効果がある。Further, there is an effect that safe operation is possible without generating an alarm such as a mismatch when changing control constants.
第１図は本発明の実施例である２重化制御装置の構成図
、第２図は本発明の動作を示すフローチャート、第３図
は従来の２重化制御装置の構成図、第４図は従来の２重
化制御装置の入力、演算、出力のタイミング図である。
１・・・保守ツール、 ２・・伝送ライン、３・
・・演算制御装置（Ａ）、４・・・演算制御装置（Ｂ）
、５・・・入出カニニット、 ６・・システムバス（Ａ
）、７・・システムバス（Ｂ）、８・・・バッファ基４
Ｕ（Ａ）、９ バッファ基板（Ｂ）、１０・・・Ｉ１０
バス、１１・・・出力基板、 １２・同期ケーブ
ル、１３・・・信号の流れ、 １４・出力信号、１
５・・待期系コマン１〜信号、
１６・・・プロセス出力信号、FIG. 1 is a block diagram of a duplex control device that is an embodiment of the present invention, FIG. 2 is a flowchart showing the operation of the present invention, FIG. 3 is a block diagram of a conventional duplex control device, and FIG. 4 is a timing diagram of input, calculation, and output of a conventional duplex control device. 1...Maintenance tool, 2...Transmission line, 3...
... Arithmetic control device (A), 4... Arithmetic control device (B)
, 5... Input/output crab unit, 6... System bus (A
), 7... System bus (B), 8... Buffer group 4
U (A), 9 Buffer board (B), 10...I10
Bus, 11... Output board, 12. Synchronization cable, 13... Signal flow, 14. Output signal, 1
5... Standby command 1 ~ signal, 16... Process output signal,
Claims (1)
入力演算し、片方の演算制御装置が異常時には正常な演
算制御装置がバックアップする２つの演算制御装置を備
えた同期２重化制御装置において、上記演算制御装置の
制御定数を変更する為の保守ツールから２台の演算制御
装置の制御定数を変更する場合に、一時同期２重化から
待期２重化に制御モードを変更することにより制御定数
を変更し、制御定数変更後は同期２重化に制御モードを
戻すことにより２つの演算制御装置ともオンラインで制
御定数を変更可能にしたことを特徴とする２重化制御装
置。In a synchronous duplex control device that is equipped with two arithmetic and control devices that input control signals from a process, perform input calculations in synchronization with each other, and when one arithmetic and control device has an abnormality, the normal arithmetic and control device backs up. When changing the control constants of two arithmetic and control units using the maintenance tool for changing the control constants of the arithmetic and control units mentioned above, control can be controlled by changing the control mode from temporary synchronous duplexing to standby duplexing. A duplex control device characterized in that the control constants of both arithmetic and control devices can be changed online by changing constants and returning the control mode to synchronous duplexing after changing the control constants.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293970A JPH03154901A (en) | 1989-11-14 | 1989-11-14 | Duplex controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293970A JPH03154901A (en) | 1989-11-14 | 1989-11-14 | Duplex controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03154901A true JPH03154901A (en) | 1991-07-02 |
Family
ID=17801553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1293970A Pending JPH03154901A (en) | 1989-11-14 | 1989-11-14 | Duplex controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03154901A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721136A (en) * | 1993-07-05 | 1995-01-24 | Nec Corp | Duplex constitution signal processor |
| WO1998015899A1 (en) * | 1996-10-07 | 1998-04-16 | Hitachi, Ltd. | Fault-tolerant computer system |
| JP2008082710A (en) * | 2006-09-25 | 2008-04-10 | Nittan Co Ltd | Smoke detector |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60118901A (en) * | 1983-11-17 | 1985-06-26 | ユナイテツド・テクノロジーズ・コーポレイシヨン | Position controller |
| JPS6136803A (en) * | 1984-07-30 | 1986-02-21 | Toshiba Corp | Process controller |
| JPH03138732A (en) * | 1989-10-25 | 1991-06-13 | Mitsubishi Electric Corp | Automatic switching device for dual microprocessor |
-
1989
- 1989-11-14 JP JP1293970A patent/JPH03154901A/en active Pending
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