JPH03126984A - Thin film transistor control type fluorescent display panel - Google Patents
Thin film transistor control type fluorescent display panelInfo
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- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は真空外囲器内部に発光を制御する薄膜トランジ
スタを内蔵する蛍光表示パネルに関し、特に2個の薄膜
トランジスタを接続した薄膜トランジスタ制御型蛍光表
示パネルに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a fluorescent display panel incorporating a thin film transistor for controlling light emission inside a vacuum envelope, and particularly to a thin film transistor-controlled fluorescent display panel in which two thin film transistors are connected. Regarding.
蛍光表示パネルは高輝度で視認性が良く、カラー化が容
易である等の特長を活かし、VTR。Fluorescent display panels are highly bright, highly visible, and can be easily converted into color, making them ideal for VTRs.
オーディオ等の家電製品から各種OA機器、データ端末
まで広い用途に使用されてきている。情報化社会の進展
に伴い、表示内容の多様化に対する要求が強まり、アル
ファベット、数字以外に例えば漢字1図形、グラフ等の
複雑なパターンを表示するグラフィック表示溶蛍光表示
パネルが開発。It has been used in a wide range of applications, from audio and other home appliances to various office automation equipment and data terminals. With the advancement of the information society, there has been an increasing demand for diversification of display contents, and in addition to alphabets and numbers, graphic display fluorescent display panels have been developed that display complex patterns such as kanji shapes and graphs.
生産されるに至った。しかしながらグラフィック蛍光表
示パネルはグリッド電極に走査電位を印加し、陽極にデ
ータ電位を印加する、いわゆるダイナミック駆動方式を
用いる為に画素数の増加に伴い、デユーティファクター
が小さくなり輝度の低下を招いていた。例えば横256
ドツトメ縦64ドツトの標準的な蛍光表示パネルをl/
260デユーテイ比で駆動する場合、グリッド電圧を8
0V、陽極電圧を150Vとした条件下では発光輝度は
150ないし200fL程度にしか過ぎなかった。当然
グリッド電圧、陽極電圧を増加させることにより輝度は
上昇するが、駆動用ICの価格が上がり、商品としては
実用的ではなかった。It has come into production. However, because graphic fluorescent display panels use a so-called dynamic drive method in which a scanning potential is applied to the grid electrode and a data potential is applied to the anode, the duty factor decreases as the number of pixels increases, resulting in a decrease in brightness. Ta. For example, horizontal 256
A standard fluorescent display panel with 64 vertical dots
When driving at a duty ratio of 260, the grid voltage is set to 8
Under conditions of 0 V and anode voltage of 150 V, the luminance was only about 150 to 200 fL. Naturally, brightness can be increased by increasing the grid voltage and anode voltage, but this increases the price of the driving IC, making it impractical as a commercial product.
又、クリッド電極と陽極でマトリックス構造を形成する
従来構造では製造方法、特にグリッド電極設置方法が複
雑で製造コストを引き上げていた。In addition, in the conventional structure in which a matrix structure is formed by a grid electrode and an anode, the manufacturing method, especially the method for installing the grid electrode, is complicated and increases the manufacturing cost.
画素数の増加によらず輝度低下のブ!にい、かつ制御用
グリッドを有しない構造の蛍光表示パネルを得る目的で
、各陽極画素にスイッチング素子を接続した新構造蛍光
表示パネルの開発が強く求められていた。The brightness decreases regardless of the increase in the number of pixels! In order to obtain a fluorescent display panel with a structure that is compact and does not have a control grid, there has been a strong demand for the development of a fluorescent display panel with a new structure in which a switching element is connected to each anode pixel.
一方、液晶デイスプレィにおいても、マルチプレックス
駆動から表示コントラストの良好ないわゆるアクティブ
マトリックス型のものが開発されている。これは各液晶
セルごとにアモルファスンリコンもしくはポリシリコン
で薄膜トランジスタ(以降TPTと記す)を形成したも
ので代表例は第2図に接続構成図を示す如きものである
。TPT51のソースドレイン電極の一方の電極がデー
タ信号線52に、又、ゲート電極がゲート信号線53に
それぞれ接続され、又、ソースドレイン電極の他方の電
極が液晶セル54に接続している。On the other hand, in the field of liquid crystal displays, so-called active matrix type displays with good display contrast have been developed due to multiplex drive. This is a thin film transistor (hereinafter referred to as TPT) formed of amorphous silicon or polysilicon for each liquid crystal cell, and a typical example is as shown in FIG. 2, a connection configuration diagram. One of the source and drain electrodes of the TPT 51 is connected to the data signal line 52 , the gate electrode is connected to the gate signal line 53 , and the other source and drain electrode of the TPT 51 is connected to the liquid crystal cell 54 .
上記の如きTPT構造を蛍光表示パネルの陽極のスイッ
チング素子として利用する場合は次に述べる如き不具合
があり実用にθ(しない。すなわち、ゲート線に走査信
号線を、ソース電極にデータ信号線をそれぞれ接続し、
ソース電極から所定のタイミングで陰極フィラメントに
対し正電位の電圧を印加させ、ドレイン電極に接続させ
た陽極蛍光体層を発光させる接続構造では、発光の制御
は可能であるが、発光時間は走査信号のデユーティファ
クタに比例し、走査信号線の数すなわち画素数の増加に
伴い1発光輝度は低下してしまう。When using the TPT structure as described above as a switching element for the anode of a fluorescent display panel, there are the following problems and it is not practical (θ). In other words, the scanning signal line is connected to the gate line, and the data signal line is connected to the source electrode. connection,
With a connection structure in which a positive voltage is applied from the source electrode to the cathode filament at a predetermined timing, and the anode phosphor layer connected to the drain electrode emits light, it is possible to control the light emission, but the light emission time is determined by the scanning signal. As the number of scanning signal lines, that is, the number of pixels increases, the luminance of one light emission decreases in proportion to the duty factor.
本発明はTPTの動作原理を有効に使用し、画素数が増
加しても発光輝度が低下せず、高輝度グラフィックデイ
スプレィを可能とした。The present invention makes effective use of the operating principle of TPT, and enables a high-brightness graphic display without reducing luminance even when the number of pixels increases.
本発明の薄膜トランジスタ制御型蛍光表示パネルは陽極
ガラス基板上の一画素中に2個のP型TFTを形成し、
第1のTPTのゲート電極およびドレイン電極にそれぞ
れゲート信号線、データ信号線全接続し、第1のTPT
のソース電極は第2のTPTのゲート電極に接続されて
いる6一方策2のTPTのドレイン電極は陽極蛍光体層
に接続され、ソース電極はグランド線に接続されている
。The thin film transistor controlled fluorescent display panel of the present invention has two P-type TFTs formed in one pixel on an anode glass substrate,
All gate signal lines and data signal lines are connected to the gate electrode and drain electrode of the first TPT, respectively.
The source electrode of the second TPT is connected to the gate electrode of the second TPT, while the drain electrode of the second TPT is connected to the anode phosphor layer, and the source electrode is connected to the ground line.
又、陽極ガラス基板はカバーカラスとともに真空容器を
形成し、この中に陰極フィラメントおよび必要に応じて
電子線加速用のグリッド電極が設置される。Further, the anode glass substrate forms a vacuum container together with the cover glass, in which a cathode filament and, if necessary, a grid electrode for electron beam acceleration are installed.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一画素を構成する要素を示したもので
あり、2個のP型TFTの接続状態が示されているが、
第1のトランジスタlのゲート電極およびドレイン電極
にはそれぞれゲート信号線2、データ信号線3が接続さ
れている。第1の1ランジスタ1のソース電極は第2の
トランジスタ4のゲート電極と接続されている。第2の
トランジスタ4のソース電極はグランド線5に、又ドレ
イン電極は陽極蛍光体にそれぞれ接続されている。FIG. 1 shows the elements constituting one pixel of the present invention, and shows the connection state of two P-type TFTs.
A gate signal line 2 and a data signal line 3 are connected to the gate electrode and drain electrode of the first transistor l, respectively. The source electrode of the first transistor 1 is connected to the gate electrode of the second transistor 4. The source electrode of the second transistor 4 is connected to the ground line 5, and the drain electrode is connected to the anode phosphor.
ここで使用したP ”I T F Tの構造および製造
方法を説明する。2個のP型TFTの構造は基本的に同
一であるので、ここでは第2のトランジスタの断面構造
を第2図に示す。ガラス基板21上にポリシリコン膜を
減圧CVD法で形成し、ホウ素をイオン注入した後、バ
ターニングし、ポリシリコンソース電極22およびポリ
シリコンドレイン電極23を形成する。画電極の厚さは
ともに1500A程度とした。次に同様に減圧CVD法
でポリシリコン活性層24を形成した。この層はイオン
注入は行なわない。ポリシリコン活性層のバターニング
後、ゲート絶縁膜となる5i02層25を減圧CVD法
で堆積させた後バターニングする。Cr電極層26.A
n電極層27をスパッタリング法で形成後パッシベーシ
ョン層28を積層させた。The structure and manufacturing method of the P"I TFT used here will be explained.The structures of the two P-type TFTs are basically the same, so here the cross-sectional structure of the second transistor is shown in Figure 2. A polysilicon film is formed on a glass substrate 21 by low pressure CVD, boron ions are implanted, and then buttered to form a polysilicon source electrode 22 and a polysilicon drain electrode 23.The thickness of the picture electrode is as follows. Both were set to about 1500 A.Next, a polysilicon active layer 24 was similarly formed using the low pressure CVD method.Ion implantation was not performed on this layer.After patterning the polysilicon active layer, a 5i02 layer 25, which will become a gate insulating film, was formed. Cr electrode layer 26.A is deposited by low pressure CVD and then patterned.
After forming the n-electrode layer 27 by sputtering, a passivation layer 28 was laminated.
アルミ電極層27は酸化亜鉛蛍光体から成る陽極蛍光体
層29と接続している。The aluminum electrode layer 27 is connected to an anode phosphor layer 29 made of zinc oxide phosphor.
上記に述べた構造の2個のTPTと陽極蛍光体層から成
る画素をマトリックス状に配置しグラフィック蛍光表示
パネルを製造した。第3図に回路接m’x示す。ここで
は便宜的に4×3のマトリックスとして説明する。Gn
からGn+3までのゲート信号線31が第1のトランジ
スタ32のゲート電極に、又DnからDn+2までのデ
ータ信号線33が11のトランジスタ32のドレイン電
極にそれぞれ接続されている。第2のトランジスタ34
のドレイン電極は(n、n)、(n、n+1)、(n、
n+2)、−= (n+1.n)、(n+1、n+1)
、−、(n+2.n+2)、(n+2、n+3)のそれ
ぞれの陽極蛍光体層35に接続されている。A graphic fluorescent display panel was manufactured by arranging pixels having the structure described above, each consisting of two TPTs and an anode phosphor layer, in a matrix. FIG. 3 shows the circuit connection m'x. Here, for convenience, a 4×3 matrix will be explained. Gn
A gate signal line 31 from Gn+3 is connected to the gate electrode of the first transistor 32, and a data signal line 33 from Dn to Dn+2 is connected to the drain electrode of the eleven transistors 32, respectively. second transistor 34
The drain electrodes of (n, n), (n, n+1), (n,
n+2), -= (n+1.n), (n+1, n+1)
, -, (n+2.n+2), (n+2, n+3), respectively.
又、第2のトランジスタのソース電極はすべてグランド
線(図示せず)に接続されている。グランド線は陰極フ
ィラメントに対して正電位を印加してあり、通常の蛍光
表示パネルにおける陽極電圧に相当する。Further, all the source electrodes of the second transistors are connected to a ground line (not shown). A positive potential is applied to the ground line with respect to the cathode filament, which corresponds to the anode voltage in a normal fluorescent display panel.
以上説明したように本発明は2個のP型TFTを1画素
中に配置接続しているのでスタティック的な動作が可能
となり、画素数の増加によっても従来型の郎党表示パネ
ルにおける発光輝度の低下は生じないという画期的な効
果を有する。これを明らかにする為に第3図で示したマ
トリックス構造における動作状態を第4図を用いて説明
する。As explained above, since the present invention arranges and connects two P-type TFTs in one pixel, static operation is possible. This has the revolutionary effect of not causing any In order to clarify this, the operating state in the matrix structure shown in FIG. 3 will be explained using FIG. 4.
ゲート信号線On、・・・・・・Gn+3には負の走査
信号が印加される。このタイミングに対応させてデータ
信号線に所望の発光パターンを得る為の負のデータ信号
か印加される。例えば1.−1.時間においてはGnに
接続している(n、n)(n+1、n)、(n+2.n
)の3個の画素の第1のトランジスタがONする。この
うちDnに接続している(n、n)の画素の第2のトラ
ンジスタにのみゲート電極が負電位とf、す、第2のト
ランジスタがONする。(n、n)の陽極蛍光体層には
グランド線を介して陰極フィラメントに対して正の電位
が印加されており、第2のトランジスタがONすること
によって陽極電流が流れ、すなわち陰極フィラメントか
ら照射された電子によって蛍光体が励起発光する。時間
t2において(n、n)の第1のトランジスタのゲート
電極は負から正に反転して、第1のトランジスタはOF
Fする。この為第2のトランジスタのゲート電極はオー
プン状態となり、t、からt2において蓄積された負電
荷がゲート容量に保持され、第2のトランジスタはON
状態を持続する。従って走査信号が再び印加されるt1
1時間まで第2のトランジスタのON状態が持続し、t
llからt12の間にDnに負電位が印加され再び(n
、n)が発光状態となればスタティック動作が可能とな
る。第2のトランジスタのゲート容量による保持時間は
今回製造した試作品では約100m5ecと十分?j値
が得られ、実用上全く問題がないことが明らかになった
。この保持時間がゲート信号線に加えられる走査信号の
周期よりも長ければ画素数が増加しても原理的に郎党表
示パネルはスタティック動作となり、グラフィック表示
に適用すれば従来の蛍光表示パネルに比べ著しく高い発
光輝度が得られる。A negative scanning signal is applied to the gate signal lines On, . . . , Gn+3. Corresponding to this timing, a negative data signal for obtaining a desired light emission pattern is applied to the data signal line. For example 1. -1. In time, (n, n) (n+1, n), (n+2.n
) are turned on. Among these, only the second transistor of the pixel (n, n) connected to Dn has its gate electrode set to a negative potential, f, and the second transistor is turned on. A positive potential is applied to the anode phosphor layer (n, n) with respect to the cathode filament via the ground line, and when the second transistor is turned on, an anode current flows, that is, irradiation is performed from the cathode filament. The phosphor is excited and emits light by the emitted electrons. At time t2, the gate electrode of the first transistor of (n, n) is reversed from negative to positive, and the first transistor is OF
F. Therefore, the gate electrode of the second transistor is in an open state, and the negative charge accumulated from t to t2 is held in the gate capacitance, and the second transistor is turned on.
Persist state. Therefore, the scanning signal is applied again t1
The ON state of the second transistor continues for up to 1 hour, and t
A negative potential is applied to Dn between ll and t12, and (n
, n) are in a light emitting state, static operation becomes possible. Is the retention time due to the gate capacitance of the second transistor sufficient at approximately 100m5ec in the prototype manufactured this time? The j value was obtained, and it became clear that there was no problem in practical use. If this holding time is longer than the cycle of the scanning signal applied to the gate signal line, the auxiliary display panel will theoretically operate statically even if the number of pixels increases, and if applied to graphic displays, it will be significantly more effective than conventional fluorescent display panels. High luminance can be obtained.
第1図は本発明の実施例の回路構成図、第2図は本発明
の実施例の構造断面図、第3図は本発明のマトリックス
状画素構成を示す図、第4図は第3図の実施例の動作を
説明するタイミング図、第5図はR膜トランジスタで駆
動する液晶セルを示した回路構成図である。
1.32・・・・・第1のトランジスタ、2,31・・
・ゲート信号線、3,33・・・・・・データ信号線、
4゜34・・・・・・第2のトランジスタ、5・・・・
・グランド線、6.29.35・・・・・・陽極蛍光体
層、21・・・・ガラス基板、22・・・・・ポリシリ
コン・ソース電極、23・・・・・・ポリシリコン・ド
レインIIL24・・・・・ポリシリコン活性層、25
・・・・・・5i02層、26・・・・・Cr電極層、
27・・・・・・AA電極層、28・・・・パッシベー
ション層、51・・・・薄膜トランジスタ、52・・・
・データ信号線、53・・・・・・ゲート信号線、54
・・・・・液晶セル。FIG. 1 is a circuit configuration diagram of an embodiment of the present invention, FIG. 2 is a structural sectional view of an embodiment of the present invention, FIG. 3 is a diagram showing a matrix pixel configuration of the present invention, and FIG. FIG. 5 is a timing diagram illustrating the operation of this embodiment. FIG. 5 is a circuit configuration diagram showing a liquid crystal cell driven by an R film transistor. 1.32...first transistor, 2,31...
・Gate signal line, 3, 33...data signal line,
4゜34... Second transistor, 5...
・Ground line, 6.29.35...Anode phosphor layer, 21...Glass substrate, 22...Polysilicon source electrode, 23...Polysilicon Drain IIL24...Polysilicon active layer, 25
...5i02 layer, 26...Cr electrode layer,
27...AA electrode layer, 28...passivation layer, 51...thin film transistor, 52...
・Data signal line, 53... Gate signal line, 54
...Liquid crystal cell.
Claims (1)
空外囲器内部のガラス基板上に1画素中に2個のP型薄
膜トランジスタが形成され、第1のトランジスタのゲー
ト電極およびドレイン電極にはそれぞれ発光を制御する
信号線が接続され、第1のトランジスタのソース電極が
第2のトランジスタのゲート電極に接続され、第2のト
ランジスタのドレイン電極が陽極蛍光体層に接続され、
他方のソース電極がグランド線に接続されていることを
特徴とする薄膜制御型蛍光表示パネル。In a thin film transistor controlled fluorescent display panel, two P-type thin film transistors are formed in one pixel on a glass substrate inside a vacuum envelope, and a signal for controlling light emission is applied to the gate electrode and drain electrode of the first transistor, respectively. the line is connected, the source electrode of the first transistor is connected to the gate electrode of the second transistor, the drain electrode of the second transistor is connected to the anode phosphor layer;
A thin film controlled fluorescent display panel characterized in that the other source electrode is connected to a ground line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26694689A JPH03126984A (en) | 1989-10-12 | 1989-10-12 | Thin film transistor control type fluorescent display panel |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26694689A JPH03126984A (en) | 1989-10-12 | 1989-10-12 | Thin film transistor control type fluorescent display panel |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03126984A true JPH03126984A (en) | 1991-05-30 |
Family
ID=17437884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26694689A Pending JPH03126984A (en) | 1989-10-12 | 1989-10-12 | Thin film transistor control type fluorescent display panel |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03126984A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11219133A (en) * | 1998-02-02 | 1999-08-10 | Tdk Corp | Image display device |
-
1989
- 1989-10-12 JP JP26694689A patent/JPH03126984A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11219133A (en) * | 1998-02-02 | 1999-08-10 | Tdk Corp | Image display device |
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