JPH03116234A - 複数の命令ソースを有するマルチプロセッサシステム - Google Patents
複数の命令ソースを有するマルチプロセッサシステムInfo
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- JPH03116234A JPH03116234A JP2163027A JP16302790A JPH03116234A JP H03116234 A JPH03116234 A JP H03116234A JP 2163027 A JP2163027 A JP 2163027A JP 16302790 A JP16302790 A JP 16302790A JP H03116234 A JPH03116234 A JP H03116234A
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- G06F9/3858—Result writeback, i.e. updating the architectural state or memory
- G06F9/38585—Result writeback, i.e. updating the architectural state or memory with result invalidation, e.g. nullification
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- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［関連出願］
本出願は、ｒＭＩＩＬＴＩＰＲＯＣＥＳＳＯＲＤＩＧＩ
ＴＡＬ ＤＡＴＡＰＩ？０ＣＥＳＳＩＮＧ ＳＹＳＴＥ
Ｍ （マルチプロセッサディジタルデータプロセッシン
グシステム）」について１９８８年１２月２２日に出願
された本出願人の日本国特許出願箱６３−３２２２５４
号、およびｒ ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ ＳＹ
ＳＴＥＭ ＦＯＲＭＵＬＴＩＰＲＯＣＥＳＳＯＲＳＴＲ
ＵＣＴＵＲε（マルチプロセッサ構造体のための相互接
続システム）ハｒ１ＭＰＲＯＶＥＤ ＭＵＬＴＩＰＲＯ
ＣＥＳＳＯＲ５ＹＳＴＥＭ （改善されたマルチプロセ
ッサシステム）」について１９８８年１２月１２日に出
願された日本国特許出願箱６３−３２２２５３号に関係
するものである。
ＴＡＬ ＤＡＴＡＰＩ？０ＣＥＳＳＩＮＧ ＳＹＳＴＥ
Ｍ （マルチプロセッサディジタルデータプロセッシン
グシステム）」について１９８８年１２月２２日に出願
された本出願人の日本国特許出願箱６３−３２２２５４
号、およびｒ ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ ＳＹ
ＳＴＥＭ ＦＯＲＭＵＬＴＩＰＲＯＣＥＳＳＯＲＳＴＲ
ＵＣＴＵＲε（マルチプロセッサ構造体のための相互接
続システム）ハｒ１ＭＰＲＯＶＥＤ ＭＵＬＴＩＰＲＯ
ＣＥＳＳＯＲ５ＹＳＴＥＭ （改善されたマルチプロセ
ッサシステム）」について１９８８年１２月１２日に出
願された日本国特許出願箱６３−３２２２５３号に関係
するものである。
本出願ハサラニ、ｒＩＭＰＲＯＶＥＤ ＭＩＩＬＴＩＰ
ＲＯＣＥＳＳＯＲ３ＹＳＴＥＭ （改善されたマルチプ
ロセッサシステム）」について、本出願と同日に出願さ
れた本出願人の日本国特許出願箱 号
（１９８９年６月２２日に出願された対応米国特許出願
第３７０．２８７号）にも関係する。
ＲＯＣＥＳＳＯＲ３ＹＳＴＥＭ （改善されたマルチプ
ロセッサシステム）」について、本出願と同日に出願さ
れた本出願人の日本国特許出願箱 号
（１９８９年６月２２日に出願された対応米国特許出願
第３７０．２８７号）にも関係する。
［発明の目的］
産業上の利用分野
本発明は一般的にはディジタルデータ処理方法および装
置に関するものであり、特に分布メモリシステムを有す
るディジタルマルチプロセッサコンピュータシステムに
関するものである。
置に関するものであり、特に分布メモリシステムを有す
るディジタルマルチプロセッサコンピュータシステムに
関するものである。
従来の技術
マルチプロセッサコンピュータシステムは、理路整然と
相互接続され得る複数の個別の中央処理装置（ＣＰＵ）
を提供する。マルチプロセッサの分野における最近の労
力は、複数のそれぞれのプロセッサが、専用のランダム
アクセスまたはキャッシュメモリユニットを装備したマ
ルチプロセッサシステムに集中されている。これら複数
のプロセッサは標準的には、共通システムバス構造体を
通じてまたは共用メモリアドレス領域内で合図を行なう
ことにより互いに通信を行なう、共通バスを利用するマ
ルチプロセッサは共用バスシステムト呼ばれ、一方、共
用メモリ領域を利用するものは共用アドレス空間システ
ムと呼ばれる。
相互接続され得る複数の個別の中央処理装置（ＣＰＵ）
を提供する。マルチプロセッサの分野における最近の労
力は、複数のそれぞれのプロセッサが、専用のランダム
アクセスまたはキャッシュメモリユニットを装備したマ
ルチプロセッサシステムに集中されている。これら複数
のプロセッサは標準的には、共通システムバス構造体を
通じてまたは共用メモリアドレス領域内で合図を行なう
ことにより互いに通信を行なう、共通バスを利用するマ
ルチプロセッサは共用バスシステムト呼ばれ、一方、共
用メモリ領域を利用するものは共用アドレス空間システ
ムと呼ばれる。
通信障害（ボトルネック）をできるだけ最小限にするた
めに、ある分配メモリシステムが、個々の処理ユニット
を局所的なメモリ要素と結合して、半自律的なプロセッ
シングセルを形成する。
めに、ある分配メモリシステムが、個々の処理ユニット
を局所的なメモリ要素と結合して、半自律的なプロセッ
シングセルを形成する。
マルチプロセッシングによる利益を実現するために、こ
の種のシステムのあるものは、階層構造のアーキテクチ
ャの利用を通じてセル通信を行なう、たとえば、フラン
ク（Ｆｒａｎｋ ）らによる米国特許第４．６２２．６
３１号明細書は、各々それに関連付けられた専用メモリ
ないしキャッシュを有する複数のプロセッサがある主メ
モリ要素に包含されたデータを共用しているマルチプロ
セッシングシステムを開示する。この共通メモリ内のデ
ータは複数のブロックに分割され、ブロックの各々は主
メモリおよび複数のプロセッサのいずれの一つによって
も所有されることができる。あるデータブロックの現在
の所有体はそのブロックについて適正データを有すると
いわれる。
の種のシステムのあるものは、階層構造のアーキテクチ
ャの利用を通じてセル通信を行なう、たとえば、フラン
ク（Ｆｒａｎｋ ）らによる米国特許第４．６２２．６
３１号明細書は、各々それに関連付けられた専用メモリ
ないしキャッシュを有する複数のプロセッサがある主メ
モリ要素に包含されたデータを共用しているマルチプロ
セッシングシステムを開示する。この共通メモリ内のデ
ータは複数のブロックに分割され、ブロックの各々は主
メモリおよび複数のプロセッサのいずれの一つによって
も所有されることができる。あるデータブロックの現在
の所有体はそのブロックについて適正データを有すると
いわれる。
さらに、最近になって、バスシステムを共用するマルチ
プロセッサの複数のプロセッサを相互接続する広範な種
々の方法および装置が提案ないし開発されている。
プロセッサの複数のプロセッサを相互接続する広範な種
々の方法および装置が提案ないし開発されている。
この種の共用バスマルチプロセッシングコンピュータシ
ステムの一つが、１９８７年２月４日に発行されたイギ
リス特許出願箱２．１７８．２０５号明細書に開示され
ており、参考にされたい。ここに開示されている装置は
、それぞれがそれ自身の専用のキャッシュメモリを有す
る複数のプロセッサを備える。システムの複数のキャッ
シュメモリは共用バス構造体を通じて互いに接続されて
いる。
ステムの一つが、１９８７年２月４日に発行されたイギ
リス特許出願箱２．１７８．２０５号明細書に開示され
ており、参考にされたい。ここに開示されている装置は
、それぞれがそれ自身の専用のキャッシュメモリを有す
る複数のプロセッサを備える。システムの複数のキャッ
シュメモリは共用バス構造体を通じて互いに接続されて
いる。
発明が解決しようとする課題
ところで、従来の共用バスシステムは、高いバスの競合
の時間中に、有効な短いアクセス時間を複数プロセッサ
に提供するのに適当な帯域幅に欠ける。バスの競合を減
する目的で、種々のキャッシュ方式が提案されそして開
発されているけれども、多くのマルチプロセッサコンピ
ュータの速度および大きさがバス飽和により依然として
制限を受ける。
の時間中に、有効な短いアクセス時間を複数プロセッサ
に提供するのに適当な帯域幅に欠ける。バスの競合を減
する目的で、種々のキャッシュ方式が提案されそして開
発されているけれども、多くのマルチプロセッサコンピ
ュータの速度および大きさがバス飽和により依然として
制限を受ける。
さらに、従来のバス構造体の処理速度はバス長さにより
制限を受ける。特に、追加のプロセッサが標準的な共用
バスシステムにおいて相互接続されるに応じて、バス長
さが増大し、信号伝送および処理動作に必要な時間も増
大する。
制限を受ける。特に、追加のプロセッサが標準的な共用
バスシステムにおいて相互接続されるに応じて、バス長
さが増大し、信号伝送および処理動作に必要な時間も増
大する。
クロスバネットワークとして知られる別の種類の相互接
続システムが従来の共用バスシステムのある一定の制限
を回避する。しかし、クロスバネットワークにおいては
、所与の信号が取るバスは一意に特定できない。加えて
、システムコストが、相互接続されるプロセッサの数の
２乗に比例して増加する。これらの性質はクロスバネッ
トワークを一般にマルチプロセッサシステムにとって不
適当なものとする。
続システムが従来の共用バスシステムのある一定の制限
を回避する。しかし、クロスバネットワークにおいては
、所与の信号が取るバスは一意に特定できない。加えて
、システムコストが、相互接続されるプロセッサの数の
２乗に比例して増加する。これらの性質はクロスバネッ
トワークを一般にマルチプロセッサシステムにとって不
適当なものとする。
それゆえ、本発明の目的は、改善された処理速度を可能
にする自在な相互接続形態を有するマルチプロセッシン
グの方法および装置を提供することである。
にする自在な相互接続形態を有するマルチプロセッシン
グの方法および装置を提供することである。
本発明の他の目的は、高い実行速度を可能にするために
、プロセッサが別のプロセッサ資源の選択的なリクエス
トを行なうことができるディジタルマルチプロセッサの
方法および装置を提供することである。
、プロセッサが別のプロセッサ資源の選択的なリクエス
トを行なうことができるディジタルマルチプロセッサの
方法および装置を提供することである。
本発明のさらに別の目的は、各プロセッサが、複数のソ
ースからの命令を実行でき、それにより、バストランザ
クションの効率および実行の並行化が改善されるこの種
のマルチプロセッサ方法および装置を提供することであ
る。
ースからの命令を実行でき、それにより、バストランザ
クションの効率および実行の並行化が改善されるこの種
のマルチプロセッサ方法および装置を提供することであ
る。
課題を解決するための手段
上述の目的は、第１の命令ソース（源）からの命令を包
含する命令のストリームを標準的に処理するため第１の
プロセッサを備えて構成される一組の相互接続されたプ
ロセッサを含むディジタルプロセッシングの方法および
装置を提供する本発明により達成される。複数のプロセ
ッサのうちの少なくとも一つは、第１の命令ソースから
の命令の実行順序に影響を与えることなく、この命令と
同様の態様で第１のプロセッサにより実行可能な一つま
たはそれ以上の被挿入命令を挿入するための挿入要素を
備える。第１の命令ソースはメモリ要素とすることがで
き、これは、命令およびプロダラムのステップを表わす
ディジタル値を格納する命令キャッシュ要素または命令
が命令キャッシュ要素から実行ユニット（ＣＥＵ）へ伝
送されるようにするために命令キャッシュ要素へ合図を
行うための要素を備える実行ユニットを備えることがで
きる。
含する命令のストリームを標準的に処理するため第１の
プロセッサを備えて構成される一組の相互接続されたプ
ロセッサを含むディジタルプロセッシングの方法および
装置を提供する本発明により達成される。複数のプロセ
ッサのうちの少なくとも一つは、第１の命令ソースから
の命令の実行順序に影響を与えることなく、この命令と
同様の態様で第１のプロセッサにより実行可能な一つま
たはそれ以上の被挿入命令を挿入するための挿入要素を
備える。第１の命令ソースはメモリ要素とすることがで
き、これは、命令およびプロダラムのステップを表わす
ディジタル値を格納する命令キャッシュ要素または命令
が命令キャッシュ要素から実行ユニット（ＣＥＵ）へ伝
送されるようにするために命令キャッシュ要素へ合図を
行うための要素を備える実行ユニットを備えることがで
きる。
本発明はプロセッサを相互接続しそして命令を運ぶ命令
パイプラインを備えることができる。挿入要素は被挿入
命令を命令バイブラインへ挿入できる。
パイプラインを備えることができる。挿入要素は被挿入
命令を命令バイブラインへ挿入できる。
被挿入命令は第１の命令ソースからの命令と同様のフォ
ーマットを有することができ、選択されるアドレス信号
を記述する第１組のディジタル命令ビットと、選択され
るコマンド信号を記述する第２組のディジタル命令ビッ
トとを包含する。このフォーマットを有する被挿入命令
には命令キャッシュ要素により挿入されるキャッシュ管
理命令が含まれる。
ーマットを有することができ、選択されるアドレス信号
を記述する第１組のディジタル命令ビットと、選択され
るコマンド信号を記述する第２組のディジタル命令ビッ
トとを包含する。このフォーマットを有する被挿入命令
には命令キャッシュ要素により挿入されるキャッシュ管
理命令が含まれる。
プロセッサは、周辺装置から受信されそして周辺装置へ
伝送される信号を取り扱うため入出力（Ｉｌｏ）プロセ
ッサを含むことができる。これらの入出カプロセッサは
、第１の命令ソースからの命令の処理順序に影響を与え
ることなくこの命令と同様の態様で第１のプロセッサに
より処理されるダイレクトメモリアクセス（ＤＭＡ）命
令を挿入するために、周辺装置からの選択された信号に
応答するダイレクトメモリアクセス挿入要素を合体でき
る。入出カプロセッサは、周辺装置から受信されそして
周辺装置へ伝送される信号を制御するための周辺インタ
ーフェースユニット（Ｘ Ｉ Ｕ） 、ディスプレイ装
置へ伝送される信号を制御するためのグラフィックスコ
ントローラおよびテキストを表示するデータ構造体を検
索（サーチ）するためのテキスト検索要素を備えること
ができる。
伝送される信号を取り扱うため入出力（Ｉｌｏ）プロセ
ッサを含むことができる。これらの入出カプロセッサは
、第１の命令ソースからの命令の処理順序に影響を与え
ることなくこの命令と同様の態様で第１のプロセッサに
より処理されるダイレクトメモリアクセス（ＤＭＡ）命
令を挿入するために、周辺装置からの選択された信号に
応答するダイレクトメモリアクセス挿入要素を合体でき
る。入出カプロセッサは、周辺装置から受信されそして
周辺装置へ伝送される信号を制御するための周辺インタ
ーフェースユニット（Ｘ Ｉ Ｕ） 、ディスプレイ装
置へ伝送される信号を制御するためのグラフィックスコ
ントローラおよびテキストを表示するデータ構造体を検
索（サーチ）するためのテキスト検索要素を備えること
ができる。
選択されるプロセッサはさらにデータを表示するディジ
タル値を格納するためのレジスタ要素を備えることがで
きる。本発明のこの様相において、挿入要素は、選択さ
れるプロセッサに関連付けられたレジスタ要素へのそし
てレジスタ要素からのデータの移動を制御するために、
被挿入命令を主張できる。
タル値を格納するためのレジスタ要素を備えることがで
きる。本発明のこの様相において、挿入要素は、選択さ
れるプロセッサに関連付けられたレジスタ要素へのそし
てレジスタ要素からのデータの移動を制御するために、
被挿入命令を主張できる。
被挿入命令は、レジスタ要素に格納されたディジタル値
に基づき選択される論理操作の実行が生ずるように構成
できる。
に基づき選択される論理操作の実行が生ずるように構成
できる。
さらに、プロセッサは、付与されたトラップ信号に応答
してトラップシーケンスを起動するトラップ要素を包含
できる。挿入要素は、トラップ信号を発生するために、
発生される被挿入命令のための要素を包含できそして結
果的に生ずるトラップシーケンスは一組の選択されるプ
ログラムステップのいずれをも包含できる。プロセッサ
はさらに、割り込みシーケンスを起動するために、割り
込み信号に応答する割り込み要素を備えることができる
。この割り込みシーケンスは、トラップシーケンスに似
て、一組の選択されるプログラムステップのうちのいず
れをも包含できる０本発明のこの態様において、挿入要
素は、割り込みシーケンスを起動しまたは割り込み信号
に応答してトラップ信号を発生するようになされた被挿
入命令を発生するための要素を合体できる。
してトラップシーケンスを起動するトラップ要素を包含
できる。挿入要素は、トラップ信号を発生するために、
発生される被挿入命令のための要素を包含できそして結
果的に生ずるトラップシーケンスは一組の選択されるプ
ログラムステップのいずれをも包含できる。プロセッサ
はさらに、割り込みシーケンスを起動するために、割り
込み信号に応答する割り込み要素を備えることができる
。この割り込みシーケンスは、トラップシーケンスに似
て、一組の選択されるプログラムステップのうちのいず
れをも包含できる０本発明のこの態様において、挿入要
素は、割り込みシーケンスを起動しまたは割り込み信号
に応答してトラップ信号を発生するようになされた被挿
入命令を発生するための要素を合体できる。
図示の実施例の説明
第１図は、本発明の一つの実施との関係で利用できるマ
ルチプロセッサ構造体１０を図示する。
ルチプロセッサ構造体１０を図示する。
この種のある構造体が、マルチプロセッサディジタルデ
ータプロセッシングシステムに関し、１９８７年１２月
２２日に出願された共通所有の米国特許出願第１３６，
９３０号に開示されており、参考にされたい。図示のマ
ルチプロセッサ構造体は例として示されたものでありそ
して後述する本発明は、ディジタルプロセッシング構造
体および第１図に図示されたシステムとは別のシステム
と関係して有利に実施できる。
ータプロセッシングシステムに関し、１９８７年１２月
２２日に出願された共通所有の米国特許出願第１３６，
９３０号に開示されており、参考にされたい。図示のマ
ルチプロセッサ構造体は例として示されたものでありそ
して後述する本発明は、ディジタルプロセッシング構造
体および第１図に図示されたシステムとは別のシステム
と関係して有利に実施できる。
図示のマルチプロセッサ構造体１０は、３つの情報移動
領域、ドメイン（ＤＯＭＡＩＮ） （０） 、 ドメイ
ン（１）およびドメイン（２）を備える。各情報移動領
域は、バス要素と複数のセルインターフェース要素とに
よって特長付けられる一つまたはそれ以上のドメインセ
グメントを備える。特に、図示のシステム！０のドメイ
ン（０）は、それぞれ１２Ａ、 １２Ｂ、１２Ｃ１１２
０，１２εおよび１２Ｆによって指示される６つのセグ
メントを備える。同様に、ドメイン（１）はセグメント
＋４Ａおよび１４Ｂを備え、ドメイン（２）はセグメン
ト１６を備える。
領域、ドメイン（ＤＯＭＡＩＮ） （０） 、 ドメイ
ン（１）およびドメイン（２）を備える。各情報移動領
域は、バス要素と複数のセルインターフェース要素とに
よって特長付けられる一つまたはそれ以上のドメインセ
グメントを備える。特に、図示のシステム！０のドメイ
ン（０）は、それぞれ１２Ａ、 １２Ｂ、１２Ｃ１１２
０，１２εおよび１２Ｆによって指示される６つのセグ
メントを備える。同様に、ドメイン（１）はセグメント
＋４Ａおよび１４Ｂを備え、ドメイン（２）はセグメン
ト１６を備える。
ドメイン（０）の各セグメント、すなわちセグメント１
２Ａ、 １２Ｂ、・・・１２Ｆは、複数のプロセッシン
グセルを備える。たとえば、図示されているように、セ
グメント１２Ａはセル１８Ａ、１８Ｂおよび１８Ｃをそ
してセグメント１２Ｂはセル１８０．１８Ｅおよび１８
Ｆを（以下同様）備える。これらのセルの各々は細胞内
ないし区分内（ｉｎｔｒａｃｅｌｌｕｌａｒ）プロセッ
サバス（図示せず）に沿って相互接続されたメモリ要素
と中央処理装置とを備える。本発明の好ましい実施に従
えば、各セルに包含されたメモリ要素は、その関連の中
央処理装置が使用するすべての制御およびデータ信号を
格納する。
２Ａ、 １２Ｂ、・・・１２Ｆは、複数のプロセッシン
グセルを備える。たとえば、図示されているように、セ
グメント１２Ａはセル１８Ａ、１８Ｂおよび１８Ｃをそ
してセグメント１２Ｂはセル１８０．１８Ｅおよび１８
Ｆを（以下同様）備える。これらのセルの各々は細胞内
ないし区分内（ｉｎｔｒａｃｅｌｌｕｌａｒ）プロセッ
サバス（図示せず）に沿って相互接続されたメモリ要素
と中央処理装置とを備える。本発明の好ましい実施に従
えば、各セルに包含されたメモリ要素は、その関連の中
央処理装置が使用するすべての制御およびデータ信号を
格納する。
図示されているように、ドメイン（０）の各セグメント
は、セグメントのセル間で情報表示信号を伝送するため
の通信路を提供するバス要素を有するものとして特長付
けることができる。こうして、図示のセグメント１２Ａ
はバス２ＯＡにより、セグメント１２Ｂはバス２０Ｂに
より、セグメント１２Ｃはバス２０Ｃ（以下同様）によ
り特長付けられる。１９８７年１２月２２日に出願され
た共通所有の米国特許出願第１３６，９３０号明細書に
詳述されているように、情報表示信号は、例えばセグメ
ント１２Ａのセル１８Ａ、１８Ｂおよび１８Ｃ間をこれ
らのセルの各々に関連付けられたメモリ要素を経て送ら
れる。これらメモリ要素とバス２ＯＡとの間の特定のイ
ンターフェースが図示のようにセルインターフェースユ
ニット２２Ａ、２２Ｂおよび２２Ｃにより提供される。
は、セグメントのセル間で情報表示信号を伝送するため
の通信路を提供するバス要素を有するものとして特長付
けることができる。こうして、図示のセグメント１２Ａ
はバス２ＯＡにより、セグメント１２Ｂはバス２０Ｂに
より、セグメント１２Ｃはバス２０Ｃ（以下同様）によ
り特長付けられる。１９８７年１２月２２日に出願され
た共通所有の米国特許出願第１３６，９３０号明細書に
詳述されているように、情報表示信号は、例えばセグメ
ント１２Ａのセル１８Ａ、１８Ｂおよび１８Ｃ間をこれ
らのセルの各々に関連付けられたメモリ要素を経て送ら
れる。これらメモリ要素とバス２ＯＡとの間の特定のイ
ンターフェースが図示のようにセルインターフェースユ
ニット２２Ａ、２２Ｂおよび２２Ｃにより提供される。
同様な直接通信路が、図示のように、セグメント１２Ｂ
、１２Ｃおよび１２Ｄにおいて、それらセグメントのそ
れぞれのセル１８Ｄ、１８Ｅ、・・・１８Ｐ間でセルイ
ンターフェースユニット２２Ｄ、２２Ｅ、・・・２２Ｒ
により確立されている。
、１２Ｃおよび１２Ｄにおいて、それらセグメントのそ
れぞれのセル１８Ｄ、１８Ｅ、・・・１８Ｐ間でセルイ
ンターフェースユニット２２Ｄ、２２Ｅ、・・・２２Ｒ
により確立されている。
図示されるようにそして上述したように、残りの情報移
動領域、すなわちドメイン（１）およびドメイン（２）
は、各々一つまたはそれ以上の対応したドメインセグメ
ントを有する。それぞれの連続したドメインにおけるセ
グメント数は先行するもののセグメント数よりも小さい
、こうして、ドメイン（１）の２つのセグメント１４Ａ
および１４Ｂの数はドメイン（０）の６つのセグメント
１２Ａ、１２Ｂ、・・・１２Ｆの数よりも少なく、セグ
メント１６のみ有するドメイン（２）がすべての中で最
も少ないセグメントを有する。ドメイン（１）のセグメ
ントおよびより「高次」のドメインであるドメイン（２
）のセグメントの各々は、それぞれのセグメント内で情
報表示信号を伝送するためのバス要素を備久る０図示の
ように、ドメイン（１）のセグメント１４Ａおよび１４
Ｂはそれぞれバス要素２４Ａおよび２４Ｂを備え、ドメ
イン（２）のセグメント１６はバス要素２６を備える。
動領域、すなわちドメイン（１）およびドメイン（２）
は、各々一つまたはそれ以上の対応したドメインセグメ
ントを有する。それぞれの連続したドメインにおけるセ
グメント数は先行するもののセグメント数よりも小さい
、こうして、ドメイン（１）の２つのセグメント１４Ａ
および１４Ｂの数はドメイン（０）の６つのセグメント
１２Ａ、１２Ｂ、・・・１２Ｆの数よりも少なく、セグ
メント１６のみ有するドメイン（２）がすべての中で最
も少ないセグメントを有する。ドメイン（１）のセグメ
ントおよびより「高次」のドメインであるドメイン（２
）のセグメントの各々は、それぞれのセグメント内で情
報表示信号を伝送するためのバス要素を備久る０図示の
ように、ドメイン（１）のセグメント１４Ａおよび１４
Ｂはそれぞれバス要素２４Ａおよび２４Ｂを備え、ドメ
イン（２）のセグメント１６はバス要素２６を備える。
セグメントのバスは、各セグメントの構成要素間すなわ
ちセグメントの複数のドメイン経路要素間で情報を移動
するのに供される。経路要素自身は、連続したドメイン
の関連付けられたセグメント間での情報移動のための機
構を提供する。たとえば経路要素２８Ａ、２８Ｂ、２８
Ｃは、たとえばそれぞれ、ドメイン（１）のセグメント
１４Ａからドメイン（０）のセグメント１２Ａ、１２Ｂ
、１２Ｃへのそしてその逆の情報移動のための手段を提
供する。同様に、経路要素２８Ｄ、２８Ｅ、２８Ｆはそ
れぞれ、ドメイン（１）のセグメント１４Ｂからドメイ
ン（０）のセグメント１２０．１２Ｅ％ １２Ｆへのそ
してその逆の情報移動のための手段を提供する。さらに
、図示のように、ドメイン経路要素３０Ａおよび３０Ｂ
は、ドメイン（２）のセグメント１６とドメイン（１）
のセグメント１４Ａおよび１４Ｂとの間に情報移動路を
提供する。
ちセグメントの複数のドメイン経路要素間で情報を移動
するのに供される。経路要素自身は、連続したドメイン
の関連付けられたセグメント間での情報移動のための機
構を提供する。たとえば経路要素２８Ａ、２８Ｂ、２８
Ｃは、たとえばそれぞれ、ドメイン（１）のセグメント
１４Ａからドメイン（０）のセグメント１２Ａ、１２Ｂ
、１２Ｃへのそしてその逆の情報移動のための手段を提
供する。同様に、経路要素２８Ｄ、２８Ｅ、２８Ｆはそ
れぞれ、ドメイン（１）のセグメント１４Ｂからドメイ
ン（０）のセグメント１２０．１２Ｅ％ １２Ｆへのそ
してその逆の情報移動のための手段を提供する。さらに
、図示のように、ドメイン経路要素３０Ａおよび３０Ｂ
は、ドメイン（２）のセグメント１６とドメイン（１）
のセグメント１４Ａおよび１４Ｂとの間に情報移動路を
提供する。
ドメイン経路要素は、バス要素での相互接続部を通じて
それらの各セグメントのインターフェースを行う、こう
して、ドメイン経路要素は２８Ａは、セルインターフェ
ースユニット３２Ａおよび３４Ａで、それぞれバス要素
２ＯＡおよび２４Ａをインターフェースし、ドメイン経
路要素は２８Ｂは、セルインターフェースユニット３２
Ｂおよび３４Ｂで、それぞれバス要素２０Ｂおよび２４
Ｂをインターフェースする（以下同様である）、同様に
、ドメイン経路要素は３０Ａおよび３０Ｂは、図示のよ
うに、セルインターフェースユニット３６Ａ、３６Ｂ、
３８Ａおよび３８Ｂで、それらのそれぞれのバス要素２
４Ａ、２４Ｂおよび２６をインターフェースする。
それらの各セグメントのインターフェースを行う、こう
して、ドメイン経路要素は２８Ａは、セルインターフェ
ースユニット３２Ａおよび３４Ａで、それぞれバス要素
２ＯＡおよび２４Ａをインターフェースし、ドメイン経
路要素は２８Ｂは、セルインターフェースユニット３２
Ｂおよび３４Ｂで、それぞれバス要素２０Ｂおよび２４
Ｂをインターフェースする（以下同様である）、同様に
、ドメイン経路要素は３０Ａおよび３０Ｂは、図示のよ
うに、セルインターフェースユニット３６Ａ、３６Ｂ、
３８Ａおよび３８Ｂで、それらのそれぞれのバス要素２
４Ａ、２４Ｂおよび２６をインターフェースする。
第１図は、さらに、本発明により構成されたディジタル
データプロセッシングシステムの遠隔のドメインおよび
セルの相互接続を行う好ましい機構を図示している。バ
スセグメント２０Ｆから物理的に遠隔の場所にあるセル
１８Ｒが、破線で示されたファイバオブチック伝送線を
通じて、そのバスとそれに関連付けられたセル（１８Ｐ
および１８０）に結合できる。リモートインターフェー
スユニット（ＲＩＣ）１９がセルインターフェース２２
Ｒと遠隔のセル１８Ｒと−の間に物理的なインターフェ
ースを提供する。遠隔セル１８Ｒは、他の図示のセルと
同様に構成および動作せられ、ファイバオブチックリン
ク部材をその遠隔の端部で結合するためにリモートイン
ターフェースユニットを備える。
データプロセッシングシステムの遠隔のドメインおよび
セルの相互接続を行う好ましい機構を図示している。バ
スセグメント２０Ｆから物理的に遠隔の場所にあるセル
１８Ｒが、破線で示されたファイバオブチック伝送線を
通じて、そのバスとそれに関連付けられたセル（１８Ｐ
および１８０）に結合できる。リモートインターフェー
スユニット（ＲＩＣ）１９がセルインターフェース２２
Ｒと遠隔のセル１８Ｒと−の間に物理的なインターフェ
ースを提供する。遠隔セル１８Ｒは、他の図示のセルと
同様に構成および動作せられ、ファイバオブチックリン
ク部材をその遠隔の端部で結合するためにリモートイン
ターフェースユニットを備える。
同様の態様で、ドメインセグメント１２Ｆと１４Ｂとが
それらの親セグメントからのファイバオブチックリンク
部材を通じて相互接続できる。
それらの親セグメントからのファイバオブチックリンク
部材を通じて相互接続できる。
前述のように、それぞれのドメイン経路ユニット２８Ｆ
および３０Ｂは、それぞれ２つの遠隔結合部品を備える
。たとえば、ドメイン経路ユニット２８Ｆについて、第
１の部品が、標準的なバス相互接続を通じてセグメント
１４Ｂのセルインターフェースユニット３４Ｆと直接に
リンク結合され、第２の部品が、セグメント１２Ｆのセ
ルインターフェースユニット３２Ｆと直接にリンク結合
される。同様に構成されるこれら２つの部品は破線によ
り示されるファイバオブチツクリンク部材を通じて結合
される。前述のように、ドメイン経路ユニット部品とフ
ァイバオブチック媒体との間の物理的なインターフェー
スがリモートインターフェースユニット（図示せず）に
より提供される。
および３０Ｂは、それぞれ２つの遠隔結合部品を備える
。たとえば、ドメイン経路ユニット２８Ｆについて、第
１の部品が、標準的なバス相互接続を通じてセグメント
１４Ｂのセルインターフェースユニット３４Ｆと直接に
リンク結合され、第２の部品が、セグメント１２Ｆのセ
ルインターフェースユニット３２Ｆと直接にリンク結合
される。同様に構成されるこれら２つの部品は破線によ
り示されるファイバオブチツクリンク部材を通じて結合
される。前述のように、ドメイン経路ユニット部品とフ
ァイバオブチック媒体との間の物理的なインターフェー
スがリモートインターフェースユニット（図示せず）に
より提供される。
第２図は、第１図のプロセッシングセル１８Ａ、１８Ｂ
、・・・１８Ｈの実施例を図示する。
、・・・１８Ｈの実施例を図示する。
図示のプロセッシングセル１８Ａは、それぞれプロセッ
サバス６６および命令バス６８を通じて、外部装置イン
ターフェース６０、データサブキャッシュ６２および命
令サブキャッシュ６４と結合される中央処理ユニット５
８を備える。ディスク駆動装置などの外部装置との外部
装置バスを通じての通信を提供するインターフェース６
０が従来の技術態様で構成される。
サバス６６および命令バス６８を通じて、外部装置イン
ターフェース６０、データサブキャッシュ６２および命
令サブキャッシュ６４と結合される中央処理ユニット５
８を備える。ディスク駆動装置などの外部装置との外部
装置バスを通じての通信を提供するインターフェース６
０が従来の技術態様で構成される。
プロセッサ５８が、従来技術と同様の態様で、データお
よびアドレス制御ライン６９Ａおよび６９Ｂを通じて作
動するサブキャッシュ共同実行ユニット（コ・エクセキ
ューションユニット、ＣＥＵ）の制御のもとに、サブキ
ャッシュ６２および６４とのインターフェースに適合し
さらに後述のメモリ命令を実行するのに適合したたとえ
ばモトローラ社６８０００ＣＰＵなとの種々の商業的に
入手可能なプロセッサのいずれのプロセッサからも構成
できる。プロセッシングセルは、「マルチプロセッサデ
ィジタルデータプロセッシングシステム」に関し、１９
８７年１２月２２日に出願された共通所有の米国特許出
願筒１３６．９３０号に開示されており、参照されたい
。
よびアドレス制御ライン６９Ａおよび６９Ｂを通じて作
動するサブキャッシュ共同実行ユニット（コ・エクセキ
ューションユニット、ＣＥＵ）の制御のもとに、サブキ
ャッシュ６２および６４とのインターフェースに適合し
さらに後述のメモリ命令を実行するのに適合したたとえ
ばモトローラ社６８０００ＣＰＵなとの種々の商業的に
入手可能なプロセッサのいずれのプロセッサからも構成
できる。プロセッシングセルは、「マルチプロセッサデ
ィジタルデータプロセッシングシステム」に関し、１９
８７年１２月２２日に出願された共通所有の米国特許出
願筒１３６．９３０号に開示されており、参照されたい
。
プロセッシングセル１８Ａは、キャッシュ制御ユニット
７４Ａおよび７４Ｂを通じてキャッシュバス７６へ結合
されるデータメモリユニット７２Ａおよび７２Ｂを備え
る。キャッシュ制御ユニット７４Ｃおよび７４Ｄは、順
次、キャッシュバス７６とプロセッシングバス６６およ
びデータバス６８との間の結合を提供する。第２図に図
示されているように、バス７８が、図示のセルに関連付
けられたドメイン（０）のバス要素２ＯＡとキャッシュ
バス７６との間の相互接続を提供する。キャッシュ制御
ユニット７４Ａ、７４Ｂ、７４Ｃおよび７４Ｄについて
の好ましい設計が、「マルチプロセッサディジタルデー
タプロセッシングシステム」に関し、１９８７年１２月
２２日に出願された上記の米国特許出願筒１３６，９３
０号および「改善されたマルチプロセッサシステム」に
関し、本願と同日に出願された米国特許出願筒 号
で論じられているので、参考にされたい。
７４Ａおよび７４Ｂを通じてキャッシュバス７６へ結合
されるデータメモリユニット７２Ａおよび７２Ｂを備え
る。キャッシュ制御ユニット７４Ｃおよび７４Ｄは、順
次、キャッシュバス７６とプロセッシングバス６６およ
びデータバス６８との間の結合を提供する。第２図に図
示されているように、バス７８が、図示のセルに関連付
けられたドメイン（０）のバス要素２ＯＡとキャッシュ
バス７６との間の相互接続を提供する。キャッシュ制御
ユニット７４Ａ、７４Ｂ、７４Ｃおよび７４Ｄについて
の好ましい設計が、「マルチプロセッサディジタルデー
タプロセッシングシステム」に関し、１９８７年１２月
２２日に出願された上記の米国特許出願筒１３６，９３
０号および「改善されたマルチプロセッサシステム」に
関し、本願と同日に出願された米国特許出願筒 号
で論じられているので、参考にされたい。
好ましい実施例において、データキャッシュ７２Ａおよ
び７２Ｂは、それぞれ１６Ｍバイトのデータまで格納可
能なダイナミックランダムアクセスメモリ（ＤＲＡＭ）
装置を備える。サブキャッシュ６２および６４は、スタ
ティックランダムアクセスメモリ（ＳＲＡＭ）装置であ
り、前者は２５６にバイトのデータまでそして後者は２
５６にバイトの命令情報まで格納可能である。
び７２Ｂは、それぞれ１６Ｍバイトのデータまで格納可
能なダイナミックランダムアクセスメモリ（ＤＲＡＭ）
装置を備える。サブキャッシュ６２および６４は、スタ
ティックランダムアクセスメモリ（ＳＲＡＭ）装置であ
り、前者は２５６にバイトのデータまでそして後者は２
５６にバイトの命令情報まで格納可能である。
図示のように、キャッシュバス７６およびプロセッサバ
ス６４は６４ビツト伝送路を提供し、命令バス６８は６
４ビツト伝送路を提供する。キャッシュバス７６の好ま
しい構成が、「マルチプロセッサディジタルデータプロ
セッシングシステム」に関し、１９８７年１２月２２日
に出願された上記の米国特許出願筒１３６．９３０号に
開示されており、参考にされたい。
ス６４は６４ビツト伝送路を提供し、命令バス６８は６
４ビツト伝送路を提供する。キャッシュバス７６の好ま
しい構成が、「マルチプロセッサディジタルデータプロ
セッシングシステム」に関し、１９８７年１２月２２日
に出願された上記の米国特許出願筒１３６．９３０号に
開示されており、参考にされたい。
当業者であれば、図示のＣＰＵ５８は、従来の中央処理
ユニットそしてより一般的には入出力コントローラやそ
の他の特別の目的のプロセッシング要素などのメモリリ
クエスト（要求）を発行可能ないずれの装置をも表すこ
とが理解されよう。
ユニットそしてより一般的には入出力コントローラやそ
の他の特別の目的のプロセッシング要素などのメモリリ
クエスト（要求）を発行可能ないずれの装置をも表すこ
とが理解されよう。
ここに開示されるプロセッシングセルの命令実行は、種
々の重大な仕方で従来のディジタルプロセッシングシス
テムと異なる。プロセッシングセル（たとえば１８Ａ）
は、並列に命令を実行できる複数のプロセッシングセル
ないし機能ユニット（たとえば５８．６０）を備える。
々の重大な仕方で従来のディジタルプロセッシングシス
テムと異なる。プロセッシングセル（たとえば１８Ａ）
は、並列に命令を実行できる複数のプロセッシングセル
ないし機能ユニット（たとえば５８．６０）を備える。
加えて、機能ユニットは、複数の命令が、それらの命令
実行を重複することにより、同時進行可能なよう「パイ
プライン化」されている。このパイプライン動作は、「
マルチプロセッサディジタルデータプロセッシングシス
テム」に関し、１９８７年１２月２２日に出願された上
記の米国特許出願第１３６，９３０号に開示されており
、参考にされたい、ＬＯＡＤ、５ＴＯＰＥ、ＭＯＶＥＯ
ＵＴ。
実行を重複することにより、同時進行可能なよう「パイ
プライン化」されている。このパイプライン動作は、「
マルチプロセッサディジタルデータプロセッシングシス
テム」に関し、１９８７年１２月２２日に出願された上
記の米国特許出願第１３６，９３０号に開示されており
、参考にされたい、ＬＯＡＤ、５ＴＯＰＥ、ＭＯＶＥＯ
ＵＴ。
ＭＯＶＢ％ＦＤＩＶ等を含むここで議論される命令につ
いての記述が本願と同日に出願された米国特許出願第
号に別途見出すことができ、参考にされたい。
いての記述が本願と同日に出願された米国特許出願第
号に別途見出すことができ、参考にされたい。
本発明により構成されたプロセッシングセルが、メモリ
から取り出される（フェッチ）命令シーケンスを実行す
る。実行のコンテキスト（関係）は部分的にアーキテク
チャによりそして部分的にソフトウェアにより定められ
る。実行コンテキストのアーキテクチャ部分は、コンテ
キストアドレス空間、特権レベル、一般レジスタおよび
一組のプログラムカウンタから構成できる。コンテキス
トアドレス空間および特権レベルは、命令のストリーム
がメモリ装置の何のデータを照会し得るかを決定する。
から取り出される（フェッチ）命令シーケンスを実行す
る。実行のコンテキスト（関係）は部分的にアーキテク
チャによりそして部分的にソフトウェアにより定められ
る。実行コンテキストのアーキテクチャ部分は、コンテ
キストアドレス空間、特権レベル、一般レジスタおよび
一組のプログラムカウンタから構成できる。コンテキス
トアドレス空間および特権レベルは、命令のストリーム
がメモリ装置の何のデータを照会し得るかを決定する。
知られている工学技術の実施に従って構成された一般レ
ジスタが計算のために使用される。これらの特徴は上記
の米国特許出願第１３６．９３０号に開示されており、
参考にされたい。プログラムカウンタは、後に詳述する
ように、命令のストリームのどの部分が既に実行されそ
して何が次に実行されるかを定める。
ジスタが計算のために使用される。これらの特徴は上記
の米国特許出願第１３６．９３０号に開示されており、
参考にされたい。プログラムカウンタは、後に詳述する
ように、命令のストリームのどの部分が既に実行されそ
して何が次に実行されるかを定める。
２つの時間単位が、命令のタイミング記述の際に使用で
きる。これらの単位は、ここではそれぞれ「クロック」
および「サイクル」と呼ばれる。
きる。これらの単位は、ここではそれぞれ「クロック」
および「サイクル」と呼ばれる。
−クロックはシステムのハードウェアにより画定される
持続時間を有するリアルタイムの単位である。プロセッ
サは命令取出しをサイクルごとに遂行する。−サイクル
は、「機能停止」が生じなければ−クロックかかり、機
能停止の場合、−サイクルは−クロックのある整数倍の
クロック数かかる。命令の実行はサイクルに関して記述
されそしてデータから独立している。
持続時間を有するリアルタイムの単位である。プロセッ
サは命令取出しをサイクルごとに遂行する。−サイクル
は、「機能停止」が生じなければ−クロックかかり、機
能停止の場合、−サイクルは−クロックのある整数倍の
クロック数かかる。命令の実行はサイクルに関して記述
されそしてデータから独立している。
パイプライン機能停止がサブキャッシュおよびキャッシ
ュ管理オーバーヘッドから生じ得る。たいていのＬＯＡ
Ｄおよび５ＴＯＰＥ動作が機能停止なく完了する。しか
し、あるＬＯＡＤ。
ュ管理オーバーヘッドから生じ得る。たいていのＬＯＡ
Ｄおよび５ＴＯＰＥ動作が機能停止なく完了する。しか
し、あるＬＯＡＤ。
５ＴＯＲＥまたはメモリ制御命令が、システムがデータ
を局所的な（ローカル）キャッシュからまたは遠隔のセ
ルから検索するのを許容するために、機能停止を生じ得
る。これらの遅れはここでは機能停止と呼ばれる０機能
停止中は別の命令の実行は進行せずそして何らの新規な
命令も取り出されない６機能停止は命令それ自身に関係
しないが関係のデータの近接性に関係する０機能停止は
クロックで測定されそして各機能停止はクロックの整数
倍である。たとえあるＣＥＵが機能停止しローカルキャ
ッシュからデータを得ても、（サイクルで表現される）
プログラミングモデルは一定に留まる。
を局所的な（ローカル）キャッシュからまたは遠隔のセ
ルから検索するのを許容するために、機能停止を生じ得
る。これらの遅れはここでは機能停止と呼ばれる０機能
停止中は別の命令の実行は進行せずそして何らの新規な
命令も取り出されない６機能停止は命令それ自身に関係
しないが関係のデータの近接性に関係する０機能停止は
クロックで測定されそして各機能停止はクロックの整数
倍である。たとえあるＣＥＵが機能停止しローカルキャ
ッシュからデータを得ても、（サイクルで表現される）
プログラミングモデルは一定に留まる。
第３図に図示されるように、本発明によるプロセッシン
グセル１８．１は、ここでは機能ユニットとも呼ばれる
４つのプロセッシング要素ＣＥＵ５８、ＩＰＵ８４、Ｆ
ＰＵ８２およびＸＩＵ６０を備えることができる。第３
図は４つのプロセッシング要素を有するプロセッシング
セル１８．１を図示するが、当業者であれば、本発明は
それ以上のまたはそれ以下の数のプロセッシング要素を
有するプロセッシングセルと関係して実施できることを
理解しよう。
グセル１８．１は、ここでは機能ユニットとも呼ばれる
４つのプロセッシング要素ＣＥＵ５８、ＩＰＵ８４、Ｆ
ＰＵ８２およびＸＩＵ６０を備えることができる。第３
図は４つのプロセッシング要素を有するプロセッシング
セル１８．１を図示するが、当業者であれば、本発明は
それ以上のまたはそれ以下の数のプロセッシング要素を
有するプロセッシングセルと関係して実施できることを
理解しよう。
特に、ＣＥＵ （中央実行ユニット、ＣｅｎｔｒａｌＥ
ｘｅｃｕｔｉｏｎ Ｌｌｎｉｔ ）はすべての命令を取
り出し、デ−夕取出しくＦＥＴＣＨ）および格納 （ＳＴＯＰＥ）（ここではロード（ＬＯＡＤ）およびス
トア（ＳＴＯＰＥ）と呼ばれる）を制御し、命令の流れ
（分岐）を制御し、そしてアドレス計算に必要な演算を
行う、ＩＰＵ（整数プロセッシングユニット、Ｉｎｔｅ
ｇｅｒ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）は、整数演
算および論理命令を実行する。ＦＰＵ（浮動小数点プロ
セッシングユニット、Ｆｌｏａｔｉｎｇｐｏｉｎｔ Ｐ
ｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）は浮動小数点命令を実
行する。ＸＩＵ （外部入出カニニット、ｅＸｔｅｒｎ
ａｌＩｌｏ Ｕｎｉｔ）は外部装置へのインターフェー
スを提供するコ・エグゼキューションユニットである。
ｘｅｃｕｔｉｏｎ Ｌｌｎｉｔ ）はすべての命令を取
り出し、デ−夕取出しくＦＥＴＣＨ）および格納 （ＳＴＯＰＥ）（ここではロード（ＬＯＡＤ）およびス
トア（ＳＴＯＰＥ）と呼ばれる）を制御し、命令の流れ
（分岐）を制御し、そしてアドレス計算に必要な演算を
行う、ＩＰＵ（整数プロセッシングユニット、Ｉｎｔｅ
ｇｅｒ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）は、整数演
算および論理命令を実行する。ＦＰＵ（浮動小数点プロ
セッシングユニット、Ｆｌｏａｔｉｎｇｐｏｉｎｔ Ｐ
ｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）は浮動小数点命令を実
行する。ＸＩＵ （外部入出カニニット、ｅＸｔｅｒｎ
ａｌＩｌｏ Ｕｎｉｔ）は外部装置へのインターフェー
スを提供するコ・エグゼキューションユニットである。
ＸＩＵはＤＭＡ （ダイレクトメモリアクセス動作）お
よびプログラムド入出力を遂行しそしてタイマレジスタ
を包含する。それはプログラムド入出力（Ｉｌｏ）を制
御するために、種々の命令を実行する。
よびプログラムド入出力を遂行しそしてタイマレジスタ
を包含する。それはプログラムド入出力（Ｉｌｏ）を制
御するために、種々の命令を実行する。
プロセッシングセル１８．１はこうして標準的には命令
キャッシュ６４からの命令を含む命令のストリームを処
理するために、ＣＥＵ５８を含む一組の相互接続された
プロセッサ５８．６０．８２および８４を備える。命令
キャッシュ６４からの命令のストリームは破線８６によ
り第３図で示されている。
キャッシュ６４からの命令を含む命令のストリームを処
理するために、ＣＥＵ５８を含む一組の相互接続された
プロセッサ５８．６０．８２および８４を備える。命令
キャッシュ６４からの命令のストリームは破線８６によ
り第３図で示されている。
第３図に図示されるように、複数のプロセッサのうちの
少くとも一つ（図示の実施例では、ＦＰＵ８２およびＸ
ＩＵ６０）は、ＣＥ Ｕ ５８ Ｇ：より実行できる命
令（ここでは「被挿入命令」と呼ぶ）を主張できる。Ｆ
ＰＵ８２からＣＥＵ５８へ向かう被挿入命令の流れは破
線８８により第３図で示されている。同様に、ＸＩＵ６
０からＣＥＵ５８へ向かう被挿入命令の移動は破線９０
により示されている。
少くとも一つ（図示の実施例では、ＦＰＵ８２およびＸ
ＩＵ６０）は、ＣＥ Ｕ ５８ Ｇ：より実行できる命
令（ここでは「被挿入命令」と呼ぶ）を主張できる。Ｆ
ＰＵ８２からＣＥＵ５８へ向かう被挿入命令の流れは破
線８８により第３図で示されている。同様に、ＸＩＵ６
０からＣＥＵ５８へ向かう被挿入命令の移動は破線９０
により示されている。
さらに、後に詳述するように、これら被挿入命令は命令
キャッシュ６４からの命令と同様の態様でそしてこの命
令の実行順序に影響を与えることなしにＣＥＵ５８によ
り実行できる。さらに後述するように、被挿入命令は、
選択されるアドレス信号を記述する第１の一組のディジ
タル命令ビットおよび選択されるコマンド信号を記述す
る第２の一組のディジタル命令ビットを含み、第１の命
令ソースからの命令と同様のフォーマットを有すること
ができる。このフォーマットを有する被挿入命令は、第
２図に図示されるキャッシュ制御ユニット７４Ｄにより
または命令キャッシュ６４により挿入されるキャッシュ
管理命令を含むことができる。
キャッシュ６４からの命令と同様の態様でそしてこの命
令の実行順序に影響を与えることなしにＣＥＵ５８によ
り実行できる。さらに後述するように、被挿入命令は、
選択されるアドレス信号を記述する第１の一組のディジ
タル命令ビットおよび選択されるコマンド信号を記述す
る第２の一組のディジタル命令ビットを含み、第１の命
令ソースからの命令と同様のフォーマットを有すること
ができる。このフォーマットを有する被挿入命令は、第
２図に図示されるキャッシュ制御ユニット７４Ｄにより
または命令キャッシュ６４により挿入されるキャッシュ
管理命令を含むことができる。
第３図は命令キャッシュ６４を命令ソースとして図示す
るが、代替え的に、命令ソースは、一定状況のもとで、
命令キャッシュ要素へ合図を行い命令が命令キャッシュ
要素からＣＥＵ５８へ伝送されるようになされたＣＥＵ
５８を含む実行ユニットないしプロセッサとし得る。
るが、代替え的に、命令ソースは、一定状況のもとで、
命令キャッシュ要素へ合図を行い命令が命令キャッシュ
要素からＣＥＵ５８へ伝送されるようになされたＣＥＵ
５８を含む実行ユニットないしプロセッサとし得る。
上述のように、プロセッシングセル１８．１は、プロセ
ッサを相互接続しそして命令を運ぶための命令バス６８
から構成される命令パイプラインを備えることができる
。プロセッサは順次、被挿入命令を命令バイブラインへ
挿入するためのハードウェアおよびソフトウェア要素を
合体できる。
ッサを相互接続しそして命令を運ぶための命令バス６８
から構成される命令パイプラインを備えることができる
。プロセッサは順次、被挿入命令を命令バイブラインへ
挿入するためのハードウェアおよびソフトウェア要素を
合体できる。
第３図に図示されているＸＩＵ６０は、外部装置とも呼
ばれる周辺装置から受信されおよび周辺装置へ伝送され
る信号７０を取り扱うために入出カモジュールを合体で
きる。これら入出カモジュールは、第１の命令ソースか
らの命令と同様の態様でそしてこの命令の処理順序に影
響を与えることなしにＣＥＵ５８により処理できるＤＭ
Ａ命令を挿入するために、周辺装置からの選択された信
号に応答するダイレクトメモリアクセス（ＤＭＡ）要素
を備えることができる。これらの処理順序は後に詳述す
る。ＸＩＵ６０はまたディスプレイ装置へ伝送される信
号を制御するために知られる工学技術の実施に従って構
成されたグラフィックス制御回路またはテキストを表す
データ構造体をサーチするための従来のテキストサーチ
要素を含み得る。
ばれる周辺装置から受信されおよび周辺装置へ伝送され
る信号７０を取り扱うために入出カモジュールを合体で
きる。これら入出カモジュールは、第１の命令ソースか
らの命令と同様の態様でそしてこの命令の処理順序に影
響を与えることなしにＣＥＵ５８により処理できるＤＭ
Ａ命令を挿入するために、周辺装置からの選択された信
号に応答するダイレクトメモリアクセス（ＤＭＡ）要素
を備えることができる。これらの処理順序は後に詳述す
る。ＸＩＵ６０はまたディスプレイ装置へ伝送される信
号を制御するために知られる工学技術の実施に従って構
成されたグラフィックス制御回路またはテキストを表す
データ構造体をサーチするための従来のテキストサーチ
要素を含み得る。
第３図に図示される各プロセッサ５８．６０゜８２．８
４は、後に詳述するような態様で、データおよびプロセ
ッサ状態を表示するディジタル値を格納するためのレジ
スタを備えることができる、被挿入命令は、レジスタへ
のそしてレジスタからのデータの移動を制御しそしてレ
ジスタに格納された値に基き選択される論理動作の実行
を引き起こす。
４は、後に詳述するような態様で、データおよびプロセ
ッサ状態を表示するディジタル値を格納するためのレジ
スタを備えることができる、被挿入命令は、レジスタへ
のそしてレジスタからのデータの移動を制御しそしてレ
ジスタに格納された値に基き選択される論理動作の実行
を引き起こす。
本発明の好ましい例において、第３図に図示されるプロ
セッサは、後述するように印加されたトラップ信号に応
答してトラップシーケンスを起動できる。トラップシー
ケンスは選択される被挿入命令により起動できる。同様
に、第３図に図示されるセル１８．１のプロセッサは割
込みシーケンスを起動するための要素を備えることがで
き、そして被挿入命令は割込みシーケンスへのエントリ
を生じ得または割込み信号に応答しトラップ信号をトリ
ガし得る。トラップシーケンスおよび割込みシーケンス
をトリガする特定の命令コードを含む本発明のこれらの
特徴は後述する。
セッサは、後述するように印加されたトラップ信号に応
答してトラップシーケンスを起動できる。トラップシー
ケンスは選択される被挿入命令により起動できる。同様
に、第３図に図示されるセル１８．１のプロセッサは割
込みシーケンスを起動するための要素を備えることがで
き、そして被挿入命令は割込みシーケンスへのエントリ
を生じ得または割込み信号に応答しトラップ信号をトリ
ガし得る。トラップシーケンスおよび割込みシーケンス
をトリガする特定の命令コードを含む本発明のこれらの
特徴は後述する。
第３図に図示される４つの機能ユニットは並列に動作す
る。セルパイプラインはサイクルごとに２つの命令を発
射できる。ＦＭＡＤ （浮動少数魚形乗算および加算を
せよ、Ｆｌｏａｔｉｎｇ−ｐａｉｎｔＭｕｌｔｉｐｌｙ
ａｎｄ ＡＤｄ ）などある命令は２以上の動作を遂
行する。ＬＤ６４ （６４バイトロードせよ）などのそ
の他のものは２以上の結果を発生する。各々は他のもの
と独立に命令を実行できる。
る。セルパイプラインはサイクルごとに２つの命令を発
射できる。ＦＭＡＤ （浮動少数魚形乗算および加算を
せよ、Ｆｌｏａｔｉｎｇ−ｐａｉｎｔＭｕｌｔｉｐｌｙ
ａｎｄ ＡＤｄ ）などある命令は２以上の動作を遂
行する。ＬＤ６４ （６４バイトロードせよ）などのそ
の他のものは２以上の結果を発生する。各々は他のもの
と独立に命令を実行できる。
本発明によれば、プログラム命令は命令のベアでメモリ
に格納できる。各ベアはＣＥＵまたはＸＩＵのための一
命令およびＦＰＵまたはＩＰＵのための一命令からなる
。前者はＣＸ命令と呼ばれそして後者はＦｌ命令と呼ば
れる。
に格納できる。各ベアはＣＥＵまたはＸＩＵのための一
命令およびＦＰＵまたはＩＰＵのための一命令からなる
。前者はＣＸ命令と呼ばれそして後者はＦｌ命令と呼ば
れる。
ＣＥＵはＰＣＯ，ＰＣＩおよびＰＣ２と称される３つの
プログラムカウンタ（ＰＣ）を有することができる。Ｐ
Ｃ２はここでは「取出しくフェッチ）ＰＣＪとも呼ばれ
る。プログラマの見通しから、プロセッシング要素はＰ
ＣＯにより指定される命令ベアを実行しておりそして次
にＰＣＩにより措定される命令ペアを実行しそしてＰＣ
２により指定される命令ペアを取り出している。ある命
令が完了すると、ＰＣＯはＰＣＩの前の値を得、Ｐｃｔ
はＰＣ２の前の値を得そしてＰＣ２はちょうど実行され
ているＣＸ命令に応じて更新される。もしこの命令が分
岐命令でなかったならまたはその条件と出会わなかった
ところの条件付き分岐命令であったならば、ＰＣ２は、
ＰＣ２に８をプラスした値へ更新される。もしこの値が
ＰＣ２の前の値と同じ区分（セグメント）になければ、
結果は定められない、もしこの命令がテーク分岐（ｔａ
ｋｅｎ ｂｒａｎｃｈ）であったならば、ＰＣ２は分岐
の目標へ更新される。
プログラムカウンタ（ＰＣ）を有することができる。Ｐ
Ｃ２はここでは「取出しくフェッチ）ＰＣＪとも呼ばれ
る。プログラマの見通しから、プロセッシング要素はＰ
ＣＯにより指定される命令ベアを実行しておりそして次
にＰＣＩにより措定される命令ペアを実行しそしてＰＣ
２により指定される命令ペアを取り出している。ある命
令が完了すると、ＰＣＯはＰＣＩの前の値を得、Ｐｃｔ
はＰＣ２の前の値を得そしてＰＣ２はちょうど実行され
ているＣＸ命令に応じて更新される。もしこの命令が分
岐命令でなかったならまたはその条件と出会わなかった
ところの条件付き分岐命令であったならば、ＰＣ２は、
ＰＣ２に８をプラスした値へ更新される。もしこの値が
ＰＣ２の前の値と同じ区分（セグメント）になければ、
結果は定められない、もしこの命令がテーク分岐（ｔａ
ｋｅｎ ｂｒａｎｃｈ）であったならば、ＰＣ２は分岐
の目標へ更新される。
各サイクルにおいて、プロセッサは、ＰＣ２により指定
される命令ペアをメモリから論理的に取り出しそしてＰ
ＣＯにより指定されるベアの両方の命令を並列に実行し
始める。こうして、単一の命令ペアはＣＥＵおよびＩＰ
Ｕ％ＣＥＵおよびＦＰＵ％ＸＩＵおよびＩＰＵ、または
ＸＩＵおよびＦＰＵで作業を開始できる。当業者であれ
ば、機能ユニットはパイプライン化されているので、各
ユニットは、命令が完了するのに必要なサイクル数に拘
らず、各サイクルで新規な命令の実行を開始できる。し
かし、コンパイラまたはプログラマによる命令の順序付
けに影響を与えるプロセッサ要素または機能ユニット資
源の使用で制限がある。
される命令ペアをメモリから論理的に取り出しそしてＰ
ＣＯにより指定されるベアの両方の命令を並列に実行し
始める。こうして、単一の命令ペアはＣＥＵおよびＩＰ
Ｕ％ＣＥＵおよびＦＰＵ％ＸＩＵおよびＩＰＵ、または
ＸＩＵおよびＦＰＵで作業を開始できる。当業者であれ
ば、機能ユニットはパイプライン化されているので、各
ユニットは、命令が完了するのに必要なサイクル数に拘
らず、各サイクルで新規な命令の実行を開始できる。し
かし、コンパイラまたはプログラマによる命令の順序付
けに影響を与えるプロセッサ要素または機能ユニット資
源の使用で制限がある。
一定の命令が２つ以上のユニットで影響を有する。たと
えば、ＬＯＡＤおよび５ＴＯＰＥ命令は、ソースまたは
目標レジスタを包含するユニットおよびＣＥＵに影響を
与える。しかしプロセッサは、それが同じユニットにつ
いである実行命令を発射するのと同じサイクルでＦＰＵ
またはＩＰＵのためにＬＯＡＤまたは５ＴＯＰＥを発射
できる。
えば、ＬＯＡＤおよび５ＴＯＰＥ命令は、ソースまたは
目標レジスタを包含するユニットおよびＣＥＵに影響を
与える。しかしプロセッサは、それが同じユニットにつ
いである実行命令を発射するのと同じサイクルでＦＰＵ
またはＩＰＵのためにＬＯＡＤまたは５ＴＯＰＥを発射
できる。
ＭＯＶＢ（ユニット間移動、ｍｏｖｅ−ｂｅｔｗｅｅｎ
−ｕｎｉｔｓ）命令は、２つのユニットのレジスタ間で
データを移動させる。たいていのユニット間データ移動
は単一の命令を必要とし、ＦＰＵおよびＩＰＵ間のデー
タの移動は、単一の命令ペアのＭＯＶＩＮおよびＭＯＶ
ＯＵＴの記述を必要とする。
−ｕｎｉｔｓ）命令は、２つのユニットのレジスタ間で
データを移動させる。たいていのユニット間データ移動
は単一の命令を必要とし、ＦＰＵおよびＩＰＵ間のデー
タの移動は、単一の命令ペアのＭＯＶＩＮおよびＭＯＶ
ＯＵＴの記述を必要とする。
ＰＣ２の値が変化するとき、プロセッサはその命令ペア
を取り出す、命令はプロセッサーパイプラインに投入さ
れそして投入された順序でパイブライン状態を占有する
。ある命令はバイブラインから除去できないが、それは
「取消し」としてマーク付けできる０本発明によれば、
２種類の取消し動作があり、ここでは、「結果取消し」
および「発射取消し」と呼ばれる。
を取り出す、命令はプロセッサーパイプラインに投入さ
れそして投入された順序でパイブライン状態を占有する
。ある命令はバイブラインから除去できないが、それは
「取消し」としてマーク付けできる０本発明によれば、
２種類の取消し動作があり、ここでは、「結果取消し」
および「発射取消し」と呼ばれる。
結果取消し動作は「トラップ」中に生ずる。トラップと
は、割込みおよび「例外」の事象の際に制御を特権ソフ
トウェアへ移すのに使用され、トラップ機構により起動
される動作シーケンスである。例外とは、後に詳述され
るように、ＦＰＵまたはＩＰＵでのある命令実行動作が
トラップの報告を行いそして同じユニットについて何ら
かのオペレーティング命令が発射されていたならば、そ
の発射と現在のサイクルとの間のサイクルで生ずるある
状態である。例外は、何らかの誤りが命令ストリームの
ある命令の取出し動作または実行動作の直接的な結果と
して検出されたときに合図される０例外にはあるデータ
タイプのオーバーフロー、アクセス破壊、パリティ誤り
およびページフォルトが含まれる。
は、割込みおよび「例外」の事象の際に制御を特権ソフ
トウェアへ移すのに使用され、トラップ機構により起動
される動作シーケンスである。例外とは、後に詳述され
るように、ＦＰＵまたはＩＰＵでのある命令実行動作が
トラップの報告を行いそして同じユニットについて何ら
かのオペレーティング命令が発射されていたならば、そ
の発射と現在のサイクルとの間のサイクルで生ずるある
状態である。例外は、何らかの誤りが命令ストリームの
ある命令の取出し動作または実行動作の直接的な結果と
して検出されたときに合図される０例外にはあるデータ
タイプのオーバーフロー、アクセス破壊、パリティ誤り
およびページフォルトが含まれる。
トラップは、フォルトまたは割込みという２つの基本的
な仕方で起動できる。フォルトが実行している命令スト
リームと明確に関係づけられる。
な仕方で起動できる。フォルトが実行している命令スト
リームと明確に関係づけられる。
割込みは命令ストリームに直接には関係付けられないシ
ステムのある事象である。トラップ、フォルトおよび割
込みについては後述する。
ステムのある事象である。トラップ、フォルトおよび割
込みについては後述する。
本発明によれば、トラップの時点で実行している命令が
結果取消し可能である。結果取消しされる命令は機能ユ
ニットにより発射されそして処理されていたが、後述の
一つまたはそれ以上の特別のトラップステータスレジス
タのステータスの報告によるものを除いて、レジスタま
たはメモリのステータスに影響を与えない。
結果取消し可能である。結果取消しされる命令は機能ユ
ニットにより発射されそして処理されていたが、後述の
一つまたはそれ以上の特別のトラップステータスレジス
タのステータスの報告によるものを除いて、レジスタま
たはメモリのステータスに影響を与えない。
発射取消しされる命令が、ノーオペレーション（不動作
、ｎｏ−ｏｐｅｒａｔｉｏｎ、 Ｎ０Ｐ）命令のために
使用されるのと同様の態様で取り扱われる。発射取消し
される命令が、その命令の取出し動作に関してトラップ
を発生できるのみである６発射取消命令のその他のすべ
ての影響が無効（ヌル）化される。もしある命令が、２
００段に到達する時点で発射取消しされれば、それは発
射されずまたその命令により標準的に使用されるどのよ
うな資源をも使用しない。発射取消し動作は３つの実行
プログラムカウンタ（ｐｃ）に関連付けられる０本発明
によれば、ｐｃｏ ｃｘおよびＦＩ命令のために発射
取消し動作を個々に制御しそしてＰＣＩ命令ペアのため
に発射取消し動作を制御することができる。システムの
ソフトウェアおよびハードウェアは３つの取消し動作制
御のすべてを個々に変更できる。トラップがバイブライ
ンで一定の命令の発射取消しを行う、加えて、条件付き
分岐命令は、プログラムがバイブラインにおいてそれに
続く２つの命令ペアを取り消すようにする。これは分岐
取消しと呼ばれそして分岐遅れでプロセッサの命令発射
取消動作を結果する。これらの性質は後に詳述する。
、ｎｏ−ｏｐｅｒａｔｉｏｎ、 Ｎ０Ｐ）命令のために
使用されるのと同様の態様で取り扱われる。発射取消し
される命令が、その命令の取出し動作に関してトラップ
を発生できるのみである６発射取消命令のその他のすべ
ての影響が無効（ヌル）化される。もしある命令が、２
００段に到達する時点で発射取消しされれば、それは発
射されずまたその命令により標準的に使用されるどのよ
うな資源をも使用しない。発射取消し動作は３つの実行
プログラムカウンタ（ｐｃ）に関連付けられる０本発明
によれば、ｐｃｏ ｃｘおよびＦＩ命令のために発射
取消し動作を個々に制御しそしてＰＣＩ命令ペアのため
に発射取消し動作を制御することができる。システムの
ソフトウェアおよびハードウェアは３つの取消し動作制
御のすべてを個々に変更できる。トラップがバイブライ
ンで一定の命令の発射取消しを行う、加えて、条件付き
分岐命令は、プログラムがバイブラインにおいてそれに
続く２つの命令ペアを取り消すようにする。これは分岐
取消しと呼ばれそして分岐遅れでプロセッサの命令発射
取消動作を結果する。これらの性質は後に詳述する。
ある命令取出しがＰｃｔをＰＣＯへ複写するとき、それ
はＰＣＩの前の発射取消状態に応じて、ＣＸ命令および
ＦＩ命令の両方について発射取消をセットする。もし、
ちょうど完了したＣｘ命令が分岐取消しを記述した条件
付き分岐であったならばそしてなんらのトラップも発生
しなかったならば、発射取消しは、プログラムカウンタ
が更新された後に、ＰＣＯＣＸおよびＦＩおよびＰＣＩ
についてセットされる。
はＰＣＩの前の発射取消状態に応じて、ＣＸ命令および
ＦＩ命令の両方について発射取消をセットする。もし、
ちょうど完了したＣｘ命令が分岐取消しを記述した条件
付き分岐であったならばそしてなんらのトラップも発生
しなかったならば、発射取消しは、プログラムカウンタ
が更新された後に、ＰＣＯＣＸおよびＦＩおよびＰＣＩ
についてセットされる。
ある命令が、標準的にはあるプロセッシング要素が一つ
またはそれ以上のソースオペランドを読むようにし、特
定の態様でそれらで動作し、そして結果のオペランドを
渡すようにする。本発明によれば、「実行うラス」の命
令が、どのようにそれらがオペランドを読みそして結果
を渡すかに応じて３つのグループに分類できる。第１の
グループは、機能ユニットがソースオペランドを即座に
読み、計算しそして結果を即座に渡すようにする。結果
は次の命令ペアにより使用される。第２のグループは、
機能ユニットがソースオペランドを即座に読み、計算し
そして結果をある遅れの後に渡すようにする。結果は、
その命令に続く第８番命令ベア（ここでＮは命令に応じ
て変化する）により使用される。第３のグループは、機
能ユニットがあるソースオペランドを即座に読み、結果
の一部を計算し、ある遅れの後に別のソースオペランド
を読み、そしである遅延の後に結果を渡すようにする。
またはそれ以上のソースオペランドを読むようにし、特
定の態様でそれらで動作し、そして結果のオペランドを
渡すようにする。本発明によれば、「実行うラス」の命
令が、どのようにそれらがオペランドを読みそして結果
を渡すかに応じて３つのグループに分類できる。第１の
グループは、機能ユニットがソースオペランドを即座に
読み、計算しそして結果を即座に渡すようにする。結果
は次の命令ペアにより使用される。第２のグループは、
機能ユニットがソースオペランドを即座に読み、計算し
そして結果をある遅れの後に渡すようにする。結果は、
その命令に続く第８番命令ベア（ここでＮは命令に応じ
て変化する）により使用される。第３のグループは、機
能ユニットがあるソースオペランドを即座に読み、結果
の一部を計算し、ある遅れの後に別のソースオペランド
を読み、そしである遅延の後に結果を渡すようにする。
結果は命令に続く第Ｎ番命令ベア（ここでＮは命令に応
じて変化する）により使用される。
じて変化する）により使用される。
本発明によれば、ＬＯＡＤおよび５ＴＯＲＥ命令はいく
つかの重大な特性を有する。すべてのＬＯＡＤ命令が即
座にソースアドレスを使用しそしである遅延の後に一つ
またはそれ以上の結果を供給する。さらにすべてのＬＯ
ＡＤ命令は直ちにそれらのＣＥＵインデックスレジスタ
ソースを使用する。もしＣＥＵまたはＸＩＵレジスタが
格納されていれば、その値もまた直ちに得られる。もし
ＦＰＵまたはＩＰＵレジスタが格納されていれば、その
値はある遅れの後に得られる。
つかの重大な特性を有する。すべてのＬＯＡＤ命令が即
座にソースアドレスを使用しそしである遅延の後に一つ
またはそれ以上の結果を供給する。さらにすべてのＬＯ
ＡＤ命令は直ちにそれらのＣＥＵインデックスレジスタ
ソースを使用する。もしＣＥＵまたはＸＩＵレジスタが
格納されていれば、その値もまた直ちに得られる。もし
ＦＰＵまたはＩＰＵレジスタが格納されていれば、その
値はある遅れの後に得られる。
５ＴＯＲＥ−６４ＢＹＴＥ （６４バイト記憶せよ、５
Ｔ６４）命令は、命令の持続時間にわたりそのＣＥＵイ
ンデックスレジスタソースを使用しそして変化する遅れ
の後に種々のＦＰＵおよびＩＰＵソースデータを得る。
Ｔ６４）命令は、命令の持続時間にわたりそのＣＥＵイ
ンデックスレジスタソースを使用しそして変化する遅れ
の後に種々のＦＰＵおよびＩＰＵソースデータを得る。
各サイクルで、プロセッサ要素または機能ユニットは、
プロセッサカウンタ（ｐｃ）によりアドレスされる命令
ベアの適当な命令を検査する。
プロセッサカウンタ（ｐｃ）によりアドレスされる命令
ベアの適当な命令を検査する。
命令ベアのある命令が、２つの対応するユニット（ＣＥ
Ｕ／Ｘ Ｉ ＵまたはＦ Ｐ Ｕ／ Ｉ Ｐ Ｕ） ０
） 一つに対するデイレクティブ（指示文）とし得、ま
たはいずれのユニットについても何らの新規な作業がな
いことを指示し得る。後者のケースは、ＦＩＮＯＰ（Ｆ
ｌノーオペレーション）およびＣＸＮ０Ｐ （ＣＸノー
オペレーション）の符合化ノーオペレーション命令によ
り指示される。ここで言及されるように、オペレーティ
ング命令とはＦＩＮＯＰまたはＣＸＮ０Ｐでなくそして
発射取消しされない命令である。もしあるオペレーティ
ング命令が存在すれば、適当なユニットがその命令を発
射する。命令実行が完了したとき、機能ユニットは命令
を「引っ込め」る。一般に、命令の結果は、第４図に図
示されるように、命令の引っ込めに続く命令ベアに利用
できる。
Ｕ／Ｘ Ｉ ＵまたはＦ Ｐ Ｕ／ Ｉ Ｐ Ｕ） ０
） 一つに対するデイレクティブ（指示文）とし得、ま
たはいずれのユニットについても何らの新規な作業がな
いことを指示し得る。後者のケースは、ＦＩＮＯＰ（Ｆ
ｌノーオペレーション）およびＣＸＮ０Ｐ （ＣＸノー
オペレーション）の符合化ノーオペレーション命令によ
り指示される。ここで言及されるように、オペレーティ
ング命令とはＦＩＮＯＰまたはＣＸＮ０Ｐでなくそして
発射取消しされない命令である。もしあるオペレーティ
ング命令が存在すれば、適当なユニットがその命令を発
射する。命令実行が完了したとき、機能ユニットは命令
を「引っ込め」る。一般に、命令の結果は、第４図に図
示されるように、命令の引っ込めに続く命令ベアに利用
できる。
第４図は、次の命令ベアが発射について考えられる前に
引き込められる命令として定義されそしてゼロの結果遅
れを有する単一サイクル命令を図示する。その他のすべ
ての命令が「マルチサイクル命令」と呼ばれそしてゼロ
ではない結果遅れを有する。結果遅れは、特定の命令と
、結果を使用する命令との間に存在することになる命令
ベアの数である。その他のすべてのタイミングは、命令
の発射時点からのサイクルで表現され、第１のサイクル
はゼロと番号付けられる。
引き込められる命令として定義されそしてゼロの結果遅
れを有する単一サイクル命令を図示する。その他のすべ
ての命令が「マルチサイクル命令」と呼ばれそしてゼロ
ではない結果遅れを有する。結果遅れは、特定の命令と
、結果を使用する命令との間に存在することになる命令
ベアの数である。その他のすべてのタイミングは、命令
の発射時点からのサイクルで表現され、第１のサイクル
はゼロと番号付けられる。
種々の命令が、命令が首尾よく完了しなかったことを指
示するためにトラップを取り得る。ここに開示されるシ
ステムは、ユーザーに算術トラップを通じ意味ある制御
を提供する。別のトラップが、米国特許出願箱１３６．
９３０号に開示されるような仮想記憶装置などの特徴を
実施するためにシステムソフトウェアにより使用できる
。後に詳述するように、命令は、命令の発射以後完了せ
られるサイクルで表現される良好に定められるトラップ
ポイントでトラップを報告する。
示するためにトラップを取り得る。ここに開示されるシ
ステムは、ユーザーに算術トラップを通じ意味ある制御
を提供する。別のトラップが、米国特許出願箱１３６．
９３０号に開示されるような仮想記憶装置などの特徴を
実施するためにシステムソフトウェアにより使用できる
。後に詳述するように、命令は、命令の発射以後完了せ
られるサイクルで表現される良好に定められるトラップ
ポイントでトラップを報告する。
本発明によれば、各命令は特定の時点でそのソースレジ
スタを読む。すべての単一サイクルおよび種々のマルチ
サイクル命令が実行のサイクルゼロにおいて（すなわち
ゼロ遅れで）、それらのソースのすべてを読む。一定の
マルチサイクル命令が後の時点で一つまたはそれ以上の
ソースを読む。
スタを読む。すべての単一サイクルおよび種々のマルチ
サイクル命令が実行のサイクルゼロにおいて（すなわち
ゼロ遅れで）、それらのソースのすべてを読む。一定の
マルチサイクル命令が後の時点で一つまたはそれ以上の
ソースを読む。
もしトラップが生ずれば、システムソフトウェアが（た
とえば、ページを利用可能にするなど）訂正作用を取り
得、そしてユーザプログラム命令ストリームを再スター
トする。プログラムは、命令がフォルトにより影響を受
は得る時間中、一般にはソースレジスタを変化してはな
らない。この性質はソースレジスタ制限と呼ばれる。第
５図は、この制限を破棄する命令シーケンスの例を図示
する。
とえば、ページを利用可能にするなど）訂正作用を取り
得、そしてユーザプログラム命令ストリームを再スター
トする。プログラムは、命令がフォルトにより影響を受
は得る時間中、一般にはソースレジスタを変化してはな
らない。この性質はソースレジスタ制限と呼ばれる。第
５図は、この制限を破棄する命令シーケンスの例を図示
する。
各機能ユニットは選択される一組のソースレジスタを利
用する。たとえば、ＣＥＵ （Ａ、Ｂ）ソースレジスタ
はすべてのＣＥＵ命令中に使用される。それは、ＬＯＡ
Ｄまたは５ＴＯＰＨにより使用されるインデックスレジ
スタと、実行うラス命令により使用されるソースオペラ
ンドを提供する。ＦＰＵ （Ａ、Ｂ）ソースはＦＰＵ実
行うラス命令中に使用される。それは、実行うラス命令
により使用される第１または第１および第２のソースオ
ペランドを提供する。ＦＰＵ （Ｃ）ソースレジスタは
ＦＰＵ実行うラスのトライアト（三組）命令中に使用さ
れる。それは、これらの命令により使用される第３のオ
ペランドを提供する。それは、ＣＥＵが、記憶形または
ＭＯＶＢ命令でＦＰＵレジスタをアクセスをするときに
も使用される。
用する。たとえば、ＣＥＵ （Ａ、Ｂ）ソースレジスタ
はすべてのＣＥＵ命令中に使用される。それは、ＬＯＡ
Ｄまたは５ＴＯＰＨにより使用されるインデックスレジ
スタと、実行うラス命令により使用されるソースオペラ
ンドを提供する。ＦＰＵ （Ａ、Ｂ）ソースはＦＰＵ実
行うラス命令中に使用される。それは、実行うラス命令
により使用される第１または第１および第２のソースオ
ペランドを提供する。ＦＰＵ （Ｃ）ソースレジスタは
ＦＰＵ実行うラスのトライアト（三組）命令中に使用さ
れる。それは、これらの命令により使用される第３のオ
ペランドを提供する。それは、ＣＥＵが、記憶形または
ＭＯＶＢ命令でＦＰＵレジスタをアクセスをするときに
も使用される。
加えて、Ｉ ＰＵ （Ａ、Ｂ）ソースはＩＰＵ実行うラ
ス命令中に使用される。それは、実行うラス命令により
使用される第１または第１および第２のソースオペラン
ドを提供する。ＩＰＵ（Ｃ）ソースは、ＣＥＵが、格納
形またはＭＯＶＢ命令でｒＰＵレジスタをアクセスをす
るときに使用される。ＸＩＵ （Ａ、Ｂ）ソースはＸＩ
Ｕ実行うラス命令中に使用される。それは、実行うラス
命令により使用される第１または第１および第２のソー
スオペランドを提供する。それは、ＣＥＵが、格納クラ
スまたはＭＯＶＢ命令でＸＩＵレジスタをアクセスをす
るときにも使用される。
ス命令中に使用される。それは、実行うラス命令により
使用される第１または第１および第２のソースオペラン
ドを提供する。ＩＰＵ（Ｃ）ソースは、ＣＥＵが、格納
形またはＭＯＶＢ命令でｒＰＵレジスタをアクセスをす
るときに使用される。ＸＩＵ （Ａ、Ｂ）ソースはＸＩ
Ｕ実行うラス命令中に使用される。それは、実行うラス
命令により使用される第１または第１および第２のソー
スオペランドを提供する。それは、ＣＥＵが、格納クラ
スまたはＭＯＶＢ命令でＸＩＵレジスタをアクセスをす
るときにも使用される。
上述のように、ある結果を発生する各命令は、その結果
が得られるまえにどの程度のサイクルが続くかを記述す
るある結果遅れを有する。結果遅れ中、結果レジスタは
不画定である。プログラムは、命令の結果遅れ中、その
命令の結果レジスタの古い値に依存してはならない、こ
れは、結果レジスタ制限と呼ばれる。例外が生ずれば、
すべての発射命令は、システムソフトウェアハンドラが
呼ばれるまえに完了するようになされる。こうして、マ
ルチサイクル命令の結果は、定められた結果遅れが終了
するまえに与えられることが可能である。命令の結果遅
れ中、マルチサイクル命令の結果レジスタを使用する任
意の命令が、そのレジスタの不定な（少なくとも２つの
）値の一つを得る。第６図はこの制限に違背するシーケ
ンスを図示する。ＦＮＥＧ （否定）命令は、ＦＡＤＤ
（加算）命令の前に％ｆ２が有していた値に依存しよ
うとする。ＦＡＤＤ命令は、ＦＳＵＢ （サブルーチン
）命令がそれを読む時間に％ｆ２に書き込む。もしＬＤ
８ （ロード）命令がページフォルトを取るかまたは割
込みがＦＮＥＧ命令が取り出されるまえに合図されれば
、ＦＡＤＤはＦＮＥＧが発射されるまえに完了する。こ
のプログラムはそれゆえ予測不可能な結果を発生する。
が得られるまえにどの程度のサイクルが続くかを記述す
るある結果遅れを有する。結果遅れ中、結果レジスタは
不画定である。プログラムは、命令の結果遅れ中、その
命令の結果レジスタの古い値に依存してはならない、こ
れは、結果レジスタ制限と呼ばれる。例外が生ずれば、
すべての発射命令は、システムソフトウェアハンドラが
呼ばれるまえに完了するようになされる。こうして、マ
ルチサイクル命令の結果は、定められた結果遅れが終了
するまえに与えられることが可能である。命令の結果遅
れ中、マルチサイクル命令の結果レジスタを使用する任
意の命令が、そのレジスタの不定な（少なくとも２つの
）値の一つを得る。第６図はこの制限に違背するシーケ
ンスを図示する。ＦＮＥＧ （否定）命令は、ＦＡＤＤ
（加算）命令の前に％ｆ２が有していた値に依存しよ
うとする。ＦＡＤＤ命令は、ＦＳＵＢ （サブルーチン
）命令がそれを読む時間に％ｆ２に書き込む。もしＬＤ
８ （ロード）命令がページフォルトを取るかまたは割
込みがＦＮＥＧ命令が取り出されるまえに合図されれば
、ＦＡＤＤはＦＮＥＧが発射されるまえに完了する。こ
のプログラムはそれゆえ予測不可能な結果を発生する。
各機能ユニットは命令を実行するのに使用される複数の
内部資源を有する。これらの資源は、時に一命令に基づ
いて動作するのみとし得る。任意の時間に、各資源は、
遊んでいるか（ｉｄｌｅ）またはせいぜい−命令により
使用状態でなければならない。これは資源制限と呼ばれ
る０種々の機能ユニットが資源制限の破棄を検出し得そ
してトラップを生ずる。
内部資源を有する。これらの資源は、時に一命令に基づ
いて動作するのみとし得る。任意の時間に、各資源は、
遊んでいるか（ｉｄｌｅ）またはせいぜい−命令により
使用状態でなければならない。これは資源制限と呼ばれ
る０種々の機能ユニットが資源制限の破棄を検出し得そ
してトラップを生ずる。
ＣＥＵは衝突が課される唯一の資源を有する。
これは、ＬＯＡＤ％５ＴＯＲＥ、ＭＯＶＢ、ＭＯＶＯＵ
Ｔおよびメモリシステム命令の全てにより使用されるロ
ード／格納資源である。ＬＤ６４および５Ｔ６４ （６
４バイトをロードおよび格納せよ）以外のすべての命令
が、それらの第３サイクル（すなわち２遅れで）中のみ
この資源を使用する。ＬＤ６４および５Ｔ６４命令は、
第３〜第９サイクル（２〜８遅れ）中、ロード／格納資
源を使用する。
Ｔおよびメモリシステム命令の全てにより使用されるロ
ード／格納資源である。ＬＤ６４および５Ｔ６４ （６
４バイトをロードおよび格納せよ）以外のすべての命令
が、それらの第３サイクル（すなわち２遅れで）中のみ
この資源を使用する。ＬＤ６４および５Ｔ６４命令は、
第３〜第９サイクル（２〜８遅れ）中、ロード／格納資
源を使用する。
ＬＤおよびＭＯＶＢ命令の資源使用が第７図に図示され
ており、また第８図は資源使用を図示する。ＬＤ６４命
令のタイミングは第９図にそして５Ｔ６４命令のタイミ
ングが第１０図に図示されている。
ており、また第８図は資源使用を図示する。ＬＤ６４命
令のタイミングは第９図にそして５Ｔ６４命令のタイミ
ングが第１０図に図示されている。
ＩＰＵ資源は、ＭＵＬ （乗算）およびＭＵＬＨ命令に
より使用される乗算資源を備える。ＦＰＵに関連付けら
れた資源には、結果資源、除算資源、加算資源および乗
算資源が含まれる。結果資源は結果をレジスタに供給す
るためにすべてのＦＸ命令により使用される。この資源
は、ＦＰＵレジスタで動作する一定のＣｘ命令（ＬＤ、
ＳＴ％ＬＤ６４．５Ｔ６４、ＭＯＶＯＵＴ。
より使用される乗算資源を備える。ＦＰＵに関連付けら
れた資源には、結果資源、除算資源、加算資源および乗
算資源が含まれる。結果資源は結果をレジスタに供給す
るためにすべてのＦＸ命令により使用される。この資源
は、ＦＰＵレジスタで動作する一定のＣｘ命令（ＬＤ、
ＳＴ％ＬＤ６４．５Ｔ６４、ＭＯＶＯＵＴ。
ＭＯＶＢ）によっては使用されない、それは、％ｆレジ
スタへのＭＯＶＩＮ（移動命令）により使用される。
スタへのＭＯＶＩＮ（移動命令）により使用される。
ＩＰＵ除算資源はＦＤＩＶ（除算）命令で使用され、Ｉ
ＰＵ加算資源は多くの浮動小数点計算命令で使用されそ
してＩＰＵ乗算資源は浮動小数点計算命令の多くで使用
される。何等の資源衝突もＸＩＵでは不可能である。
ＰＵ加算資源は多くの浮動小数点計算命令で使用されそ
してＩＰＵ乗算資源は浮動小数点計算命令の多くで使用
される。何等の資源衝突もＸＩＵでは不可能である。
ここに与えられる命令の説明においてまた同時継続出願
である米国特許出願箱 号において、資源の使
用は、資源の名称、資源が使用されるまえの遅れのサイ
クル数および順次、資源がそれについてテーブルフォー
マットで使用されるところのサイクルの数を与えること
により記述される。こうして、ＬＤ命令のタイミングは
以下のように記述されよう。
である米国特許出願箱 号において、資源の使
用は、資源の名称、資源が使用されるまえの遅れのサイ
クル数および順次、資源がそれについてテーブルフォー
マットで使用されるところのサイクルの数を与えること
により記述される。こうして、ＬＤ命令のタイミングは
以下のように記述されよう。
ｌＮ５ＴＲＣＥＵ ロート／ 結果遅れ（命
令） （Ａ、Ｂ） 格納資源 資源 ｌｄ ［０，１，０］ ［２，１］ ２（
ロード） ソースについてのタイミングは［遅れ、サイクル、ソー
ス制限］を記述する３部分からなる。
令） （Ａ、Ｂ） 格納資源 資源 ｌｄ ［０，１，０］ ［２，１］ ２（
ロード） ソースについてのタイミングは［遅れ、サイクル、ソー
ス制限］を記述する３部分からなる。
「遅れ」は、資源が使用されるまでのサイクル数であり
、命令の発射とともに開始するゼロからカウントされる
。「サイクル」は、遅れが終了した後、ソースが使用さ
れるサイクル数である。［ソース制限」は、遅れが終了
した後にカウントするソースが変更されるべきでないサ
イクル数である。「結果遅れ」は、命令ベアと結果を参
照する第１の命令との間に生ずることになる命令の数で
ある。
、命令の発射とともに開始するゼロからカウントされる
。「サイクル」は、遅れが終了した後、ソースが使用さ
れるサイクル数である。［ソース制限」は、遅れが終了
した後にカウントするソースが変更されるべきでないサ
イクル数である。「結果遅れ」は、命令ベアと結果を参
照する第１の命令との間に生ずることになる命令の数で
ある。
いくつかの命令は、例外のステータスを完了または報告
するために複数サイクルを必要とするので、ＣＥＵは、
ＦＰＵおよびＩＰＵのためにコ・エグゼキューションブ
ログラムカウンタを維持する。もし例外が生ずれば、ト
ラップハンドラは、のちに詳述するように、障害ないし
故障命令の実際のアドレスを認定するために、コ・エグ
ゼキューションブログラムカウンタを検査する必要があ
る。ＣＥＵは、５Ｔ６４命令の例外が解決できるようロ
ード／格納形命令とともに同様の機能を遂行する。
するために複数サイクルを必要とするので、ＣＥＵは、
ＦＰＵおよびＩＰＵのためにコ・エグゼキューションブ
ログラムカウンタを維持する。もし例外が生ずれば、ト
ラップハンドラは、のちに詳述するように、障害ないし
故障命令の実際のアドレスを認定するために、コ・エグ
ゼキューションブログラムカウンタを検査する必要があ
る。ＣＥＵは、５Ｔ６４命令の例外が解決できるようロ
ード／格納形命令とともに同様の機能を遂行する。
ある命令がトラップを行なえば、トラップが報告される
。命令ベアと包含する命令ベアとの間の命令の隙間（ス
ロット）に、同様のユニットについていずれのオペレー
ティング命令もあってはならない。これはトラッププロ
グラムカウンタ制限と呼ばれる。トラップが報告される
場所の命令ベアにまたはその後のいずれの命令ベアにも
あるオペレーティング命令を置くことが可能である。こ
の制限の適用は、ユーザの応用およびオペレーティング
システムの必要性に依存する。
。命令ベアと包含する命令ベアとの間の命令の隙間（ス
ロット）に、同様のユニットについていずれのオペレー
ティング命令もあってはならない。これはトラッププロ
グラムカウンタ制限と呼ばれる。トラップが報告される
場所の命令ベアにまたはその後のいずれの命令ベアにも
あるオペレーティング命令を置くことが可能である。こ
の制限の適用は、ユーザの応用およびオペレーティング
システムの必要性に依存する。
これらのコード化の実施は、ある命令シーケンスが決定
論的な結果を発生することをそして生ずるいずれの例外
もシステムソフトウェアにより解決できまたは解析のた
めにユーザプログラムへ送られることを保証する。すべ
ての場合に、何の動作が進行していたかを認定すること
、ページの欠け（ｍｉｓｓｉｎｇ）などの−時的な状態
を修正することを、データを変更することおよび最終的
に計算を再度スタートすることが可能である。プログラ
ムは結果のレジスタ制限またはいずれの資源制限を破棄
してはならずフォルトを取りつるいずれの命令シーケン
スでソースレジスタ制限または機能ユニットトラッププ
ログラムカウンタ制限を破棄してはならない、この制限
は、何等のトラップモディファイアも使用されずまたデ
ータパラメータは知られているとのいずれの理由によっ
ても、フォルトを取らない命令シーケンスへ適用しない
。
論的な結果を発生することをそして生ずるいずれの例外
もシステムソフトウェアにより解決できまたは解析のた
めにユーザプログラムへ送られることを保証する。すべ
ての場合に、何の動作が進行していたかを認定すること
、ページの欠け（ｍｉｓｓｉｎｇ）などの−時的な状態
を修正することを、データを変更することおよび最終的
に計算を再度スタートすることが可能である。プログラ
ムは結果のレジスタ制限またはいずれの資源制限を破棄
してはならずフォルトを取りつるいずれの命令シーケン
スでソースレジスタ制限または機能ユニットトラッププ
ログラムカウンタ制限を破棄してはならない、この制限
は、何等のトラップモディファイアも使用されずまたデ
ータパラメータは知られているとのいずれの理由によっ
ても、フォルトを取らない命令シーケンスへ適用しない
。
スケジュール化される命令のシーケンスの数をできるだ
け最大にするためにそして実行されるＦＩＮＯＰおよび
ＣＸＮ０Ｐ命令の数をできるだけ最小にするために、い
くつかのオプションが利用できる。プログラムは結果レ
ジスタ制限またはいずれの資源制限をも破棄してはなら
ない、プログラムは、データを知ることによりまた何ら
のトラップ命令モディファイアをも使用しないのいずれ
によっても、ＦＩ命令中、データ依存性のフォルトが生
じないことを保証しつる。後者の場合、プログラムは、
算術誤りが生じたかそうでないかを認定するために、種
々の状態コード（たとえば、＠ｌ０Ｖ）を検査すること
を決定しつる。何らのフォルトも生じ得ないとき、ＦＩ
命令について機能ユニットトラッププログラムカウンタ
制限およびソースレジスタ制限を破棄することが可能で
ある。さらに、トラップが生ずるときでさえも、もしト
ラップ動作命令の正確な知識が必要とされなければ、こ
れらの制限を破棄することが可能である。ＣＥＵソース
レジスタ制限が破棄され得るか否かは、システムソフト
トウエアに依存するが、標準的な実施はこのような破棄
の結果を請は負わない、第１１図は、正確なトラップの
ための規則に従う重複した命令の一例を図示する。
け最大にするためにそして実行されるＦＩＮＯＰおよび
ＣＸＮ０Ｐ命令の数をできるだけ最小にするために、い
くつかのオプションが利用できる。プログラムは結果レ
ジスタ制限またはいずれの資源制限をも破棄してはなら
ない、プログラムは、データを知ることによりまた何ら
のトラップ命令モディファイアをも使用しないのいずれ
によっても、ＦＩ命令中、データ依存性のフォルトが生
じないことを保証しつる。後者の場合、プログラムは、
算術誤りが生じたかそうでないかを認定するために、種
々の状態コード（たとえば、＠ｌ０Ｖ）を検査すること
を決定しつる。何らのフォルトも生じ得ないとき、ＦＩ
命令について機能ユニットトラッププログラムカウンタ
制限およびソースレジスタ制限を破棄することが可能で
ある。さらに、トラップが生ずるときでさえも、もしト
ラップ動作命令の正確な知識が必要とされなければ、こ
れらの制限を破棄することが可能である。ＣＥＵソース
レジスタ制限が破棄され得るか否かは、システムソフト
トウエアに依存するが、標準的な実施はこのような破棄
の結果を請は負わない、第１１図は、正確なトラップの
ための規則に従う重複した命令の一例を図示する。
上述のように、ＣＥＵは現在の命令ストリームを画定す
る３つのプログラムカウンタを有する。
る３つのプログラムカウンタを有する。
ある分岐命令が、取出しプログラムカウンタ（ＰＯ２）
を分岐の目標値へ変化させる。ある分岐命令が条件付き
分岐（Ｂ“″命令）、無条件飛び越しくＪＭＰまたはＲ
ＴＴ命令）、または無条件サブルーチン飛び越しくＪＳ
Ｒ命令）とし得る。
を分岐の目標値へ変化させる。ある分岐命令が条件付き
分岐（Ｂ“″命令）、無条件飛び越しくＪＭＰまたはＲ
ＴＴ命令）、または無条件サブルーチン飛び越しくＪＳ
Ｒ命令）とし得る。
条件付き分岐は、プログラムが２つのＣＥＵレジスタま
たは一つのＣＥＵレジスタと定数とを比較するのをまた
はＣＥＵ条件コードを検査するのを許容する。取出しプ
ログラムカウンタは、もし分岐条件が満足されれば変化
せられ、もし分岐条件が満足されなければ、単にインク
リメントされる。
たは一つのＣＥＵレジスタと定数とを比較するのをまた
はＣＥＵ条件コードを検査するのを許容する。取出しプ
ログラムカウンタは、もし分岐条件が満足されれば変化
せられ、もし分岐条件が満足されなければ、単にインク
リメントされる。
プログラムにより実行される命令ベアをトレース（追跡
）するために、プログラムの進行に応じ、３つのプログ
ラムカウンタの値を追跡することが必要である。あるプ
ログラムがある分岐遅れで分岐命令を記述する。この技
術はここでは遠隔命令実行と呼ばれ、後に詳述する。Ｐ
Ｏ２のセグメント部分を変化させるいずれのＪＭＰ％Ｊ
ＳＲまたはＲＴＴ命令も、その分岐遅れに「ＰＣ関係」
の分岐を持ち得ない、ＰＣ関係の分岐が、プログラムカ
ウンタをそのインデックスレジスタとして記述するいず
れの条件付き分岐または無条件分岐としても画定される
。
）するために、プログラムの進行に応じ、３つのプログ
ラムカウンタの値を追跡することが必要である。あるプ
ログラムがある分岐遅れで分岐命令を記述する。この技
術はここでは遠隔命令実行と呼ばれ、後に詳述する。Ｐ
Ｏ２のセグメント部分を変化させるいずれのＪＭＰ％Ｊ
ＳＲまたはＲＴＴ命令も、その分岐遅れに「ＰＣ関係」
の分岐を持ち得ない、ＰＣ関係の分岐が、プログラムカ
ウンタをそのインデックスレジスタとして記述するいず
れの条件付き分岐または無条件分岐としても画定される
。
ある分岐が常にプロセッサのパイプラインで２つの命令
に先行する。これらの命令は分岐遅れ命令と呼ばれる０
分岐遅れは実際には、ある分岐の結果レジスタがたまた
まＰＣＯとなる結果レジスタ遅れの特別の場合である。
に先行する。これらの命令は分岐遅れ命令と呼ばれる０
分岐遅れは実際には、ある分岐の結果レジスタがたまた
まＰＣＯとなる結果レジスタ遅れの特別の場合である。
無条件分岐について、これらの命令は常に実行される。
条件付き分岐について、それらの実行は、分岐命令の分
岐取消しオプションにより制御される。分岐命令は、別
の分岐の分岐遅れの隙間で生じ得るので、分岐取消しオ
プションによる制御は、プログラムメモリで分岐に逐次
続く２つの命令ベアが取出されるかまたは実行されるか
を必ずしも意味しない、この性質はさらに詳述する。
岐取消しオプションにより制御される。分岐命令は、別
の分岐の分岐遅れの隙間で生じ得るので、分岐取消しオ
プションによる制御は、プログラムメモリで分岐に逐次
続く２つの命令ベアが取出されるかまたは実行されるか
を必ずしも意味しない、この性質はさらに詳述する。
本発明によれば、分岐命令について、何らのソースレジ
スタ制限、分岐レジスタ制限、または資源制限もない、
これは、取出しプログラムカウンタが分岐命令により変
化されそして新規な取出しプログラムカウンタに関係す
るいずれの例外も値がＰＣＯに到達した時点で報告され
、命令ベアが発射されるからである。最適な性能のため
に、分岐遅れは、分岐のまえに論理的に付属するが、分
岐自身に影響を与えることがなくそして影響を受けるこ
ともない命令で満たすことができる。もしこのような命
令が何ら利用できなければ、遅れの隙間はＮＯＰで満た
し得る。
スタ制限、分岐レジスタ制限、または資源制限もない、
これは、取出しプログラムカウンタが分岐命令により変
化されそして新規な取出しプログラムカウンタに関係す
るいずれの例外も値がＰＣＯに到達した時点で報告され
、命令ベアが発射されるからである。最適な性能のため
に、分岐遅れは、分岐のまえに論理的に付属するが、分
岐自身に影響を与えることがなくそして影響を受けるこ
ともない命令で満たすことができる。もしこのような命
令が何ら利用できなければ、遅れの隙間はＮＯＰで満た
し得る。
代表的な分岐命令が第１２図に図示されている。ＪＭＰ
命令がそのパートナ−と−緒に取り出される。パートナ
−は実行を開始する。２つの遅れペアは順次取り出され
そして実行を開始する。
命令がそのパートナ−と−緒に取り出される。パートナ
−は実行を開始する。２つの遅れペアは順次取り出され
そして実行を開始する。
順次、目標アドレスで命令ベアは取り出されそして実行
される。
される。
プログラマまたはコンパイラは無条件分岐命令の分岐遅
れを、分岐自身に先行するまたは分岐の後の命令で満た
すことができる。条件付き分岐の分岐遅れは満たすのが
より堅固とじつる。最も良好な場合に、分岐に先行する
命令が分岐遅れに入れることができる。これらは、分岐
が行なわれようと行なわれまいと実行されねばならない
。しかし、分岐前からの命令がさらに分岐遅れへと常に
利用できるわけではない６条件付き分岐の分岐遅れを満
たすことは分岐取消しにより簡単化される。特に、条件
付き分岐命令は、プログラマが、分岐遅れ命令が分岐決
定の結果に基づいて実行されるべきかを記述するのを許
容する１分岐命令は、もし分岐が行なわれるときに命令
が分岐取消しされるならば、取消し真（ｑｕａｓｈ−ｏ
ｎ−ｔｒｕｅ）をそしてもしそれら命令が分岐が行なわ
れないときに分岐取消しされるならば取消し偽（ｑｕａ
ｓｈ−ｏｎ−ｆａｌｓｅ）をそしてもし命令が常に実行
されるべきならば非取消しく ｑｕａｓｈ−ｎｅｖｅｒ
）を記述する。アセンブラの条件付き分岐記憶手段は、
いずれの分岐取消しの意味関係（セマンティクス）が必
要とされるかを指示するために、それぞれ文字ＱＴ、Ｑ
Ｆ、ＱＮを使用する。分岐取消しは、分岐遅れでの命令
がＰＣＯおよびＰＣＩに到達するとき、発射取消しを結
果する。
れを、分岐自身に先行するまたは分岐の後の命令で満た
すことができる。条件付き分岐の分岐遅れは満たすのが
より堅固とじつる。最も良好な場合に、分岐に先行する
命令が分岐遅れに入れることができる。これらは、分岐
が行なわれようと行なわれまいと実行されねばならない
。しかし、分岐前からの命令がさらに分岐遅れへと常に
利用できるわけではない６条件付き分岐の分岐遅れを満
たすことは分岐取消しにより簡単化される。特に、条件
付き分岐命令は、プログラマが、分岐遅れ命令が分岐決
定の結果に基づいて実行されるべきかを記述するのを許
容する１分岐命令は、もし分岐が行なわれるときに命令
が分岐取消しされるならば、取消し真（ｑｕａｓｈ−ｏ
ｎ−ｔｒｕｅ）をそしてもしそれら命令が分岐が行なわ
れないときに分岐取消しされるならば取消し偽（ｑｕａ
ｓｈ−ｏｎ−ｆａｌｓｅ）をそしてもし命令が常に実行
されるべきならば非取消しく ｑｕａｓｈ−ｎｅｖｅｒ
）を記述する。アセンブラの条件付き分岐記憶手段は、
いずれの分岐取消しの意味関係（セマンティクス）が必
要とされるかを指示するために、それぞれ文字ＱＴ、Ｑ
Ｆ、ＱＮを使用する。分岐取消しは、分岐遅れでの命令
がＰＣＯおよびＰＣＩに到達するとき、発射取消しを結
果する。
分岐前からの命令が分岐遅れで使用されるとき、非取消
しが記述される。もし何らこのような命令が利用できな
ければ、プログラマは目標からの命令で遅れを満たすこ
とができそして取消し偽を選択し、または分岐の後から
の命令で遅れを満たすことができ取消し真を選択する。
しが記述される。もし何らこのような命令が利用できな
ければ、プログラマは目標からの命令で遅れを満たすこ
とができそして取消し偽を選択し、または分岐の後から
の命令で遅れを満たすことができ取消し真を選択する。
いずれのソースを満たすかの決定は、いずれの命令が容
易に移動できるかに基づきそしてコード発生時に分岐が
行なわれそうかどうかの予測に基づく。例が第１３図〜
第１９図に図示されている。第１３図〜第１５図は、満
たされた分岐遅れの例を図示する。この例において、コ
ードがある分岐の前から分岐遅れへ移動され、こうして
、命令ストリームから２つのＮＯＰ （ノーオペレーシ
ョン命令）を除去する。特に、第１３図は、分岐遅れに
ＮＯＰを持つもとのコードシーケンスを図示する。実行
される命令はＦＩ ｌＮ５ＡＯ／ ＣＸ ｌＮ５ＡＯ１ＦＩ ｌＮ５ＡＩ／ＣＸ Ｉ
ＮＳΔ１、ＦＩ ｌＮ５Ａ２／ＣＸ ｌＮ５Ａ２、
ＦＩ ｌＮ５Ａ３／ｊｍｐ。
易に移動できるかに基づきそしてコード発生時に分岐が
行なわれそうかどうかの予測に基づく。例が第１３図〜
第１９図に図示されている。第１３図〜第１５図は、満
たされた分岐遅れの例を図示する。この例において、コ
ードがある分岐の前から分岐遅れへ移動され、こうして
、命令ストリームから２つのＮＯＰ （ノーオペレーシ
ョン命令）を除去する。特に、第１３図は、分岐遅れに
ＮＯＰを持つもとのコードシーケンスを図示する。実行
される命令はＦＩ ｌＮ５ＡＯ／ ＣＸ ｌＮ５ＡＯ１ＦＩ ｌＮ５ＡＩ／ＣＸ Ｉ
ＮＳΔ１、ＦＩ ｌＮ５Ａ２／ＣＸ ｌＮ５Ａ２、
ＦＩ ｌＮ５Ａ３／ｊｍｐ。
ＦＩ ＮＯＰ／ＣＸＮ０Ｐ、ＦＩ ＮＯＰ／ＣＸＮ
０Ｐ、ＦＩ ｌＮ５Ｂ４／ＣＸ ｌＮ５Ｂ４、ＦＩ
ｌＮ５Ｂ５／ＣＸ ｌＮ５Ｂ５であル、コのシー
ケンスは２つの浪費されるサイクルを結果する。
０Ｐ、ＦＩ ｌＮ５Ｂ４／ＣＸ ｌＮ５Ｂ４、ＦＩ
ｌＮ５Ｂ５／ＣＸ ｌＮ５Ｂ５であル、コのシー
ケンスは２つの浪費されるサイクルを結果する。
代替え的に、第１４図に図示される分岐遅れが満たされ
た最適化されたコードシーケンスが使用できる。ここに
図示されるように、分岐遅れを満たすために、命令ＦＩ
ｌＮ５ＡＩ／ＣＸ ｌＮ５Ａ−干およびＦＩ
ｌＮ５Ａ２／ＣＸ ｌＮ５Ａ２が分岐遅れへ移動され
、２つの命令サイクルを節約する。実行される命令は、
ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５ＡＯ。
た最適化されたコードシーケンスが使用できる。ここに
図示されるように、分岐遅れを満たすために、命令ＦＩ
ｌＮ５ＡＩ／ＣＸ ｌＮ５Ａ−干およびＦＩ
ｌＮ５Ａ２／ＣＸ ｌＮ５Ａ２が分岐遅れへ移動され
、２つの命令サイクルを節約する。実行される命令は、
ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５ＡＯ。
ＦＩ ｌＮ５Ａ３／ｊｍｐ％ＦＩ ｌＮ５ＡＩ／Ｃ
Ｘ ｌＮ５ＡＩ％ＦＩ ｌＮ５Ａ２／ＣＸ ｌＮ
５Ａ２、ＦＩ ｌＮ５Ｂ４／ＣＸ ｌＮ５Ｂ４、Ｆ
Ｉ ｌＮ５Ｂ５／ＣＸ ｌＮ５Ｂ５であり、何らの
無駄なサイクルも結果しない、第１５図に図示されるよ
うに、ＣＸ命令の再構成とは無関係に、ＦＩ命令を再構
成することも可能である。
Ｘ ｌＮ５ＡＩ％ＦＩ ｌＮ５Ａ２／ＣＸ ｌＮ
５Ａ２、ＦＩ ｌＮ５Ｂ４／ＣＸ ｌＮ５Ｂ４、Ｆ
Ｉ ｌＮ５Ｂ５／ＣＸ ｌＮ５Ｂ５であり、何らの
無駄なサイクルも結果しない、第１５図に図示されるよ
うに、ＣＸ命令の再構成とは無関係に、ＦＩ命令を再構
成することも可能である。
ループなどの一定プログラミング構成が分岐がおそらく
取られるようにする。もし分岐がほとんど取られそうで
あれば、分岐目標からの第１の２つの命令が分岐遅れに
配置可能である。もし分岐が万が−取られなければ、分
岐取消し偽が正しい結果を発生するために使用される。
取られるようにする。もし分岐がほとんど取られそうで
あれば、分岐目標からの第１の２つの命令が分岐遅れに
配置可能である。もし分岐が万が−取られなければ、分
岐取消し偽が正しい結果を発生するために使用される。
もし分岐が実際に取られれば、２つのサイクルが節約さ
れる。
れる。
もしそうでなければ、２つのサイクルは分岐取消しされ
、それでプログラムの正しさが守られる。
、それでプログラムの正しさが守られる。
第１６図は分岐遅れでＮＯＰを使用するコードシ−ケン
スを一方第１７図は分岐遅れに目標をそし°て分岐取消
しを持つ最適化されたコードシーケンスを図示する。第
１６図を参照すると、もし分岐が取られなければ、実行
される命令は、ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５Ａ
Ｏ。
スを一方第１７図は分岐遅れに目標をそし°て分岐取消
しを持つ最適化されたコードシーケンスを図示する。第
１６図を参照すると、もし分岐が取られなければ、実行
される命令は、ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５Ａ
Ｏ。
ＦＩ ｌＮ５ＡＩ／ＣＸ ｌＮ５ＡＩ、ＦＩ ｌ
Ｎ５Ａ２／ＣＸ ｌＮ５Ａ２、・・・ＦＩ ｌＮ５
Ａ７／ＣＢＲ，ＱＮ、ＦＩＮＯＰ／ＣＸＮ０Ｐ％ＦＩＮ
ＯＰ／ＣＸＮ０Ｐ１ＦＩ ｌＮ５ＣＯ／ＣＸ ｌＮ
５ＣＯであり、２つの浪費されるサイクルを結果する。
Ｎ５Ａ２／ＣＸ ｌＮ５Ａ２、・・・ＦＩ ｌＮ５
Ａ７／ＣＢＲ，ＱＮ、ＦＩＮＯＰ／ＣＸＮ０Ｐ％ＦＩＮ
ＯＰ／ＣＸＮ０Ｐ１ＦＩ ｌＮ５ＣＯ／ＣＸ ｌＮ
５ＣＯであり、２つの浪費されるサイクルを結果する。
もし分岐が取られれば、実行される命令は、
ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５ＡＯ。
ＦＩ ｌＮ５ＡＩ／ＣＸ ｌＮ５ＡＩ、ＦＩ ｌ
Ｎ５Ａ２／ＣＸ ｌＮ５Ａ２、ＦＩ ｌＮ５Ａ７／
ＣＢＲ，ＱＮ、ＦＩＮＯＰ／ＣＸＮ０Ｐ、ＦＩＮＯＰ／
ＣＸＮ０Ｐ。
Ｎ５Ａ２／ＣＸ ｌＮ５Ａ２、ＦＩ ｌＮ５Ａ７／
ＣＢＲ，ＱＮ、ＦＩＮＯＰ／ＣＸＮ０Ｐ、ＦＩＮＯＰ／
ＣＸＮ０Ｐ。
ＦＩ ｌＮ５ＣＯ／ＣＸ ｌＮ５ＣＯであり、２つ
の浪費されるサイクルを結果する。
の浪費されるサイクルを結果する。
第１７図は、分岐遅れを満たすために、ユーザが、２つ
の命令ＦＩ ｌＮ５ＡＯ／ ＣＸ ｌＮ５ＡＯおよびＦＩ ｌＮ５ＡＩ／ＣＸ
ｌＮ５ＡＩを分岐遅れへ複写でき、分岐取消し偽を選
択（分岐が取られる）し、そして分岐目標を調整できる
ことを図示する。もし分岐が取られなければ、実行され
る命令は、 ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５ＡＯ。
の命令ＦＩ ｌＮ５ＡＯ／ ＣＸ ｌＮ５ＡＯおよびＦＩ ｌＮ５ＡＩ／ＣＸ
ｌＮ５ＡＩを分岐遅れへ複写でき、分岐取消し偽を選
択（分岐が取られる）し、そして分岐目標を調整できる
ことを図示する。もし分岐が取られなければ、実行され
る命令は、 ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５ＡＯ。
ＦＩ ｌＮ５ＡＩ／ＣＸ ｌＮ５ＡＩ、ＦＩ ｌ
Ｎ５Ａ２／ＣＸ ｌＮ５Ａ２、・・・ＦＩ ｌＮ５
Ａ７／ＣＢＲ，ＱＦ、 ｂｒａｎｃｈ−ｑｕａｓｈｅｄ （分岐取消し）、ｂｒ
ａｎｃｈ−ｑｕａｓｈｅｄ。
Ｎ５Ａ２／ＣＸ ｌＮ５Ａ２、・・・ＦＩ ｌＮ５
Ａ７／ＣＢＲ，ＱＦ、 ｂｒａｎｃｈ−ｑｕａｓｈｅｄ （分岐取消し）、ｂｒ
ａｎｃｈ−ｑｕａｓｈｅｄ。
ＦＩ ｌＮ５ＣＯ／ＣＸ ｌＮ５ＣＯであり、２つ
の浪費されるサイクルを結果する。もし分岐が取られれ
ば、実行される命令は、 ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５ＡＯ１ＦＩ ｌ
Ｎ５ＡＩ／ＣＸ ｌＮ５ＡＩ、ＦＩ ｌＮ５Ａ２／
ＣＸ ｌＮ５Ａ２、・・・ＦＩ ｌＮ５Ａ７／ＣＢ
Ｒ，ＱＦ。
の浪費されるサイクルを結果する。もし分岐が取られれ
ば、実行される命令は、 ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５ＡＯ１ＦＩ ｌ
Ｎ５ＡＩ／ＣＸ ｌＮ５ＡＩ、ＦＩ ｌＮ５Ａ２／
ＣＸ ｌＮ５Ａ２、・・・ＦＩ ｌＮ５Ａ７／ＣＢ
Ｒ，ＱＦ。
ＦＩ ｌＮ５Ａ０．１／ＣＸ ｌＮ５Ａ０．１、Ｆ
Ｉ ｌＮ５ＡＩ／ＣＸ ｌＮ５Ａ１．１、ＦＩ
ｌＮ５Ａ２／ＣＸ ｌＮ５Ａ２であり、最もあり
うる場合に、何らのサイクルも浪費されない。
Ｉ ｌＮ５ＡＩ／ＣＸ ｌＮ５Ａ１．１、ＦＩ
ｌＮ５Ａ２／ＣＸ ｌＮ５Ａ２であり、最もあり
うる場合に、何らのサイクルも浪費されない。
あるプログラムでは、一定の分岐がもつとも飛び越され
やすい、一つのこのような分岐が、たとえば算術オーバ
ーフローなどのほとんど設定されない条件のテストであ
る。もし分岐がほとんど飛び越されそうであれば、分岐
後の第１の２つの命令が分岐遅れに配置しつる。分岐取
消し真が、もし万が一分岐が取られれば、正しい結果を
発生するために使用される。もし分岐が実際には取られ
なければ、２つの命令サイクルが浪費される。もしそう
でなければ、２つのサイクルが分岐取消しされそして実
行時間は改善されない、この例が第１８図および第１９
図に図示されている。
やすい、一つのこのような分岐が、たとえば算術オーバ
ーフローなどのほとんど設定されない条件のテストであ
る。もし分岐がほとんど飛び越されそうであれば、分岐
後の第１の２つの命令が分岐遅れに配置しつる。分岐取
消し真が、もし万が一分岐が取られれば、正しい結果を
発生するために使用される。もし分岐が実際には取られ
なければ、２つの命令サイクルが浪費される。もしそう
でなければ、２つのサイクルが分岐取消しされそして実
行時間は改善されない、この例が第１８図および第１９
図に図示されている。
第１８図は、分岐遅れにＮＯＰを有するコードシーケン
スを図示する。もし分岐が取られなければ、実行される
命令は、ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５ＡＯ％Ｆ
Ｉ ｌＮ５ＡＩ／ＣＢＲ，ＱＮ％ ＦＩＮＯＰ／ＣＸ
Ｎ０Ｐ。
スを図示する。もし分岐が取られなければ、実行される
命令は、ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５ＡＯ％Ｆ
Ｉ ｌＮ５ＡＩ／ＣＢＲ，ＱＮ％ ＦＩＮＯＰ／ＣＸ
Ｎ０Ｐ。
ＦＩＮＯＰ／ＣＸＮ０Ｐ、ＦＩ ｌＮ５ＢＯ／ＣＸ
ｌＮ５ＢＯ１ＦＩ ｌＮ５ＢＩ／ＣＸ
ｌＮ５ＢＩ、 ＦＩ ｌＮ５Ｂ２／ＣＸ ｌＮ５
Ｂ２であり、２つの浪費されるサイクルを結果する。も
し分岐が取られれば、実行される命令はＦＩ ｌＮ５
ＡＯ／ ＣＸ ｌＮ５ＡＯ％ＦＩ ｌＮ５ＡＩ／ＣＢＲ，Ｑ
Ｎ１ＦＩＮＯＰ／ＣＸＮ０Ｐ。
ｌＮ５ＢＯ１ＦＩ ｌＮ５ＢＩ／ＣＸ
ｌＮ５ＢＩ、 ＦＩ ｌＮ５Ｂ２／ＣＸ ｌＮ５
Ｂ２であり、２つの浪費されるサイクルを結果する。も
し分岐が取られれば、実行される命令はＦＩ ｌＮ５
ＡＯ／ ＣＸ ｌＮ５ＡＯ％ＦＩ ｌＮ５ＡＩ／ＣＢＲ，Ｑ
Ｎ１ＦＩＮＯＰ／ＣＸＮ０Ｐ。
Ｆ ｌＮ０Ｐ／ＣＸＮ０Ｐ％ＦＩ Ｉ Ｎ５ＣＯ／Ｃ
Ｘ ｌＮ５ＣＯ１ＦＩ ｌＮ５ＣＩ／ＣＸ ｌＮ
５ＣＩ、ＦＩ ｌＮＳＣ２／ＣＸ ｌＮＳＣ２であ
り、２つの浪費されるサイクルを結果する。
Ｘ ｌＮ５ＣＯ１ＦＩ ｌＮ５ＣＩ／ＣＸ ｌＮ
５ＣＩ、ＦＩ ｌＮＳＣ２／ＣＸ ｌＮＳＣ２であ
り、２つの浪費されるサイクルを結果する。
第１９図は分岐遅れに分岐後命令および分岐取消しくｂ
ｒａｎｃｈ−ｑｕａｓｈｉｎｇ ）を伴う最適化された
コードシーケンスを図示する。第１９図に図示されるよ
うに、分岐遅れを満たすために、ユーザはＩ Ｎ５Ａ１
およびｌＮ５Ａ２を分岐遅れに移動できそして分岐取消
し真を選択し、分岐が実際には取られないときに２つの
命令サイクルを節約できる。もし分岐が取られれば、実
行される命令は、ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５
ＡＯ。
ｒａｎｃｈ−ｑｕａｓｈｉｎｇ ）を伴う最適化された
コードシーケンスを図示する。第１９図に図示されるよ
うに、分岐遅れを満たすために、ユーザはＩ Ｎ５Ａ１
およびｌＮ５Ａ２を分岐遅れに移動できそして分岐取消
し真を選択し、分岐が実際には取られないときに２つの
命令サイクルを節約できる。もし分岐が取られれば、実
行される命令は、ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５
ＡＯ。
ＦＩ ｌＮ５ＡＩ／ＣＢＲ，ＱＴ。
ｂｒａｎｃｈ−ｑｕａｓｈｅｄ、 ｂｒａｎｃｈ−ｑｕ
ａｓｈｅｄ。
ａｓｈｅｄ。
ＦＩ ｌＮ５ＣＯ／ＣＸ ｌＮ５ＣＯ。
ＦＩ ｌＮ５ＣＩ／ＣＸ ｌＮ５ＣＩ、ＦＩ ｌ
ＮＳＣ２／ＣＸ ｌＮＳＣ２であり、２つの浪費され
るサイクルを結果する。もし分岐が取られなければ、実
行される命令は、 ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５ＡＯ。
ＮＳＣ２／ＣＸ ｌＮＳＣ２であり、２つの浪費され
るサイクルを結果する。もし分岐が取られなければ、実
行される命令は、 ＦＩ ｌＮ５ＡＯ／ＣＸ ｌＮ５ＡＯ。
ＦＩ ｌＮ５ＡＩ／ＣＢＲ，ＱＴ。
ＦＩ ｌＮ５ＢＯ／ＣＸ ｌＮ５ＢＯ１ＦＩ ｌ
Ｎ５ＢＩ／ＣＸ ｌＮ５ＢＩ、ＦＩ ｌＮ５Ｂ２／
ＣＸ ｌＮ５Ｂ２−１’ｌ、最もありうる場合に、何
らの浪費サイクルもない。
Ｎ５ＢＩ／ＣＸ ｌＮ５ＢＩ、ＦＩ ｌＮ５Ｂ２／
ＣＸ ｌＮ５Ｂ２−１’ｌ、最もありうる場合に、何
らの浪費サイクルもない。
命令ストリームを決定するのに使用される３つのプログ
ラムカウンタのために、プログラムの直線的な流れに関
連付けられない一つまたは２つの命令を「離れて」実行
することが可能である。これらの動作は第２０図に図示
される形のシーケンスとともに実行できる。第２０図の
プログラムシーケンスは、アドレスｏｏｏ、ｏｏｓ、０
１０．１００．０１８．０２０などで命令ベアを実行す
る。ＪＭＰ （飛び越し命令）をアドレス００８からア
ドレス０１０へ移動することにより、（１００および１
０８の）２つの離れた命令ベアが実行される。これらの
特定のシーケンスは、Ｃｘ命令として分岐を包含する離
れた命令を保持しない。
ラムカウンタのために、プログラムの直線的な流れに関
連付けられない一つまたは２つの命令を「離れて」実行
することが可能である。これらの動作は第２０図に図示
される形のシーケンスとともに実行できる。第２０図の
プログラムシーケンスは、アドレスｏｏｏ、ｏｏｓ、０
１０．１００．０１８．０２０などで命令ベアを実行す
る。ＪＭＰ （飛び越し命令）をアドレス００８からア
ドレス０１０へ移動することにより、（１００および１
０８の）２つの離れた命令ベアが実行される。これらの
特定のシーケンスは、Ｃｘ命令として分岐を包含する離
れた命令を保持しない。
本発明によれば、割込みおよびダイレクトメモリアクセ
スの伝送が、命令ストリームの連続的な命令間で命令を
プロセッサパイプラインへの挿入を行なう、これらの命
令はここでは被挿入命令と呼ばれろ、ＣＥＵは命令を挿
入するために「正しさＪ （ｒｉｇｈｔ）を制御し、
そしてときには被挿入命令を無視しまたは取り消す。
スの伝送が、命令ストリームの連続的な命令間で命令を
プロセッサパイプラインへの挿入を行なう、これらの命
令はここでは被挿入命令と呼ばれろ、ＣＥＵは命令を挿
入するために「正しさＪ （ｒｉｇｈｔ）を制御し、
そしてときには被挿入命令を無視しまたは取り消す。
アーキテクチャは、いずれの命令も挿入可能にするが、
機能ユニットは、命令組の限られた部分のみが使用され
るように設計できる。これらの被挿入命令はプログラム
カウンタを変化させない。
機能ユニットは、命令組の限られた部分のみが使用され
るように設計できる。これらの被挿入命令はプログラム
カウンタを変化させない。
被挿入命令がサイクルを使用しそしてすべてのプロセッ
シング要素または機能ユニットのパイプラインが、ちょ
うどもとの命令がそうするように、進行するのを許容す
る。
シング要素または機能ユニットのパイプラインが、ちょ
うどもとの命令がそうするように、進行するのを許容す
る。
プログラミングモデルに対する非挿入命令の影響は、被
挿入命令がある結果を予期されるよりも早く生じさせ得
ることである。これは、被挿入命令が物理的なパイプラ
インステージを占有しそして隠されたサイクルが生ずる
からである。もしプログラムが結果レジスタ制限に従う
ならば、プログラムを実行するのに必要とされる時間ま
で、プログラムの論理的な実行への何らの変化もない。
挿入命令がある結果を予期されるよりも早く生じさせ得
ることである。これは、被挿入命令が物理的なパイプラ
インステージを占有しそして隠されたサイクルが生ずる
からである。もしプログラムが結果レジスタ制限に従う
ならば、プログラムを実行するのに必要とされる時間ま
で、プログラムの論理的な実行への何らの変化もない。
被挿入命令が、論理的なパイプライン（ｐｃｏ。
Ｐｃｔ、ＰＯ２）に関連付けられる発射取消状態により
または分岐取消により取り消されることはできないが、
例外により、物理的パイプラインで結果取消または発射
取消できる。
または分岐取消により取り消されることはできないが、
例外により、物理的パイプラインで結果取消または発射
取消できる。
以下の例はどのようにしてＣＣＵおよびＸＩＵが被挿入
命令を使用できるかを示す。以下の例で述ヘラれ！ＸＡ
ＤＤＲ，ＸＣＡＣＨＥ、ＸＮ０ＰおよびＸＤＡＴＡ命令
およびサブページ動作、サブブロック動作およびその他
のメモリ動作は、本願と同日出願の米国特許出願箱
号および米国特許出願箱１３６．９３０号に
述べられているので参照されたい、ＣＣＵおよびＸＩＵ
はある命令ベアのＣＸ部分を与えそしてＣＥＵはＦＩＮ
ＯＰ命令を論理的に与える。ＣＣＵおよびＸＩＵは、そ
れらがある命令のオペランドを供給するためにその命令
を挿入するのと同じ時間にプロセッサバスな操作する。
命令を使用できるかを示す。以下の例で述ヘラれ！ＸＡ
ＤＤＲ，ＸＣＡＣＨＥ、ＸＮ０ＰおよびＸＤＡＴＡ命令
およびサブページ動作、サブブロック動作およびその他
のメモリ動作は、本願と同日出願の米国特許出願箱
号および米国特許出願箱１３６．９３０号に
述べられているので参照されたい、ＣＣＵおよびＸＩＵ
はある命令ベアのＣＸ部分を与えそしてＣＥＵはＦＩＮ
ＯＰ命令を論理的に与える。ＣＣＵおよびＸＩＵは、そ
れらがある命令のオペランドを供給するためにその命令
を挿入するのと同じ時間にプロセッサバスな操作する。
ＣＣＵおよびＸＩＵは、２つまたはそれ以上の連続した
命令を挿入する。
命令を挿入する。
プ ッシュからのサブページの
ａｄｄｒ
ａｄｄｒ
ｎｏｐ
ｃａｃｈｅ
ｃａｃｈｅ
パイプライン
されないデータのロードまたは
記１１弧作
ｘａｄｄｒ
ｎｏｐ
ｎｏｐ
ｄａｔａ
ｘａｄｄｒ
ｘａｄｄｒ
ｎｏｐ
ｄａｔａ
ｄａｔａ
ｘａｄｄｒ
ｘａｄｄｒ
ｎｏｐ
ｄａｔａ
ｎｏｐ
ｎｏｐ
ｎｏｐ
ｎｏｐ
ｎｏｐ
ｎｏｐ
ｎｏｐ
゛ のＩクエスト
ｔｒａｐ
ｎｏｐ
被挿入命令は、診断ソフトウェアによりプログラムの一
部としてコード化できる。本発明の好ましい実施例にお
いて、ＣＥＵは、Ｃｘ命令を随伴するＦＩ命令を実施す
る。プログラムは、必要に応じデータを供給または抽出
するために特別の動作を取らなければならない、これは
、たとえばＭＯＶＩ ＮまたはＭＯＶＯＵＴ命令を使用
することにより実現できる。
部としてコード化できる。本発明の好ましい実施例にお
いて、ＣＥＵは、Ｃｘ命令を随伴するＦＩ命令を実施す
る。プログラムは、必要に応じデータを供給または抽出
するために特別の動作を取らなければならない、これは
、たとえばＭＯＶＩ ＮまたはＭＯＶＯＵＴ命令を使用
することにより実現できる。
本発明の好ましい実施例において、トラップ機構が、割
込みおよび例外の事象の際に、特権ソフトウェアへ制御
を移すのに使用される。トラップの分類が第２１図に図
示されている。第２１図に図示されているように、トラ
ップがフォルトまたは割込みの２つの基本的な方法で起
動できる。フォルトが実行命令ストリームと明確に関係
付けられそしてデータ、状態および命令の一定の組合せ
が発生するときに生ずる０割込みとは命令ストリームに
直接には関係付けられないシステムのある事象である。
込みおよび例外の事象の際に、特権ソフトウェアへ制御
を移すのに使用される。トラップの分類が第２１図に図
示されている。第２１図に図示されているように、トラ
ップがフォルトまたは割込みの２つの基本的な方法で起
動できる。フォルトが実行命令ストリームと明確に関係
付けられそしてデータ、状態および命令の一定の組合せ
が発生するときに生ずる０割込みとは命令ストリームに
直接には関係付けられないシステムのある事象である。
フォルトが、さらにソフトウェアフォルトおよびハード
ウェアフォルトに分類される。ソフトウェアフォルトと
は、プログラムの予期される動作の一部であるようなフ
ォルトであり、そして計算モデルの実施の一部としてユ
ーザおよびシステムソフトウェアにより生じ得る。ハー
ドウェアフォルトは、ハードウェアが動作するときに、
予期せぬ誤りがハードウェアにより検出されるときに生
じ得る。プロセッサはフォルトを直ちに処理するが、と
きには割込みの処理を延期できるのが好ましい。
ウェアフォルトに分類される。ソフトウェアフォルトと
は、プログラムの予期される動作の一部であるようなフ
ォルトであり、そして計算モデルの実施の一部としてユ
ーザおよびシステムソフトウェアにより生じ得る。ハー
ドウェアフォルトは、ハードウェアが動作するときに、
予期せぬ誤りがハードウェアにより検出されるときに生
じ得る。プロセッサはフォルトを直ちに処理するが、と
きには割込みの処理を延期できるのが好ましい。
トラップシーケンスの最も意味のある性質は、もとのプ
ログラムに対しトランスペアレントなすなわち目に見え
ない態様で、ソフトウェアが実行を再スタートできるよ
う、実行を一時停止しそしてプロセッサの実行状態を保
管できるその能力である。このようなシーケンスは、米
国特許出願第１３６．９３０号に開示される制限および
プロセッサレジスタの形態により可能である。しかし適
用可能な制限を破棄するプログラムが、トラップ処理動
作後に命令ストリームを再び回復することの能力のなさ
または不確定な結果に遭遇し得る。
ログラムに対しトランスペアレントなすなわち目に見え
ない態様で、ソフトウェアが実行を再スタートできるよ
う、実行を一時停止しそしてプロセッサの実行状態を保
管できるその能力である。このようなシーケンスは、米
国特許出願第１３６．９３０号に開示される制限および
プロセッサレジスタの形態により可能である。しかし適
用可能な制限を破棄するプログラムが、トラップ処理動
作後に命令ストリームを再び回復することの能力のなさ
または不確定な結果に遭遇し得る。
最も高い優先順位のトラップがここではリセット（ＲＥ
ＳＥＴ）と呼ばれる。ＲＥＳＥＴは抑止できない。
ＳＥＴ）と呼ばれる。ＲＥＳＥＴは抑止できない。
トラップの時点で実行状態の命令を記述するのに３つな
いし６つのプログラムカウンタの値が必要とされる。米
国特許出願第１３６．９３０号に詳細に説明されている
ように、ＣＥＵパイプラインはＰＣＯｌＰＣｌおよびＰ
Ｃ２により記述される。トラップ中、これらＰＣは、Ｃ
ＥＵレジスタ％ＴＲ０１％ＴＲＩおよび％ＴＲ２（％Ｃ
ｏ。
いし６つのプログラムカウンタの値が必要とされる。米
国特許出願第１３６．９３０号に詳細に説明されている
ように、ＣＥＵパイプラインはＰＣＯｌＰＣｌおよびＰ
Ｃ２により記述される。トラップ中、これらＰＣは、Ｃ
ＥＵレジスタ％ＴＲ０１％ＴＲＩおよび％ＴＲ２（％Ｃ
ｏ。
％Ｃ１および％Ｃ２とも呼ばれる）に保管される。ＣＥ
Ｕは最も最近のオペレーティングＦＰＵおよびＩＰＵ命
令のアドレスを維持する。これらのアドレスはコ・エグ
ゼキューションＰＣと呼ばれる。
Ｕは最も最近のオペレーティングＦＰＵおよびＩＰＵ命
令のアドレスを維持する。これらのアドレスはコ・エグ
ゼキューションＰＣと呼ばれる。
ある所与の機能ユニットのためのコ・エグゼキューショ
ンＰＣは、そのユニットにより発射された最後のオペレ
ーティング命令がいずれかの機能ユニットの前のある命
令が例外を報告したので結果取消しされない限り、その
最後のオペレーティング命令のＰＣ値を指示する。この
機構は、トラップＰＣ制限と共に、ソフトウェアが、命
令の結果時間に拘らず、例外の原因である正確な命令Ｐ
Ｃを決定するようにする。
ンＰＣは、そのユニットにより発射された最後のオペレ
ーティング命令がいずれかの機能ユニットの前のある命
令が例外を報告したので結果取消しされない限り、その
最後のオペレーティング命令のＰＣ値を指示する。この
機構は、トラップＰＣ制限と共に、ソフトウェアが、命
令の結果時間に拘らず、例外の原因である正確な命令Ｐ
Ｃを決定するようにする。
ＸＩＵの実行ポイントは、ＸＩＵは何らの重複した実行
をもたないので、トラップの時間にＰＣＯにより常に記
述される。トラップ中、コ・エグゼキューションＰＣは
、第２２図に図示のように、！ＰＣＩＰＵおよびＩＰｃ
ＦＰＵに保存される。ＣＥＵは５Ｔ６４命令から生
ずるフォルト処理の際にシステムソフトウェアを援助す
るために、ＩＰｃ ５ＣＥＵを提供する。ＣＥＵおよ
びコ・エグゼキューションプログラムカウンタはまとめ
て実行プログラムカウンタと呼ばれそして第２２図に図
示されている。
をもたないので、トラップの時間にＰＣＯにより常に記
述される。トラップ中、コ・エグゼキューションＰＣは
、第２２図に図示のように、！ＰＣＩＰＵおよびＩＰｃ
ＦＰＵに保存される。ＣＥＵは５Ｔ６４命令から生
ずるフォルト処理の際にシステムソフトウェアを援助す
るために、ＩＰｃ ５ＣＥＵを提供する。ＣＥＵおよ
びコ・エグゼキューションプログラムカウンタはまとめ
て実行プログラムカウンタと呼ばれそして第２２図に図
示されている。
もしＦＰＵまたはＩＰＵで実行する命令がトラップを報
告しそして同じユニットについていずれかのオペレーテ
ィング命令が、その発射と現在のサイクルとの間のサイ
クルで、発射されたならば、そのユニットは「不正確な
例外」を報告する。それ以外の例外は「正確」と呼ばれ
る。本発明によれば、ＰＣＯにより指示される命令ペア
は、その前の命令により報告された例外の確かさに影響
を与えることなしに、同じユニットについである命令を
包含し得る。
告しそして同じユニットについていずれかのオペレーテ
ィング命令が、その発射と現在のサイクルとの間のサイ
クルで、発射されたならば、そのユニットは「不正確な
例外」を報告する。それ以外の例外は「正確」と呼ばれ
る。本発明によれば、ＰＣＯにより指示される命令ペア
は、その前の命令により報告された例外の確かさに影響
を与えることなしに、同じユニットについである命令を
包含し得る。
ある例外が、プロセッサが計算の状態を正確に記述する
のに十分な情報をもたないとき、「不正確」とマーク付
けされる。もし、あるオペレーティング命令が、例外を
報告する命令ののちにパイプラインに存在すれば、ＣＥ
Ｕはコ・エグゼキューションブログラムカウンタをすで
に更新しているので、トラップ動作命令のための何らの
ＰＣ情報もない。もし複数の例外が単一のトラップの一
部として報告されるならば、いずれの命令がいずれの例
外を合図したかを決定することが不可能である。このよ
うな計算は有意に再スタートできずそして不正確な例外
フラグ （ｉｍｐｒｅｃｉｓｅ ｅｘｃｅｐｔｉｏｎ ｆｌａｇ
）が、適宜、ＩＩ ＴＲＡＰおよび／または！Ｆ
ＴＲＡＰで１にセットされる。
のに十分な情報をもたないとき、「不正確」とマーク付
けされる。もし、あるオペレーティング命令が、例外を
報告する命令ののちにパイプラインに存在すれば、ＣＥ
Ｕはコ・エグゼキューションブログラムカウンタをすで
に更新しているので、トラップ動作命令のための何らの
ＰＣ情報もない。もし複数の例外が単一のトラップの一
部として報告されるならば、いずれの命令がいずれの例
外を合図したかを決定することが不可能である。このよ
うな計算は有意に再スタートできずそして不正確な例外
フラグ （ｉｍｐｒｅｃｉｓｅ ｅｘｃｅｐｔｉｏｎ ｆｌａｇ
）が、適宜、ＩＩ ＴＲＡＰおよび／または！Ｆ
ＴＲＡＰで１にセットされる。
トラップ機構は種々のレジスタにトラップ状態値を格納
する。これらのレジスタには以下のものが含まれる。
する。これらのレジスタには以下のものが含まれる。
％ＴＲＯトラップポイントで命令の
ｐｃを記憶する。
トラップポイント後に第１
の命令のｐｃを記憶する。取
り出されんとする（トラップ
ポイント後の２番目の）命令
のｐｃを記憶する。
中断すた命令ストリームのコ
ンテキストレジスタを記憶す
％ＴＲ２
＋ Ｃ０ＮＴＥＸＴ
％ＴＲＩ
！ ＴＲＡＰ
ＰＣ
ＣＥＵ
ＰＣ
ＦＰＵ
る。
トラップの原因を記録する
トラップレジスタ値を記憶す
る。
トラップを報告した最後の
発射されたＬＤまたはＳＴ命
令のＰＣ値またはある別の例
外により結果取消しされずそ
して発射取消しされなかった
最後のＬＤ６４または５Ｔ６
４命令のｐｃを記憶する。も
しＳＴＴまたはメモリシステ
ムフォルトがＩ ＴＲＡＰで指
示されれば、このレジスタは
障害を起こす命令
（ｏｆｆｅｎｄｉｎｇ １ｎｓｔｒｕｃｔｉｏｎ）のＰ
Ｃを包含する。
Ｃを包含する。
現行の例外を発生したであ
ろう発射された最後のオペレ
ーティングＦＰＵ命令のＰＣ
１ Ｐ Ｃ
ＴＲＡＰ
ＩＰＵ
ＴＲＡＰ
値を記憶する。このレジスタ
はＩ ＴＲＡＰがＦＰＵの例外
を指示しそして
ＩＦ ＴＲＡＰが例外が正確
であったことを指示すれば有
効であるのみである。
いずれのＦＰＵの例外をも
記録するＦＰＵトラップレジ
スタ値を記憶する。
現行の例外を発生したであ
ろう発射された最後のオペレ
ーティングＩＰＵ命令のＰＣ
値を記憶する。このレジスタ
はＩＴＲＡＰがＩＰＵの例外
を指示しそして！Ｉ ＴＲＡ
Ｐが例外が正確であったこと
を指示すれば有効であるのみ
である。
ＩＰＵの例外が！ ＴＲＡＰ
で指示されれば、ＩＰｔＪの例
外の詳細を記憶する。
！Ｘ ＴＲＡＰ ＸＩＵ（７）例外がＩ ＴＲ
ＡＰで指示されれば、ＸＩＵの例 外の詳細を記憶する。
ＡＰで指示されれば、ＸＩＵの例 外の詳細を記憶する。
トラップ処理ソフトウェアへのエントリで、実行の状態
はこれらのレジスタにより記述される。
はこれらのレジスタにより記述される。
加えて、トラップの原因はこれらのレジスタの内容によ
り指示され、これは米国特許出願箱１３６．９３０号お
よび同日出願の米国特許出願箱 号により詳
細に説明されている。
り指示され、これは米国特許出願箱１３６．９３０号お
よび同日出願の米国特許出願箱 号により詳
細に説明されている。
命令ストリームの隙間ないし空隙は、マルチサイクル命
令が実行のサイクルゼロの後に例外を合図するとき生ず
る。ある命令が、そのアドレスがＰＣＯに存在するとき
発射される０次のサイクルで、実行プログラムカウンタ
は、実行される次の３つの命令を記述するために更新さ
れる。もしそのマルチサイクル命令が正確な例外を報告
すれば、そのアドレスはコ・エグゼキューションＰＣ（
Ｉ ＰＣＦＰＵまたは！ＰＣＩＰＵ）または！ＰＣ５Ｃ
ＥＵに存在する。命令のアドレスは、もしその命令の結
果遅れにプログラムが別のオペレーティング命令を発射
すれば失われる。
令が実行のサイクルゼロの後に例外を合図するとき生ず
る。ある命令が、そのアドレスがＰＣＯに存在するとき
発射される０次のサイクルで、実行プログラムカウンタ
は、実行される次の３つの命令を記述するために更新さ
れる。もしそのマルチサイクル命令が正確な例外を報告
すれば、そのアドレスはコ・エグゼキューションＰＣ（
Ｉ ＰＣＦＰＵまたは！ＰＣＩＰＵ）または！ＰＣ５Ｃ
ＥＵに存在する。命令のアドレスは、もしその命令の結
果遅れにプログラムが別のオペレーティング命令を発射
すれば失われる。
トラップが生じた後にシステムソフトウェアがプログラ
ムへ誤りの合図を行うかまたはトラップ原因を解明する
。隙間なしに命令ストリームを再スタートするために、
カーネル（核）は実行ＰＣ値およびレジスタ状態を回復
する簡単なシーケンスを実行する。ユーザまたはシステ
ムソフトウェアは、後に詳述するように、命令ストリー
ムが再スタートされる前に、「ぶら下がっている」ない
し「懸垂している」いずれの命令をも完了しなければな
らない。
ムへ誤りの合図を行うかまたはトラップ原因を解明する
。隙間なしに命令ストリームを再スタートするために、
カーネル（核）は実行ＰＣ値およびレジスタ状態を回復
する簡単なシーケンスを実行する。ユーザまたはシステ
ムソフトウェアは、後に詳述するように、命令ストリー
ムが再スタートされる前に、「ぶら下がっている」ない
し「懸垂している」いずれの命令をも完了しなければな
らない。
ＣＥＵの隙間が、もし５Ｔ６４命令がその最終実行サイ
クルで例外を報告すれば、存在できる。
クルで例外を報告すれば、存在できる。
これは！ＰＣ５ＣＥＵが有効である（ＳＴＴまたはメモ
リシステム例外が発生した）が％ＴＲＯに等しくない唯
一の場合である。実際の命令は、トラップが生ずるとき
に命令ベアがＰＣＯにより指定される７サイクル前に発
射された。
リシステム例外が発生した）が％ＴＲＯに等しくない唯
一の場合である。実際の命令は、トラップが生ずるとき
に命令ベアがＰＣＯにより指定される７サイクル前に発
射された。
もしトラップが生ずるときに、複数の命令がＩＰＵまた
はＦＰＵで実行していれば、そのユニットのトラップ状
態は不正確である。不正確な状態が有意には分析できず
、それでシステムソフトウェアは標準的にはユーザプロ
セスへ誤りの合図を行い、前の命令ストリームが再スタ
ートされるのを許容しない、もしトラップ状態が正確で
あれば、トラップはトラップポイント（ＰＣＯ／％ＴＲ
０）の命令によりまたはトラップポイント前に発射され
た命令により生起されたことが考えられる。
はＦＰＵで実行していれば、そのユニットのトラップ状
態は不正確である。不正確な状態が有意には分析できず
、それでシステムソフトウェアは標準的にはユーザプロ
セスへ誤りの合図を行い、前の命令ストリームが再スタ
ートされるのを許容しない、もしトラップ状態が正確で
あれば、トラップはトラップポイント（ＰＣＯ／％ＴＲ
０）の命令によりまたはトラップポイント前に発射され
た命令により生起されたことが考えられる。
プロセッサがトラップを合図するとき、それはトラップ
ポイントを確立する。トラップポイントとは、プログラ
ムにより実行される命令ベアのシーケンスにおけるＰＣ
値の一つである。トラップポイント前のすべての命令ベ
アが完了しているかまたは完了するのが許容される。ト
ラップポイント後のすべての命令ベアが発射されない。
ポイントを確立する。トラップポイントとは、プログラ
ムにより実行される命令ベアのシーケンスにおけるＰＣ
値の一つである。トラップポイント前のすべての命令ベ
アが完了しているかまたは完了するのが許容される。ト
ラップポイント後のすべての命令ベアが発射されない。
トラップポイントの命令ベアは、トラップのソースない
し源および存在する命令に応じて、特別に取扱われる。
し源および存在する命令に応じて、特別に取扱われる。
例外を合図する単一サイクル命令について、トラップポ
イントは、トラップ動作命令のＰＣ値である。いくつか
のマルチサイクル命令が実行のサイクルゼロまたは後の
時点で例外を報告する。多くの場合、後のトラップポイ
ントは結果が入手できる前のサイクルである。ＣＥＵは
、後述するように、一定状態に到達し、実行状態を保管
しそしてトラップハンドラへ入る。
イントは、トラップ動作命令のＰＣ値である。いくつか
のマルチサイクル命令が実行のサイクルゼロまたは後の
時点で例外を報告する。多くの場合、後のトラップポイ
ントは結果が入手できる前のサイクルである。ＣＥＵは
、後述するように、一定状態に到達し、実行状態を保管
しそしてトラップハンドラへ入る。
トラップが合図されるとき、プロセッサは命令取出しを
停止し、命令挿入を許容するのを拒否し、そしてすべて
のコ・エグゼキューションユニットが進行状態のいずれ
の命令をも退却させるのをを待つ、もしこれらのいずれ
かの命令が例外を報告すれば、各例外はトラップ情報の
一部として包含される。各コ・エグゼキューション命令
が、首尾よくその作用を完了するかまたは例外を報告し
且つその結果を取り消すかにより退却せられ得る。もし
ある命令が例外のステータスを報告せずそして完了すれ
ば、別に何らの作用も必要とされない、もしＰＣＯでの
命令ベアの前に発射された退却命令が例外を報告すれば
、その命令はトラップポイント前の命令ストリームの隙
間を表す。そのステータスおよびアドレスは、ソフトウ
ェアが隙間を満たすのに使用するために保管されねばな
らない。
停止し、命令挿入を許容するのを拒否し、そしてすべて
のコ・エグゼキューションユニットが進行状態のいずれ
の命令をも退却させるのをを待つ、もしこれらのいずれ
かの命令が例外を報告すれば、各例外はトラップ情報の
一部として包含される。各コ・エグゼキューション命令
が、首尾よくその作用を完了するかまたは例外を報告し
且つその結果を取り消すかにより退却せられ得る。もし
ある命令が例外のステータスを報告せずそして完了すれ
ば、別に何らの作用も必要とされない、もしＰＣＯでの
命令ベアの前に発射された退却命令が例外を報告すれば
、その命令はトラップポイント前の命令ストリームの隙
間を表す。そのステータスおよびアドレスは、ソフトウ
ェアが隙間を満たすのに使用するために保管されねばな
らない。
ＣＥＵは、ＰＣＯでのＣＸ命令、トラップソース、命令
ストリームの発射取消状態に応じて、ＰＣＯ（トラップ
ポイント）での命令ベアを取扱う、たとえば、ＸＩＵま
たはＣＣＵがＸＴＲＡＰ命令を命令ストリームに挿入す
るとき、割込みが発生される。被挿入命令はプログラム
カウンタに影響を与えず、ＸＴＲＡＰが、ＰＣＯでの命
令ベアが発射される前に生ずる。こうして、もしトラッ
プが（いずれの機能ユニットがレディ状態到達の一部と
してトラップを報告するか否かに拘らず）割込みにより
起動されたならば、ＰＣＯでの命令ベアは発射されない
、ｐｃｏ、ＰＣＩおよびＰＯ２での命令は結果取消しさ
れる。
ストリームの発射取消状態に応じて、ＰＣＯ（トラップ
ポイント）での命令ベアを取扱う、たとえば、ＸＩＵま
たはＣＣＵがＸＴＲＡＰ命令を命令ストリームに挿入す
るとき、割込みが発生される。被挿入命令はプログラム
カウンタに影響を与えず、ＸＴＲＡＰが、ＰＣＯでの命
令ベアが発射される前に生ずる。こうして、もしトラッ
プが（いずれの機能ユニットがレディ状態到達の一部と
してトラップを報告するか否かに拘らず）割込みにより
起動されたならば、ＰＣＯでの命令ベアは発射されない
、ｐｃｏ、ＰＣＩおよびＰＯ２での命令は結果取消しさ
れる。
ＣＥＵは実行ＰＣ（ＰＣＯ，ＰＣ１％ＰＣ２）を更新す
るとき、ＰＯ２により指定される命令の取出しを企図す
る。フォルトがアドレス変換中、合図されるか（ＳＴＴ
破壊）またはＣＥＵが命令サブブロックを得ている（た
とえば、 ｐａｇｅ−ｆａｕ Ｉｔ）間に合図される。誤り状態は
命令ベアに関連付けられそしてパイプラインを通じてそ
れに続く、もし命令ベアが結果取消されるならば、例外
は報告されない、そうでなければ、例外は報告され、Ｐ
ＣＯ，ＰＣＩおよびＰＯ２で命令は結果取消しされる。
るとき、ＰＯ２により指定される命令の取出しを企図す
る。フォルトがアドレス変換中、合図されるか（ＳＴＴ
破壊）またはＣＥＵが命令サブブロックを得ている（た
とえば、 ｐａｇｅ−ｆａｕ Ｉｔ）間に合図される。誤り状態は
命令ベアに関連付けられそしてパイプラインを通じてそ
れに続く、もし命令ベアが結果取消されるならば、例外
は報告されない、そうでなければ、例外は報告され、Ｐ
ＣＯ，ＰＣＩおよびＰＯ２で命令は結果取消しされる。
もしＣＥＵまたはＸＩＵにより報告されるトラップがあ
れば、ＰＣＯでのＣｘ命令は結果取消しされる。サービ
スリクエストが、サイクルゼロでトラップを報告する別
のＣＥＵ命令として取り扱われる。もしＰＣＯでのＦＩ
命令が前もって発射取消しされていなかったならば、そ
れは結果取消しされる。ＰＣＩおよびＰＯ２での命令は
結果取消しされる。
れば、ＰＣＯでのＣｘ命令は結果取消しされる。サービ
スリクエストが、サイクルゼロでトラップを報告する別
のＣＥＵ命令として取り扱われる。もしＰＣＯでのＦＩ
命令が前もって発射取消しされていなかったならば、そ
れは結果取消しされる。ＰＣＩおよびＰＯ２での命令は
結果取消しされる。
トラップシーケンスはＦＩ命令を結果取消しする。もし
ＰＣＯでのＣｘ命令が格納タイプの命令でなければ、そ
れは結果取消しされる。もしｐｃｏ ｃｘでのＣＸ命
令が格納タイプの命令であれば、それは完了するのが許
容される。格納タイプの命令は通常完了し得るかまたは
トラップを報告し得る。前者の場合、ｐｃｏ ｃｘは
発射取消としてマーク付けされる。もし格納タイプの命
令が例外を報告すれば、それはトラップ状態の一部とな
り、発射取消状態は変化されない、この挙動は、格納タ
イプ命令が一回だけ完了することを保証する。
ＰＣＯでのＣｘ命令が格納タイプの命令でなければ、そ
れは結果取消しされる。もしｐｃｏ ｃｘでのＣＸ命
令が格納タイプの命令であれば、それは完了するのが許
容される。格納タイプの命令は通常完了し得るかまたは
トラップを報告し得る。前者の場合、ｐｃｏ ｃｘは
発射取消としてマーク付けされる。もし格納タイプの命
令が例外を報告すれば、それはトラップ状態の一部とな
り、発射取消状態は変化されない、この挙動は、格納タ
イプ命令が一回だけ完了することを保証する。
ＰＣＩおよびＰＯ２での命令は結果取消される。トラッ
プの一つまたは複数の原因はトラップレジスタに保管さ
れる。ＣＥＵは、トラップの原因およびソース（源）を
指示するために、そのトラップレジスタＩＴＲＡＰを設
定する０例外を報告する各コ・エグゼキューションユニ
ットもまた、それが検出した例外を詳細に示すために、
そのトラップレジスタＩＦ ＴＲＡＰ。
プの一つまたは複数の原因はトラップレジスタに保管さ
れる。ＣＥＵは、トラップの原因およびソース（源）を
指示するために、そのトラップレジスタＩＴＲＡＰを設
定する０例外を報告する各コ・エグゼキューションユニ
ットもまた、それが検出した例外を詳細に示すために、
そのトラップレジスタＩＦ ＴＲＡＰ。
＋ ｉ ｔｒａｐ、または！ｘ−ｔｒａｐを設定する。
第２３図は、命令実行モデルおよびトラップの発生を図
示する。もしプログラムが条件付き分岐取消しを使用す
るならば、この取消し状態がトラップ状態の一部として
保存されることは重要である０分岐取消し状態は発射取
消し状態に影響する。もしある被挿入ＸＴＲＡＰ命令が
トラップを生ずれば、トラップは、条件付き分岐命令の
前または後に生ずる。前者の場合に、トラップは条件付
き分岐を発射取消しし、もし命令ストリームが再スター
トされれば、条件付き分岐は再度取り出されそして発射
される。後者の場合、分岐取消状態は、発射取消がＰＣ
ＯＣＸ／ＦＩおよびＰＣＩ ＣＸ／Ｆ Ｉについて設定
されるようにし、そして順次（ｐｃｏに論理的に関連付
けられない）被挿入命令は実行されそしてトラップを生
ずる。こうして保管された発射取消状態は、もし命令ス
トリームが再スタートされれば、２つの命令ベアが取り
消されるべきことを指示する。
示する。もしプログラムが条件付き分岐取消しを使用す
るならば、この取消し状態がトラップ状態の一部として
保存されることは重要である０分岐取消し状態は発射取
消し状態に影響する。もしある被挿入ＸＴＲＡＰ命令が
トラップを生ずれば、トラップは、条件付き分岐命令の
前または後に生ずる。前者の場合に、トラップは条件付
き分岐を発射取消しし、もし命令ストリームが再スター
トされれば、条件付き分岐は再度取り出されそして発射
される。後者の場合、分岐取消状態は、発射取消がＰＣ
ＯＣＸ／ＦＩおよびＰＣＩ ＣＸ／Ｆ Ｉについて設定
されるようにし、そして順次（ｐｃｏに論理的に関連付
けられない）被挿入命令は実行されそしてトラップを生
ずる。こうして保管された発射取消状態は、もし命令ス
トリームが再スタートされれば、２つの命令ベアが取り
消されるべきことを指示する。
もし条件付き分岐または条件付き分岐とベアのＦｌ命令
の前の命令がトラップを合図すれば、条件付き分岐命令
は結果取消しされそして発射取消は影響を受けない、も
し命令ストリームが再スタートされれば、条件付き分岐
命令ベアは再度発射されそして分岐取消がパイプライン
プログラムカウンタが更新されるときに生ずる。
の前の命令がトラップを合図すれば、条件付き分岐命令
は結果取消しされそして発射取消は影響を受けない、も
し命令ストリームが再スタートされれば、条件付き分岐
命令ベアは再度発射されそして分岐取消がパイプライン
プログラムカウンタが更新されるときに生ずる。
トラップシーケンスはプロセッサレジスタに命令ストリ
ームの状態を保管する。これらレジスタの内容は米国特
許出願第１３６．９３０号および第 号に述
べられているので参照されたい。これらレジスタ値を、
別のトラップにより破壊されることから保護するために
、トラップシーケンスは別のトラップを不能にする。ト
ラップ処理ソフトウェアは、レジスタが間違いなくメモ
リに格納されるとき、トラップを再度可能化する。特に
、実行の状態を保管するために、ハードウェアトラップ
シーケンスは、 ＩＣ０ＮＴＥＸＴ、ＴＥをゼロニ設定し、ｐｃ。
ームの状態を保管する。これらレジスタの内容は米国特
許出願第１３６．９３０号および第 号に述
べられているので参照されたい。これらレジスタ値を、
別のトラップにより破壊されることから保護するために
、トラップシーケンスは別のトラップを不能にする。ト
ラップ処理ソフトウェアは、レジスタが間違いなくメモ
リに格納されるとき、トラップを再度可能化する。特に
、実行の状態を保管するために、ハードウェアトラップ
シーケンスは、 ＩＣ０ＮＴＥＸＴ、ＴＥをゼロニ設定し、ｐｃ。
（トラップポイント）をトラップレジスタ０（％ＴＲ０
）に格納し、Ｐｃｔ、（次のプログラムカウンタ）をト
ラップレジスタ１ （％ＴＲＩ）に格納し、ＰＣ２（命
令取出しプログラムカウンタ）をトラップレジスタ２（
％ＴＲ２）に格納し、そして、古い特権レベル Ｉ Ｃ０ＮＴＥＸＴ、ＯＰに特権レベルＩｃ０ＮＴＥＸ
Ｔ、ＰＬを保管し、発射取消状態をＩＣ０ＮＴＥＸＴ、
ＱＳＨへ複写し、現行のコ・エグゼキューションブログ
ラムカウンタおよびＩＰＣ５ＣＥＵを保管するために、
文脈レジスタＩ Ｃ０ＮＴＥＸＴを修正する。ＩＰＣＦ
ＰＵおよびＩＰｃ ５ＣＥＵの有効性は、個々の機能
ユニットまたはプロセッサ要素により報告される例外状
態に依存する。
）に格納し、Ｐｃｔ、（次のプログラムカウンタ）をト
ラップレジスタ１ （％ＴＲＩ）に格納し、ＰＣ２（命
令取出しプログラムカウンタ）をトラップレジスタ２（
％ＴＲ２）に格納し、そして、古い特権レベル Ｉ Ｃ０ＮＴＥＸＴ、ＯＰに特権レベルＩｃ０ＮＴＥＸ
Ｔ、ＰＬを保管し、発射取消状態をＩＣ０ＮＴＥＸＴ、
ＱＳＨへ複写し、現行のコ・エグゼキューションブログ
ラムカウンタおよびＩＰＣ５ＣＥＵを保管するために、
文脈レジスタＩ Ｃ０ＮＴＥＸＴを修正する。ＩＰＣＦ
ＰＵおよびＩＰｃ ５ＣＥＵの有効性は、個々の機能
ユニットまたはプロセッサ要素により報告される例外状
態に依存する。
％ＴＲ０１％ＴＲＩおよび％ＴＲ２に格納されるＰＣ値
および！ Ｃ０ＮＴＥＸＴに保管される発射取消情報は
、回復されるべき命令ストリームを定める。トラップレ
ジスタｌ ＴＲＡＰはＰＣＯ（％ＴＲ０）での命令ベア
が例外を生じたか否かを指示する０％ＴＲＩおよび％Ｔ
Ｒ２に格納されるＰＣ値はトラップの原因には関係がな
い。
および！ Ｃ０ＮＴＥＸＴに保管される発射取消情報は
、回復されるべき命令ストリームを定める。トラップレ
ジスタｌ ＴＲＡＰはＰＣＯ（％ＴＲ０）での命令ベア
が例外を生じたか否かを指示する０％ＴＲＩおよび％Ｔ
Ｒ２に格納されるＰＣ値はトラップの原因には関係がな
い。
ＣＥＵで維持されているコ・エグゼキューションユニッ
トプログラムカウンタ （ＩＰＣＦＰＵ、ＩＰＣＩＰＵ、およびｌｐｃ ｘｉ
ｕ）は、もしＩＴＲＡＰ制御レジスタが、対応するコ・
エグゼキューションユニットが例外を報告したことを指
示する場合のみ、有効である。最終的に、プロセッサは
トラップの原因を記述する情報を集めそしてこれをトラ
ップレジスタＩＴＲＡＰ、ＩＦ ＴＲＡＰ。
トプログラムカウンタ （ＩＰＣＦＰＵ、ＩＰＣＩＰＵ、およびｌｐｃ ｘｉ
ｕ）は、もしＩＴＲＡＰ制御レジスタが、対応するコ・
エグゼキューションユニットが例外を報告したことを指
示する場合のみ、有効である。最終的に、プロセッサは
トラップの原因を記述する情報を集めそしてこれをトラ
ップレジスタＩＴＲＡＰ、ＩＦ ＴＲＡＰ。
ＩＸ ＴＲＡＰおよびＩＩ ＴＲＡＰＧ：ｌ：格納
しなければならない。
しなければならない。
トラップシーケンスの第３の段階で、プロセッサはトラ
ップハンドラの実行を開始し、ＩＣ０ＮＴＥＸＴ、ｐｉ
をゼロに設定することによりプロセッサの特権レベルを
最大の特権レベルへ変化し、何らの命令も取消されない
よう発射取消状態をクリアし、そしてコンテキストアド
レスゼロで始まるシーケンシャルな実行を引き起こすた
めにＰＣを設定する。
ップハンドラの実行を開始し、ＩＣ０ＮＴＥＸＴ、ｐｉ
をゼロに設定することによりプロセッサの特権レベルを
最大の特権レベルへ変化し、何らの命令も取消されない
よう発射取消状態をクリアし、そしてコンテキストアド
レスゼロで始まるシーケンシャルな実行を引き起こすた
めにＰＣを設定する。
上述以外、前の命令ストリームはトラップハンドラによ
って継承されない。システムソフトウェアが、いずれの
実行コンテキストのｌ５ＴＴによってもコンテキストア
ドレス０がマツプないし写像される。トラップパンドラ
は状態を格納し順次ある別のコンテキストへ変化するこ
とを選択し得る。トラップハンドラは特権レベルＯで実
行するので、それはカーネル一般レジスタ％ＣＯ〜％Ｃ
３へのアクセスを持つ。
って継承されない。システムソフトウェアが、いずれの
実行コンテキストのｌ５ＴＴによってもコンテキストア
ドレス０がマツプないし写像される。トラップパンドラ
は状態を格納し順次ある別のコンテキストへ変化するこ
とを選択し得る。トラップハンドラは特権レベルＯで実
行するので、それはカーネル一般レジスタ％ＣＯ〜％Ｃ
３へのアクセスを持つ。
トラップハンドラは、トラップが生じたとき、例え何が
実行されていても、それからコンテキストアドレス空間
を継承するので、どのコンテキストアドレス空間も、ト
ラップハンドラがスタートすることを要求するコードお
よびデータセグメントをマツプしなければならない。デ
ータマツピングは、レベルＯのみへのアクセスを制限す
ることにより、ユーザ命令ストリームから隠され得る。
実行されていても、それからコンテキストアドレス空間
を継承するので、どのコンテキストアドレス空間も、ト
ラップハンドラがスタートすることを要求するコードお
よびデータセグメントをマツプしなければならない。デ
ータマツピングは、レベルＯのみへのアクセスを制限す
ることにより、ユーザ命令ストリームから隠され得る。
トラップシーケンスは、進行状態のいずれのコ・エグゼ
キューション命令をも退却するのに必要とされるクロッ
ク数および３つの命令サイクルを取る。割込みはこれら
のサイクル中は受容されない。
キューション命令をも退却するのに必要とされるクロッ
ク数および３つの命令サイクルを取る。割込みはこれら
のサイクル中は受容されない。
フォルトは、実行されている命令ストリームに直接関係
付けられるトラップである。たとえばＫＳＲ命令は、オ
ペレーティングシステムサービスをリクエストするかブ
レークポイントをデバッグするのに使用される。システ
ムソフトウェアが、プログラムがそのリクエストの特定
の性質を詳述する情報をそれにより通過するところのイ
ンターフェースを画定する。サービスリクエストが、実
行のサイクルゼロで誤りをおかす任意のその他のＣｘ命
令と同様のトラップ特性を有する。
付けられるトラップである。たとえばＫＳＲ命令は、オ
ペレーティングシステムサービスをリクエストするかブ
レークポイントをデバッグするのに使用される。システ
ムソフトウェアが、プログラムがそのリクエストの特定
の性質を詳述する情報をそれにより通過するところのイ
ンターフェースを画定する。サービスリクエストが、実
行のサイクルゼロで誤りをおかす任意のその他のＣｘ命
令と同様のトラップ特性を有する。
命令ストリームは特徴的なシステムソフトウェア活動を
要求するので、それは別々に示される。
要求するので、それは別々に示される。
ＫＳＲ命令は単一サイクル命令として画定されそして実
行のサイクルゼロでトラップする。ＫＳＲ命令は通常法
して完了しない、ＫＳＲ命令のアドレスは％ＴＲＯに記
録される。トラップステータスはサービスリクエストを
指示しそしてさらにつがいの（ペアの）ＦＩ命令がフォ
ルトしたか否かをも指示する。もし命令ストリームが再
スタートされるべきならば、システムソフトウェアは、
ＣＸ命令が取消されるよう、取消状態を変更しなければ
ならない、この操作は、サービスコールが完了した後に
完了されるＦＴ命令を結果する。
行のサイクルゼロでトラップする。ＫＳＲ命令は通常法
して完了しない、ＫＳＲ命令のアドレスは％ＴＲＯに記
録される。トラップステータスはサービスリクエストを
指示しそしてさらにつがいの（ペアの）ＦＩ命令がフォ
ルトしたか否かをも指示する。もし命令ストリームが再
スタートされるべきならば、システムソフトウェアは、
ＣＸ命令が取消されるよう、取消状態を変更しなければ
ならない、この操作は、サービスコールが完了した後に
完了されるＦＴ命令を結果する。
命令ストリームのある命令の取り出しまたは実行の直接
の結果として何らかの誤りが検出されるとき、例外が合
図される。例外には、データ形のオーバーフロー、アク
セス妨害、パリティ誤り、およびページフォルトが含ま
れる０例外の原因はＩＴＲＡＰ、！Ｆ ＴＲＡＰ、！
Ｉ ＴＲＡＰおよび！Ｘ ＴＲＡＰレジスタにより
記述される。
の結果として何らかの誤りが検出されるとき、例外が合
図される。例外には、データ形のオーバーフロー、アク
セス妨害、パリティ誤り、およびページフォルトが含ま
れる０例外の原因はＩＴＲＡＰ、！Ｆ ＴＲＡＰ、！
Ｉ ＴＲＡＰおよび！Ｘ ＴＲＡＰレジスタにより
記述される。
複数の命令がコ・エグゼキューションユニットで並列に
実行されるので、一つよりも多い例外が同じサイクルで
合図される。トラップが合図されるとき、ソフトウェア
は、トラップのソースを認定するために、ＩＴＲＡＰの
すべてのソースフラグを検査しなければならない。個々
のユニットは、それら専用のトラップレジスタで追加の
ステータスを報告する。
実行されるので、一つよりも多い例外が同じサイクルで
合図される。トラップが合図されるとき、ソフトウェア
は、トラップのソースを認定するために、ＩＴＲＡＰの
すべてのソースフラグを検査しなければならない。個々
のユニットは、それら専用のトラップレジスタで追加の
ステータスを報告する。
Ｃｘ命令が実行サイクルゼロで例外を合図するとき、そ
れは取り消されそして対応するＦＩ命令は結果取消しさ
れる。もし、ＦＩ命令、またはペアの命令の両方が、そ
の第１実行サイクル（サイクルゼロ）で例外を合図すれ
ば、例外を合図するＦＰＵまたはＩＰＵ命令のＳＴまた
は５Ｔ６４命令のパートナ−を除いて、命令ペアは取り
消されそしてトラップポイントはその命令ペアである。
れは取り消されそして対応するＦＩ命令は結果取消しさ
れる。もし、ＦＩ命令、またはペアの命令の両方が、そ
の第１実行サイクル（サイクルゼロ）で例外を合図すれ
ば、例外を合図するＦＰＵまたはＩＰＵ命令のＳＴまた
は５Ｔ６４命令のパートナ−を除いて、命令ペアは取り
消されそしてトラップポイントはその命令ペアである。
こうして、実行の保存された状態は、それが例外発生前
にそうであったままである０例外を生じた命令のアドレ
スは％ＴＲＯに格納される。
にそうであったままである０例外を生じた命令のアドレ
スは％ＴＲＯに格納される。
第２４図に示された例において、ａｄｄ８命令はゼロの
結果遅れを有し、実行のサイクルゼロでオーバーフロー
を報告する。％ＴＲＯのレジスタ値はｏ１％ＴＲＩは８
．９６ＴＲ２は０１０である。加えて、ＩＰＣＩＰＵは
０５そして例外は正確である。
結果遅れを有し、実行のサイクルゼロでオーバーフロー
を報告する。％ＴＲＯのレジスタ値はｏ１％ＴＲＩは８
．９６ＴＲ２は０１０である。加えて、ＩＰＣＩＰＵは
０５そして例外は正確である。
上述のように、実行のサイクルゼロの後の命令により合
図される例外が命令ストリームに隙間を招来し、％ＴＲ
Ｏと等しくなく対応するプログラムカランタレレジスタ
（！ ｐｃ ｒｅｇｉｓｔｅｒ）により指示される。も
し例外が不正確であれば、プログラムカウンタレジスタ
は、％ＴＲ○と異なってもよくまた異ならなくてもよく
そして例外を合図する命令を指示しない。
図される例外が命令ストリームに隙間を招来し、％ＴＲ
Ｏと等しくなく対応するプログラムカランタレレジスタ
（！ ｐｃ ｒｅｇｉｓｔｅｒ）により指示される。も
し例外が不正確であれば、プログラムカウンタレジスタ
は、％ＴＲ○と異なってもよくまた異ならなくてもよく
そして例外を合図する命令を指示しない。
第２５図に示される命令シーケンスの例では、ＦＭＵＬ
命令は２の結果遅れを有し、実行のサイクルゼロまたは
２でトラップを報告し得る。もし例外がサイクルＯで報
告されれば、％ＴＲＯは０１％ＴＲＩは８、％ＴＲ２は
０１０である。
命令は２の結果遅れを有し、実行のサイクルゼロまたは
２でトラップを報告し得る。もし例外がサイクルＯで報
告されれば、％ＴＲＯは０１％ＴＲＩは８、％ＴＲ２は
０１０である。
ＩＰＣＦＰＵの値はＯそして例外は正確である。
第２６図に図示された重複実行の例は、データによりＦ
ＭＵＬ命令がサイクル２でフォルトを生じる以外は、第
２５図のそれと同様である。この場合、％ＴＲＯはＯ×
１０であり、％ＴＲ２はＯ×２０であり、！ Ｐ ＣＦ
Ｐ ＵＬｔＯテＴｏルー コＯ）例外は正確である。
ＭＵＬ命令がサイクル２でフォルトを生じる以外は、第
２５図のそれと同様である。この場合、％ＴＲＯはＯ×
１０であり、％ＴＲ２はＯ×２０であり、！ Ｐ ＣＦ
Ｐ ＵＬｔＯテＴｏルー コＯ）例外は正確である。
第２７図に示された例では、ＦＭＵＬは再びサイクル２
で例外を報告する。０×１０で命令が例外を報告するし
ないに拘らず、％ＴＲＯは０×１０であり、％ＴＲＩは
Ｏ×１８であり、％ＴＲ２は０Ｘ２Ｃ）Ｔあり、ＩＰｃ
ＦＰＵはＯである。この例外は正確である。
で例外を報告する。０×１０で命令が例外を報告するし
ないに拘らず、％ＴＲＯは０×１０であり、％ＴＲＩは
Ｏ×１８であり、％ＴＲ２は０Ｘ２Ｃ）Ｔあり、ＩＰｃ
ＦＰＵはＯである。この例外は正確である。
第２８図の命令シーケンスの例で、ＦＭＵＬ命令は再び
サイクル２で例外を報告する。もしＦＡＤＤ命令がサイ
クルゼロ例外を報告すれば、％ＴＲＯは８であり、％Ｔ
Ｒ１は０×ｌｏであり、％ＴＲ２はＯ×１８であり、Ｉ
ＰＣＦＰＵは８であり、例外は不正確である。そうでな
ければ、％ＴＲＯは０×１０であり、％ＴＲＩは０Ｘ１
８であり、％ＴＲ２はＯ×２０であり、ＩＰｃ ＦＰ
Ｕは８であり、例外は不正確である。
サイクル２で例外を報告する。もしＦＡＤＤ命令がサイ
クルゼロ例外を報告すれば、％ＴＲＯは８であり、％Ｔ
Ｒ１は０×ｌｏであり、％ＴＲ２はＯ×１８であり、Ｉ
ＰＣＦＰＵは８であり、例外は不正確である。そうでな
ければ、％ＴＲＯは０×１０であり、％ＴＲＩは０Ｘ１
８であり、％ＴＲ２はＯ×２０であり、ＩＰｃ ＦＰ
Ｕは８であり、例外は不正確である。
第２９図は、その命令シーケンスではデータがＦＭＵＬ
命令がトラップしないようなデータであるところの命令
シーケンスを図示する。もしＦＡＤＤ命令がサイクルゼ
ロで例外を報告すれば、％ＴＲＯは８であり、％ＴＲＩ
はＯ×１０であり、％ＴＲ２はｏ×１８であり、 ＩＰＣＦＰＵは８であり、例外は不正確である。もしＦ
ＡＤＤ命令がサイクル２で例外を報告すれば、％ＴＲＯ
はＯ×１８であり、％ＴＲＩはＯ×２０であり、％ＴＲ
２はＯ×２８である。もしＯ×１８のＦＩ命令がオペレ
ーティングＦＰＵ命令であれば、ＦＡＤＤの例外は不正
確でありそしてＩＰＣＦＰＵは０Ｘ１８である。そうで
なければ、ＦＡＤＤの例外は正確であり、ＩＰＣＦＰＵ
は８である。
命令がトラップしないようなデータであるところの命令
シーケンスを図示する。もしＦＡＤＤ命令がサイクルゼ
ロで例外を報告すれば、％ＴＲＯは８であり、％ＴＲＩ
はＯ×１０であり、％ＴＲ２はｏ×１８であり、 ＩＰＣＦＰＵは８であり、例外は不正確である。もしＦ
ＡＤＤ命令がサイクル２で例外を報告すれば、％ＴＲＯ
はＯ×１８であり、％ＴＲＩはＯ×２０であり、％ＴＲ
２はＯ×２８である。もしＯ×１８のＦＩ命令がオペレ
ーティングＦＰＵ命令であれば、ＦＡＤＤの例外は不正
確でありそしてＩＰＣＦＰＵは０Ｘ１８である。そうで
なければ、ＦＡＤＤの例外は正確であり、ＩＰＣＦＰＵ
は８である。
第３０図に図示の例では、ＦＭＵＬ命令はいずれのフォ
ルトをも生じないデータを有する。
ルトをも生じないデータを有する。
００８のＣｘ命令はサイクルゼロでトラップを取る（ｐ
ａｇｅ ｆａｕｌｔ） 、 Ｆ Ｐ Ｕはその発射命令
を取消しそしてＦＭＵＬの結果は％ｆ２へ与えられる。
ａｇｅ ｆａｕｌｔ） 、 Ｆ Ｐ Ｕはその発射命令
を取消しそしてＦＭＵＬの結果は％ｆ２へ与えられる。
％ＴＲＯは８であり、％ＴＲＩは○×１０であり、％Ｔ
Ｒ２はＯ×１８であり、 ＩＰＣＦＰＵは有効でない。ＣＥＵの例外は正確であり
そしてＩＰＣ５ＣＥＵは８であり、５Ｔ６４命令はメモ
リシステムフォルトの原因ではなかったことを示す。
第３１図に図示の命令シーケンスは格納タイプの命令が
ソースを読む前に−サイクルの遅れを有するという事実
を利用する。このコードシーケンスは、格納命令がＰＣ
Ｏによりアドレスされるときもし何らのトラップも起こ
り得ない場合にのみ正しい結果を発生する。
Ｒ２はＯ×１８であり、 ＩＰＣＦＰＵは有効でない。ＣＥＵの例外は正確であり
そしてＩＰＣ５ＣＥＵは８であり、５Ｔ６４命令はメモ
リシステムフォルトの原因ではなかったことを示す。
第３１図に図示の命令シーケンスは格納タイプの命令が
ソースを読む前に−サイクルの遅れを有するという事実
を利用する。このコードシーケンスは、格納命令がＰＣ
Ｏによりアドレスされるときもし何らのトラップも起こ
り得ない場合にのみ正しい結果を発生する。
ＬＯＡＤ命令に関する結果遅れは２サイクルであるけれ
ども、５ＴＯＰＥ命令がＰＣＯによりアドレスされると
き何らのフォルトも起こり得ないことが知られれば、同
様にシーケンスを圧縮することが可能である。第３２図
に図示されるシーケンスは、たとえＣｘフォルトがアド
レス０または０×１０で生じたとしても、正確でありそ
して再スタート可能である。
ども、５ＴＯＰＥ命令がＰＣＯによりアドレスされると
き何らのフォルトも起こり得ないことが知られれば、同
様にシーケンスを圧縮することが可能である。第３２図
に図示されるシーケンスは、たとえＣｘフォルトがアド
レス０または０×１０で生じたとしても、正確でありそ
して再スタート可能である。
すべてのＬＤ、ＬＤ６４およびＳＴ命令が実行のサイク
ルゼロで例外を検出する。こうしてＳＴＴまたはメモリ
システムフォルト（たとえば、ｍｉｓｓｉｎｇ ｓｅｇ
ｍｅｎｔ、 ｍｉｓｓｉｎｇ ｐａｇｅ）が、％ＴＲＯ
およびＩＰＣ： ５ＣＥＵをその命令のアドレスに設
定して、報告される。５Ｔ６４命令は、サイクルゼロで
（ＳＴＴに関係した）誤りをまたは（メモリシステムに
より検出される）サイクル７で誤りを報告し得る。非プ
ログラムの誤りが任意の時点で生じ得、そして％ＴＲＯ
の値は予測不可能である。
ルゼロで例外を検出する。こうしてＳＴＴまたはメモリ
システムフォルト（たとえば、ｍｉｓｓｉｎｇ ｓｅｇ
ｍｅｎｔ、 ｍｉｓｓｉｎｇ ｐａｇｅ）が、％ＴＲＯ
およびＩＰＣ： ５ＣＥＵをその命令のアドレスに設
定して、報告される。５Ｔ６４命令は、サイクルゼロで
（ＳＴＴに関係した）誤りをまたは（メモリシステムに
より検出される）サイクル７で誤りを報告し得る。非プ
ログラムの誤りが任意の時点で生じ得、そして％ＴＲＯ
の値は予測不可能である。
本発明の意味のある特徴が、ＸＩＵおよびメモリシステ
ムが、割込みをリクエストしそしてダイレクトメモリア
クセス（ＤＭＡ）を遂行するために被挿入命令を使用で
きることである０本発明の好ましい実施例において、こ
れらの命令はトラップを生じない、そうではなくて、各
被挿入命令は誤りのステータスをそのソースに報告する
。ソースは順次、割込みで誤りのＣＥＵを報告し得る。
ムが、割込みをリクエストしそしてダイレクトメモリア
クセス（ＤＭＡ）を遂行するために被挿入命令を使用で
きることである０本発明の好ましい実施例において、こ
れらの命令はトラップを生じない、そうではなくて、各
被挿入命令は誤りのステータスをそのソースに報告する
。ソースは順次、割込みで誤りのＣＥＵを報告し得る。
被挿入命令が、もしより前の命令がトラップを生ずれば
、発射取消しし得る。
、発射取消しし得る。
上述のように、割込みとは、主命令ストリームに関連付
けられないがプロセッサの注意を要求する事象である。
けられないがプロセッサの注意を要求する事象である。
割込みがメモリシステムまたはＸＩＵにより発生し得そ
して非同期式の活動を遂行する。発生体は、ＸＴＲＡＰ
命令を挿入することによりＣＥＵに対し割込みを付与す
る。ＣＥＵは一時に一つの割込みのみを受取り、そして
時々すべての割込みを拒絶し得る。割込みソースが、Ｃ
ＥＵが割込みを受取るまで、その割込みを維持する責任
がある。！ＴＲＡＰ制御レジスタは割込みのソースを指
示する。
して非同期式の活動を遂行する。発生体は、ＸＴＲＡＰ
命令を挿入することによりＣＥＵに対し割込みを付与す
る。ＣＥＵは一時に一つの割込みのみを受取り、そして
時々すべての割込みを拒絶し得る。割込みソースが、Ｃ
ＥＵが割込みを受取るまで、その割込みを維持する責任
がある。！ＴＲＡＰ制御レジスタは割込みのソースを指
示する。
割込みには、メモリシステム割込み、セル開割込み、お
よびＸＩＵ割込みが含まれ得る。メモリシステム割込み
とは、メモリシステムにより発生される割込みをいう、
キャッシュが、それが実行している非同期式動作で、ま
たはそれが保持しているデータで、またはそのメモリシ
ステムの視点で、誤りを検出するときはいつでも割込み
を発生する。メモリ割込みの優先順位はそれを検出する
セルの配置構成により画定される。
よびＸＩＵ割込みが含まれ得る。メモリシステム割込み
とは、メモリシステムにより発生される割込みをいう、
キャッシュが、それが実行している非同期式動作で、ま
たはそれが保持しているデータで、またはそのメモリシ
ステムの視点で、誤りを検出するときはいつでも割込み
を発生する。メモリ割込みの優先順位はそれを検出する
セルの配置構成により画定される。
セル開割込みがメモリシステムの割込みの特別の場合で
あり、セルのＣＴＬ＄ＣＣＵ−ＣＥＬＬｊＮＴ制御場所
への書込みの結果としてのみ生ずる。ＳＰＡ空間の階Ｍ
的なレイアウトにより、プロセッサは割込みを、階層構
造のあるレベルの特定のプロセッサまたはプロセッサ群
へ導き得る。
あり、セルのＣＴＬ＄ＣＣＵ−ＣＥＬＬｊＮＴ制御場所
への書込みの結果としてのみ生ずる。ＳＰＡ空間の階Ｍ
的なレイアウトにより、プロセッサは割込みを、階層構
造のあるレベルの特定のプロセッサまたはプロセッサ群
へ導き得る。
ＸＩＵ割込みが、入出力完了の時間終了により生ずる。
ＸＴＲＡＰ （割込みリクエスト）命令が、例外を生ず
るある命令の前で命令ストリームに挿入されれば、割込
みは受は取られ、それに続く命令は発射取消しされる。
るある命令の前で命令ストリームに挿入されれば、割込
みは受は取られ、それに続く命令は発射取消しされる。
さらに、ＸＴＲＡＰ命令がバイブラインに挿入され、そ
して前の命令がＸＴＲＡＰが発射される前にトラップを
生ずれば、ＸＴＲＡＰは無視され、割込みを有効に拒絶
する。こうして、割込みのリクエストは２重トラップリ
セット（再設定）を生じない、これが生ずるとき、割込
みをリクエストした非同期命令に対する応答はそれが拒
絶されたことを指示する。
して前の命令がＸＴＲＡＰが発射される前にトラップを
生ずれば、ＸＴＲＡＰは無視され、割込みを有効に拒絶
する。こうして、割込みのリクエストは２重トラップリ
セット（再設定）を生じない、これが生ずるとき、割込
みをリクエストした非同期命令に対する応答はそれが拒
絶されたことを指示する。
割込みが受容されると、通常のトラップシーケンスが起
動される。これは、すべてのコ・エグゼキューションユ
ニット命令が完了しそしてもしあればそれらの例外ステ
ータスを報告するようにさせる。もしいずれのコ・エグ
ゼキューション命令が例外を報告すれば、割込みおよび
例外ステータスはＩ ＴＲＡＰで併合されそして報告さ
れる。
動される。これは、すべてのコ・エグゼキューションユ
ニット命令が完了しそしてもしあればそれらの例外ステ
ータスを報告するようにさせる。もしいずれのコ・エグ
ゼキューション命令が例外を報告すれば、割込みおよび
例外ステータスはＩ ＴＲＡＰで併合されそして報告さ
れる。
加えて、トラップシーケンスが完了するとき、新規な命
令ストリームがコンチクストアドレスＯで開始される。
令ストリームがコンチクストアドレスＯで開始される。
特権レベル０で実行されるこのコードはトラップ作用を
完了するソフトウェアトラップハンドラである。その仕
事はトラップステータスをレジスタに保管し、制御をト
ラップを処理する適当なソフトウェアへ発し、そして後
に中断した命令ストリームを再開するかまたはキャンセ
ルすることである。
完了するソフトウェアトラップハンドラである。その仕
事はトラップステータスをレジスタに保管し、制御をト
ラップを処理する適当なソフトウェアへ発し、そして後
に中断した命令ストリームを再開するかまたはキャンセ
ルすることである。
トラップはトラップシーケンスにより不能（ディスエー
ブル）にされる、プロセッサは、トラップが可能化（イ
ネーブル）される前にもし別のフォルトが生ずれば、２
重トラップリセットを行う、しかし、割込みを合図する
ためにＣＣＵまたはｘＩＵにより挿入されるＸＴＲＡＰ
命令はトラップを発生せずそしてトラップは不能にされ
る。
ブル）にされる、プロセッサは、トラップが可能化（イ
ネーブル）される前にもし別のフォルトが生ずれば、２
重トラップリセットを行う、しかし、割込みを合図する
ためにＣＣＵまたはｘＩＵにより挿入されるＸＴＲＡＰ
命令はトラップを発生せずそしてトラップは不能にされ
る。
マシン状態が安全に格納される前に、もしトラップが再
可能化されれば、その状態は別のトラップにより重ね書
きされ再スタート分析を阻止する。
可能化されれば、その状態は別のトラップにより重ね書
きされ再スタート分析を阻止する。
それゆえ、システムソフトウェアトラップハンドラは最
初トラップ状態を保管しそして順次できるだけ迅速にト
ラップを再可能化することが好ましい。これは、フォル
トを回避するためにコード化されねばならないシステム
ソフトウェアの量をできるだけ最小限にする。トラップ
ハンドラはＩＴＲＡＰを検査しいずれか他のレジスタが
有効であるかを決定しなければならない。
初トラップ状態を保管しそして順次できるだけ迅速にト
ラップを再可能化することが好ましい。これは、フォル
トを回避するためにコード化されねばならないシステム
ソフトウェアの量をできるだけ最小限にする。トラップ
ハンドラはＩＴＲＡＰを検査しいずれか他のレジスタが
有効であるかを決定しなければならない。
トラップハンドラは、トラップされた先行する命令スト
リームのコンテキストで実行しているので、トラップハ
ンドラが擾乱を与え得る、ＩＣ０ＮＴＥＸＴ、！ｉ
ｃｏｎｔｅｘｔ。
リームのコンテキストで実行しているので、トラップハ
ンドラが擾乱を与え得る、ＩＣ０ＮＴＥＸＴ、！ｉ
ｃｏｎｔｅｘｔ。
Ｉｆ ｃｏｎｔｅｘｔおよび一定のＣＥＵ／ＩＰＵ／
ＦＰＵ一般レジスタなどのどのレジスタも保全しなけれ
ばならない。
ＦＰＵ一般レジスタなどのどのレジスタも保全しなけれ
ばならない。
一定のトラップが、システムがある条件に応答しそして
中断された命令ストリームを、あたかもトラップが生じ
なかったかのように、再開することを要求する。それ以
外のものは、トラップが生じた場所以外の場所で破棄な
いし再スタートされる命令ストリームを結果する。これ
らの応答はここではまとめて「命令ストリームの再開」
と呼ばれる。
中断された命令ストリームを、あたかもトラップが生じ
なかったかのように、再開することを要求する。それ以
外のものは、トラップが生じた場所以外の場所で破棄な
いし再スタートされる命令ストリームを結果する。これ
らの応答はここではまとめて「命令ストリームの再開」
と呼ばれる。
トラップハンドラは、それが再入を確立し順次特定のト
ラップで作用する特権レベルＯで開始する。システムソ
フトウェアが、特権レベルＯでトラップを処理し得そし
て順次命令ストリームを再開する。トラップステータス
は、新規な命令ストリームを呼び出すことにより、低い
特権コードへも通され得る。このソフトウェアハンドラ
は、訂正作用を取り得、順次、カーネルがトラップされ
た命令ストリームを再スタートさせるようサービスリク
エストを行う。システムソフトウェアまたは低い特権コ
ードはさらにトラップ命令ストリームを破棄しそして新
規な命令ストリームを開始することを決定できる。
ラップで作用する特権レベルＯで開始する。システムソ
フトウェアが、特権レベルＯでトラップを処理し得そし
て順次命令ストリームを再開する。トラップステータス
は、新規な命令ストリームを呼び出すことにより、低い
特権コードへも通され得る。このソフトウェアハンドラ
は、訂正作用を取り得、順次、カーネルがトラップされ
た命令ストリームを再スタートさせるようサービスリク
エストを行う。システムソフトウェアまたは低い特権コ
ードはさらにトラップ命令ストリームを破棄しそして新
規な命令ストリームを開始することを決定できる。
トラップ処理の重要な様相には、例外を報告したＦＰＵ
％ ＩＰＵまたは５Ｔ６４命令により残された命令スト
リームの隙間を満たすことが含まれる。隙間を満たすこ
との必要性は上述のソースレジスタ制限に基く。これら
の隙間を処理するために、ソフトウェアは、懸垂してい
る命令を「マニュアルに」実行しなければならない。種
々の場合に、命令は、その結果レジスタまたはメモリを
変化することにより、効果的に実行される。たとえば、
オーバーフローした計算が、結果レジスタを最も大きい
有効な値へ設定することにより処理されよう。
％ ＩＰＵまたは５Ｔ６４命令により残された命令スト
リームの隙間を満たすことが含まれる。隙間を満たすこ
との必要性は上述のソースレジスタ制限に基く。これら
の隙間を処理するために、ソフトウェアは、懸垂してい
る命令を「マニュアルに」実行しなければならない。種
々の場合に、命令は、その結果レジスタまたはメモリを
変化することにより、効果的に実行される。たとえば、
オーバーフローした計算が、結果レジスタを最も大きい
有効な値へ設定することにより処理されよう。
ソース値またはマシン状態を変化しそしてフォルト命令
を再実行することをも可能である。このような修正およ
び再実行の例には、算術動゛作の変更またはページをア
クセス可能にすることが含まれる。システムソフトウェ
アは、懸垂している命令の実際のコンテキストアドレス
でその懸垂している命令を発射しそして直ちにカーネル
を再度呼び出すことができる。
を再実行することをも可能である。このような修正およ
び再実行の例には、算術動゛作の変更またはページをア
クセス可能にすることが含まれる。システムソフトウェ
アは、懸垂している命令の実際のコンテキストアドレス
でその懸垂している命令を発射しそして直ちにカーネル
を再度呼び出すことができる。
特別のコンテキストの例が、システムソフトウェアテキ
スト空間で、懸垂命令のアドレスとしてＰＣＯを、（特
別のオペランドコードとともに）ＫＳＲ命令のアドレス
としてＰＣＩおよびＰＯ２を有する。懸垂命令とペアの
命令は発射取消を記述するようにしそしてＰＣＩは発射
取消をクリアするようにする。このコンテキストは所望
の命令を発生する。もし懸垂命令が実行のサイクルゼロ
で例外を報告すれば、トラップが直ちに生ずる。
スト空間で、懸垂命令のアドレスとしてＰＣＯを、（特
別のオペランドコードとともに）ＫＳＲ命令のアドレス
としてＰＣＩおよびＰＯ２を有する。懸垂命令とペアの
命令は発射取消を記述するようにしそしてＰＣＩは発射
取消をクリアするようにする。このコンテキストは所望
の命令を発生する。もし懸垂命令が実行のサイクルゼロ
で例外を報告すれば、トラップが直ちに生ずる。
そうでなければ、ｋｓｒ命令は発射されそしてトラップ
を生じ、もし懸垂命令が単一サイクルであったならば、
それは首尾よく完了している。もし懸垂命令がマルチサ
イクルであれば、プロセッサが定常状態に到達するとき
、懸垂命令はやはり例外を報告し得、または懸垂命令は
正常に完了し得る。
を生じ、もし懸垂命令が単一サイクルであったならば、
それは首尾よく完了している。もし懸垂命令がマルチサ
イクルであれば、プロセッサが定常状態に到達するとき
、懸垂命令はやはり例外を報告し得、または懸垂命令は
正常に完了し得る。
カーネルが再入されるとき、それはトラップステータス
を検査する。もし、懸垂命令が首尾よく完了したならば
、もとのトラップされた命令ストリームは再スタートで
きる。そうでなければ、システムソフトウェアが新規な
フォルトを処理するかまたは命令ストリームを破棄しな
ければならない。
を検査する。もし、懸垂命令が首尾よく完了したならば
、もとのトラップされた命令ストリームは再スタートで
きる。そうでなければ、システムソフトウェアが新規な
フォルトを処理するかまたは命令ストリームを破棄しな
ければならない。
もし、複数の懸垂命令がちとのトラップされた命令スト
リームに存在すれば、それらは上述の技術を使用して逐
次解決できる。システムソフトウェアは、不適当な時間
にユーザが特別のＫＳＲ命令を実行しないことを保証す
るために、予防手段を取らなければならない。
リームに存在すれば、それらは上述の技術を使用して逐
次解決できる。システムソフトウェアは、不適当な時間
にユーザが特別のＫＳＲ命令を実行しないことを保証す
るために、予防手段を取らなければならない。
トラップが依然として可能化されている間、イトラップ
された命令ストリームのコンテキストのほとんどのもの
が再格納できる。たとえば、トラップが不能化されてい
る間、すべてのＦＰＵおよびＩＰＵ一般レジスタ、ｌ
ｆ ｃｏｎｔｅｘｔレジスタおよびたいていのＣＥＵ
レジスタはトラップハンドラにより使用されない、トラ
ップハンドラソフトウェアが適当な回帰モデルを履行す
ると仮定すると、この状態の回復中に生ずるいずれのト
ラップもそれが変化させたいずれの状態をも結果的に回
復するであろう。システムソフトウェアは通常可能化さ
れたトラップで実行するが、それは、トラップされた命
令ストリームを回復する動作の最終部分として、トラッ
プを不能化しなければならない。トラップハンドラが初
期に呼び出されていたとき、回帰的なトラップが状態を
破壊するのを阻止するために、これが必要である。次に
、レジスタ＋ Ｃ０ＮＴＥＸＴが回復される。最後に、
トラッププログラムカウンタは、ｌＴＲ０１ＩＴＲＩお
よびｌＴＲ２へ再ロードされそして以下のコードが実行
される。
された命令ストリームのコンテキストのほとんどのもの
が再格納できる。たとえば、トラップが不能化されてい
る間、すべてのＦＰＵおよびＩＰＵ一般レジスタ、ｌ
ｆ ｃｏｎｔｅｘｔレジスタおよびたいていのＣＥＵ
レジスタはトラップハンドラにより使用されない、トラ
ップハンドラソフトウェアが適当な回帰モデルを履行す
ると仮定すると、この状態の回復中に生ずるいずれのト
ラップもそれが変化させたいずれの状態をも結果的に回
復するであろう。システムソフトウェアは通常可能化さ
れたトラップで実行するが、それは、トラップされた命
令ストリームを回復する動作の最終部分として、トラッ
プを不能化しなければならない。トラップハンドラが初
期に呼び出されていたとき、回帰的なトラップが状態を
破壊するのを阻止するために、これが必要である。次に
、レジスタ＋ Ｃ０ＮＴＥＸＴが回復される。最後に、
トラッププログラムカウンタは、ｌＴＲ０１ＩＴＲＩお
よびｌＴＲ２へ再ロードされそして以下のコードが実行
される。
ＲＴＴ Ｏ（％ＴＲ０） ／” トラップを可能化し
、ＩＣ０ＮＴＥＸＴ、 ＯＰＬから特権レベルを回復せ
よ、（２つの命令遅れで） ＩＣＯＮＴＥＸＴ、 ＱＳ）ｌから取消を回復せよ０％
ＴＲＯにより指定されるトラ ップポイントの命令ベアへ分岐 せよ／ ＪＭＰ Ｏ（％ＴＲＩ） ／” トラップポイント後
の第１の命令へ飛び越せ。°／ ＪＭＰ Ｏ（％ＴＲ２） ／” トラップポイント後
の第２の命令へ飛び越せ、°／ このシーケンスは中断した命令ストリームの状態を回復
しそしてあたかも何らのトラップも生じなかったかのよ
うに、トラップポイントで実行を開始する。３つの連続
した分岐命令の使用は実際前述の遠隔命令技術の一例で
ある。ＲＴＴ命令により可能化されるトラップおよび特
権レベルの変化は、％ＴＲＯでの命令が実行されるとき
、影響がある。２つのＪＭＰ命令はこのコードを包含す
るセグメントからすでに取り出されている。すべての続
く命令取出しは、特権破壊を検出するために、ＩＣ０Ｎ
ＴＥＸＴ、ＰＬ（７）回復値を使用する。プロセッサ状
態はそれゆえ中断したコードが実行を回復するときにち
ょうど回復される。トラップにより格納される状態は、
復帰シーケンスの前に明らかに回復されそしてシーケン
スにより修正されない。ＲＴＴ命令により回復される発
射取消し情報は、第１のＣｘおよびＦｌ命令の個別の取
消し動作および第２の命令ベアの取消し動作を制御する
。この能力は、割込みが、条件付き分岐とそれが取り消
すところの命令との間で生ずるのを可能にしそしてシス
テムソフトウェアが再発射される第１の命令ベアを制御
するのを可能にするために必要である。
、ＩＣ０ＮＴＥＸＴ、 ＯＰＬから特権レベルを回復せ
よ、（２つの命令遅れで） ＩＣＯＮＴＥＸＴ、 ＱＳ）ｌから取消を回復せよ０％
ＴＲＯにより指定されるトラ ップポイントの命令ベアへ分岐 せよ／ ＪＭＰ Ｏ（％ＴＲＩ） ／” トラップポイント後
の第１の命令へ飛び越せ。°／ ＪＭＰ Ｏ（％ＴＲ２） ／” トラップポイント後
の第２の命令へ飛び越せ、°／ このシーケンスは中断した命令ストリームの状態を回復
しそしてあたかも何らのトラップも生じなかったかのよ
うに、トラップポイントで実行を開始する。３つの連続
した分岐命令の使用は実際前述の遠隔命令技術の一例で
ある。ＲＴＴ命令により可能化されるトラップおよび特
権レベルの変化は、％ＴＲＯでの命令が実行されるとき
、影響がある。２つのＪＭＰ命令はこのコードを包含す
るセグメントからすでに取り出されている。すべての続
く命令取出しは、特権破壊を検出するために、ＩＣ０Ｎ
ＴＥＸＴ、ＰＬ（７）回復値を使用する。プロセッサ状
態はそれゆえ中断したコードが実行を回復するときにち
ょうど回復される。トラップにより格納される状態は、
復帰シーケンスの前に明らかに回復されそしてシーケン
スにより修正されない。ＲＴＴ命令により回復される発
射取消し情報は、第１のＣｘおよびＦｌ命令の個別の取
消し動作および第２の命令ベアの取消し動作を制御する
。この能力は、割込みが、条件付き分岐とそれが取り消
すところの命令との間で生ずるのを可能にしそしてシス
テムソフトウェアが再発射される第１の命令ベアを制御
するのを可能にするために必要である。
システムソフトウェアは、％ＴＲＯ，％ＴＲＩまたは％
ＴＲ２のアドレスがアクセス可能であることを保証する
ために、ｌ５ＴＴまたはメモリシステムについて、特別
の予防手段を含む必要はない、これは、これらの命令の
取出し動作に関係するいずれの例外もその命令のトラッ
プ段階中に報告されないからである。たとえば、もし％
ＴＲＯにより記述されるアドレスを包含するページが欠
損していれば、命令ページフォルトがそのアドレスで生
ずる。
ＴＲ２のアドレスがアクセス可能であることを保証する
ために、ｌ５ＴＴまたはメモリシステムについて、特別
の予防手段を含む必要はない、これは、これらの命令の
取出し動作に関係するいずれの例外もその命令のトラッ
プ段階中に報告されないからである。たとえば、もし％
ＴＲＯにより記述されるアドレスを包含するページが欠
損していれば、命令ページフォルトがそのアドレスで生
ずる。
本発明によれば、システムソフトウェアが低次特権フォ
ルトハンドラを呼ぶか、ユーザープログラムに合図する
か、または新規なプロセスを開始するとき、ソフトウェ
アは新規な命令ストリームを開始しなければならない。
ルトハンドラを呼ぶか、ユーザープログラムに合図する
か、または新規なプロセスを開始するとき、ソフトウェ
アは新規な命令ストリームを開始しなければならない。
これは、トラップ処環ソフトウェアにより保存されたも
のと等価な情報を作成し順次その中断された命令ストリ
ームの実行を回復することにより実現できる。これは、
カーネルモードからユーザーモードへ変化するための好
ましい技術である。
のと等価な情報を作成し順次その中断された命令ストリ
ームの実行を回復することにより実現できる。これは、
カーネルモードからユーザーモードへ変化するための好
ましい技術である。
本発明は、上記記載内容から明らかなものの中でも特に
上述の目的を効率よく達成することは明かであろう、特
に、本発明は、それぞれのプロセッサが別のプロセッシ
ング要素へ選択的に命令を主張できそれにより実行の並
列化が改善されそして処理速度が高められるマルチプロ
セッサ方法および装置を提供する。
上述の目的を効率よく達成することは明かであろう、特
に、本発明は、それぞれのプロセッサが別のプロセッシ
ング要素へ選択的に命令を主張できそれにより実行の並
列化が改善されそして処理速度が高められるマルチプロ
セッサ方法および装置を提供する。
本発明の技術思想から逸脱することなく、上記動作シー
ケンスおよび上記構成において種々の変更が可能である
ことを理解されたい。たとえば、本発明は第１図に図示
されるものではなくマルチプロセッサ構造体との関係で
実施できる。
ケンスおよび上記構成において種々の変更が可能である
ことを理解されたい。たとえば、本発明は第１図に図示
されるものではなくマルチプロセッサ構造体との関係で
実施できる。
４、 の。ｔｉＢ
第１図は本発明の好ましい実施との関係で使用されるマ
ルチプロセッサ構造体を図示する。
ルチプロセッサ構造体を図示する。
第２図は第１図に図示されるプロセッシングセルの例を
示すブロック図である。
示すブロック図である。
第３図は本発明によるプロセッシングセルの別の実施例
を図示するブロック図である。
を図示するブロック図である。
第４図は本発明による単一サイクル命令を図示する命令
図である。
図である。
第５図〜第６図は、ソースレジスタ制限を破棄する命令
の一例のシーケンス図である。
の一例のシーケンス図である。
第７図〜第１Ｏ図は、命令表示のためのタイミングおよ
び資源使用を示す概念図である。
び資源使用を示す概念図である。
第１１図は、トラップシーケンスに関係付けられる重複
命令の一例の概念図である。
命令の一例の概念図である。
第１２図は、本発明による分岐命令を示す命令図である
。
。
第１３図〜第１９図は、本発明による分岐特性を利用す
る例のプログラムコード図である。
る例のプログラムコード図である。
第２０図は遠隔実行のためのプログラムコードの例のプ
ログラムコード図である。
ログラムコード図である。
第２１図〜第２３図は本発明によるトラップ、フォルト
および割込みの特徴を図示する概念図である。
および割込みの特徴を図示する概念図である。
第２４図〜第３２図は、トラップシーケンスに関係付け
られるプログラムコードの例を示すプログラムコード図
である。
られるプログラムコードの例を示すプログラムコード図
である。
ＦｒＧ
４
８８
ｆａｄｄ８． ｔｒ％ｆ２％ｆ３％ｆ４ＦＩＧ、５
１８
ｆｓｕｂδ
％ｆ２．％ｆ４．％ｆ５
ＦｒＧ
ＦｒＧ、７
１６進ブロクラムカウンタ
１６進プログラムカウンク
Ｔ６４
１６進プログラムｂウンタ
１６進プログラムカウンタ
ｆｉ−ｉｎｓａｏ；
ｃｘ−ｉｎｓａｏ
ｆＬｉｎｓｂ５′
ｃｘ−１ｎｓｂ５
ｆＬｉｎｓｂ５；
ｃｘ−ｉｎｓｂ５
ｆｉ−ｉｎｓａｏ；
ａｘ−ｉｎｓａ。
ｆＬｉｎｓｂ５；
ｅｘ−ｉｎｓｂ５
ｆＬｉｎｓａ７
ｆｉｎｏｐ；
ｆｉｎｏｐ；
ｆＬｉｎｓｃＯ：
ｃｂｒ、ｑｎ ａｄｄｒａ。
ｘｎｏｐ
Ｘｎ０ｐ
ａｘ−ｉｎｓｃｏ
＃通常に行鈍る
＃ドブ終了後
ｆＬｉｎｓａＯ：
Ｆ Ｉ Ｇ、 ｌ ７ ｆＬｉｎｓａｌ
：ａｄｄｒａ２： ｆＬｉｎｓａ２；ｅｘ−ｉｎｓ
ａ。
：ａｄｄｒａ２： ｆＬｉｎｓａ２；ｅｘ−ｉｎｓ
ａ。
Ｃｘ−１ｎｓａｌ
ｃｘ−ｉｎｓａ２
ｆＬｉｎｓａＯ：
ｃｘ−ｉｎｓａｏ
ｆＬｉｎｓｂｌｏ ｅｘ−ｉｎｓｂｌｆＬｉｎｓｂ
２° ｃｘ−ｉｎｓｂ２ｆＬｉｎｓｃ２： Ｃｘ−１ｎｓｃ２ ＃普通実行されない ００ ｆｉ−ｉｎｓ３３： ｎｓ３３ アドレス 命令 アドレス 命令 １ドレス 命令 アドレス 命令 α−１ｎｓａ５ アドレス 命令 アドレス 命令 アドレス 命令 アドレス 命令 ％１０９６１に円）
２° ｃｘ−ｉｎｓｂ２ｆＬｉｎｓｃ２： Ｃｘ−１ｎｓｃ２ ＃普通実行されない ００ ｆｉ−ｉｎｓ３３： ｎｓ３３ アドレス 命令 アドレス 命令 １ドレス 命令 アドレス 命令 α−１ｎｓａ５ アドレス 命令 アドレス 命令 アドレス 命令 アドレス 命令 ％１０９６１に円）
Claims (1)
- 【特許請求の範囲】 （１）第１の命令ソースからの命令を含む命令ストリー
ムを通常に処理するための第１のプロセッシング要素を
含む相互接続された一組のプロセッシング要素を備えて
構成されるディジタル処理装置において、 該プロセッシング要素の少くとも一つのプロセッシング
要素は、第１の命令ソースからの命令と同様の態様で且
つ該命令の処理順序に影響を与えることなしに、第１の
プロセッシング要素により処理される一つまたはそれ以
上の被挿入命令を挿入するための挿入手段を備えたこと
を特徴とするディジタル処理装置。 （２）前記プロセッシング要素を相互接続し且つ前記命
令を運ぶための命令パイプライン手段を備え、且つ、 前記挿入手段は、前記被挿入命令の一つまたはそれ以上
を前記命令パイプライン手段へ挿入する手段を備える請
求項１に記載のディジタル処理装置。 （３）前記被挿入命令は第１の命令ソースからの命令と
同様のフォーマットを有する請求項１に記載のディジタ
ル処理装置。 （４）前記フォーマットは選択された数のディジタル命
令ビットを包含し且つ該命令ビットの少くとも第１の組
は第１の命令フィールドを形成する請求項３に記載のデ
ィジタル処理装置。 （５）前記フォーマットは、選択されるアドレス信号を
記述するための第１の組のディジタル命令ビットと、選
択されるコマンド信号を記述するための第２の組のディ
ジタル命令ビットとを包含する請求項３に記載のディジ
タル処理装置。 （６）前記第１の命令ソースはメモリ要素を含む請求項
１に記載のディジタル処理装置。（７）前記メモリ要素
は、命令を表すディジタル値を格納するための命令キャ
ッシュ要素を含む請求項６に記載のディジタル処理装置
。 （８）前記第１のプロセッシング要素は、実行ユニット
（ＣＥＵ）を備え、該実行ユニットは、命令が前記命令
キャッシュ要素から前記ＣＥＵへ伝送されるようにする
ために、前記命令キャッシュ要素へ合図を主張するため
の手段を備える請求項７に記載のディジタル処理装置。 （９）前記命令には、前記命令キャッシュ要素により挿
入されるキャッシュ管理命令が含まれる請求項７に記載
のディジタル処理装置。 （１０）前記命令キャッシュ要素は、プログラムのステ
ップを表す命令を格納するための手段を備える請求項７
に記載のディジタル処理装置。 （１１）第１の命令ソースからの命令を含む命令ストリ
ームを通常に処理するための第１のプロセッシング要素
を含む相互接続された一組のプロセッシング要素を備え
て構成されるディジタル処理装置において、 該プロセッシング要素の少くとも一つのプロセッシング
要素は、第１の命令ソースからの命令と同様の態様で且
つ該命令の処理順序に影響を与えることなしに、第１の
プロセッシング要素により処理される一つまたはそれ以
上の被挿入命令を挿入するための挿入手段を備え、 前記一組のプロセッシング要素は、周辺装置から受信さ
れそして周辺装置へ伝送される信号を処理するために入
出力プロセッシング手段を備え、該入出力プロセッシン
グ手段は、第１の命令ソースからの命令と同様の態様で
且つ該命令の処理順序に影響を与えることなしに、第１
のプロセッシング要素により処理されるダイレクトメモ
リアクセス（ＤＭＡ）命令を挿入するために選択された
信号に応答するＤＭＡ挿入手段を備えることを特徴とす
るディジタル処理装置。 （１２）前記入出力プロセッシング手段は、周辺装置か
ら受信されそして周辺装置により伝送される信号を制御
するために周辺インターフェースユニット（ＸＩＵ）を
備える請求項１１に記載のディジタル処理装置。 （１３）前記入出力プロセッシング手段は、ディスプレ
イ装置へ伝送される信号を制御するためのグラフィック
スコントローラ手段を含む請求項１１に記載のディジタ
ル処理装置。 （１４）前記入出力プロセッシング手段には、テキスト
を表すデータ構造体をサーチするためのテキストサーチ
手段を含む請求項１１に記載のディジタル処理装置。 （１５）前記プロセッシング要素のうち少くとも選択さ
れた一つは、データを表すディジタル値を格納するため
に少くとも第１の関連のレジスタ手段を備え、且つ、 前記挿入手段は、前記少くとも一つの選択されたプロセ
ッシング要素に関連付けられた選択されたレジスタ要素
へのおよび該要素からのデータの移動を制御するために
命令を挿入する手段を備えた請求項１または請求項１１
のいずれかに記載のディジタル処理装置。 （１６）前記プロセッシング要素のうち少くとも一つの
選択されたプロセッシング要素は、データを表すディジ
タル値を格納するために少くとも第１の関連のレジスタ
手段を備え、且つ、 前記挿入手段は、前記少くとも一つの選択されたプロセ
ッシング要素に関連付けられた選択されたレジスタ要素
に格納される選択されたディジタル値に基いて選択され
た論理動作の実行を生じさせるために命令を挿入する手
段を備える請求項１または請求項１１のいずれかに記載
のディジタル処理装置。 （１７）前記プロセッシング要素のうち少くとも一つの
プロセッシング要素は、トラップ信号への応答で実行さ
れる選択されたプログラムステップを含むトラップシー
ケンスを起動するために、トラップ信号に応答するトラ
ップ手段を備え、そして前記挿入手段はトラップ信号を
発生するための命令を挿入するための手段を備える請求
項１または請求項１１のいずれかに記載のディジタル処
理装置。 （１８）前記プロセッシング要素のうち少くとも一つの
プロセッシング要素は、割込み信号への応答で実行され
る選択されたプログラムステップを含む割込みシーケン
スを起動するために、割込み信号に応答する割込み手段
を備え、そして 前記挿入手段は割込みシーケンスを起動するため命令を
挿入する手段を備える請求項１または請求項１１のいず
れかに記載のディジタル処理装置。 （１９）前記割込み手段は割込み信号への応答でトラッ
プ信号を発生するための手段を含む請求項１８に記載の
ディジタル処理装置。 （２０）一組のプロセッシング要素を相互接続し、第１
の命令ソースからの命令を含む命令ストリームを通常に
処理するよう少くとも一つの第１のプロセッシング要素
を構成し、第１の命令ソースからの命令と同様の態様で
且つ該命令の処理順序に影響を与えることなしに、第１
のプロセッシング要素により処理される一つまたはそれ
以上の被挿入命令を挿入するよう、前記プロセッシング
要素のうち少くとも一つの第２のプロセッシング要素を
構成する諸段階から構成されるディジタル処理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37032589A | 1989-06-22 | 1989-06-22 | |
| US370325 | 1989-06-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116234A true JPH03116234A (ja) | 1991-05-17 |
Family
ID=23459177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2163027A Pending JPH03116234A (ja) | 1989-06-22 | 1990-06-22 | 複数の命令ソースを有するマルチプロセッサシステム |
Country Status (6)
| Country | Link |
|---|---|
| EP (2) | EP0404559B1 (ja) |
| JP (1) | JPH03116234A (ja) |
| AT (1) | ATE218225T1 (ja) |
| CA (1) | CA2019299C (ja) |
| DE (1) | DE69033965T2 (ja) |
| ES (1) | ES2173075T3 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761413A (en) * | 1987-12-22 | 1998-06-02 | Sun Microsystems, Inc. | Fault containment system for multiprocessor with shared memory |
| CA2078315A1 (en) * | 1991-09-20 | 1993-03-21 | Christopher L. Reeve | Parallel processing apparatus and method for utilizing tiling |
| CA2078312A1 (en) | 1991-09-20 | 1993-03-21 | Mark A. Kaufman | Digital data processor with improved paging |
| US5313647A (en) * | 1991-09-20 | 1994-05-17 | Kendall Square Research Corporation | Digital data processor with improved checkpointing and forking |
| US5245563A (en) * | 1991-09-20 | 1993-09-14 | Kendall Square Research Corporation | Fast control for round unit |
| ATE294414T1 (de) | 2000-05-22 | 2005-05-15 | Infineon Technologies Ag | Sicherheits-datenverarbeitungseinheit sowie dazugehöriges verfahren |
| US7337306B2 (en) | 2000-12-29 | 2008-02-26 | Stmicroelectronics, Inc. | Executing conditional branch instructions in a data processor having a clustered architecture |
| FR2831739B1 (fr) * | 2001-10-31 | 2005-07-22 | Gemplus Card Int | Procede de mise en oeuvre securisee d'un module fonctionnel, dans un composant electronique et composant correspondant |
| CN1555005A (zh) * | 2003-12-29 | 2004-12-15 | ����ͨѶ�ɷ�����˾ | 动态循环流水线的交叠式命令提交方法 |
| US7937557B2 (en) | 2004-03-16 | 2011-05-03 | Vns Portfolio Llc | System and method for intercommunication between computers in an array |
| EP1821211A3 (en) * | 2006-02-16 | 2008-06-18 | Technology Properties Limited | Cooperative multitasking method in a multiprocessor system |
| ATE495491T1 (de) * | 2006-02-16 | 2011-01-15 | Vns Portfolio Llc | Ausführung von anweisungen direkt von der eingabequelle aus |
| US7934075B2 (en) | 2006-02-16 | 2011-04-26 | Vns Portfolio Llc | Method and apparatus for monitoring inputs to an asyncrhonous, homogenous, reconfigurable computer array |
| US7617383B2 (en) | 2006-02-16 | 2009-11-10 | Vns Portfolio Llc | Circular register arrays of a computer |
| US7966481B2 (en) | 2006-02-16 | 2011-06-21 | Vns Portfolio Llc | Computer system and method for executing port communications without interrupting the receiving computer |
| US7904615B2 (en) | 2006-02-16 | 2011-03-08 | Vns Portfolio Llc | Asynchronous computer communication |
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