JPH0310225A - Active matrix type liquid crystal display device - Google Patents
Active matrix type liquid crystal display deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
アクディブマＩ・リクス型液晶表示装置に関し、製造工
程を増加することなく、ハスライン電圧の変化が表示に
影響しないようにすることをＬＩ的とし、
マトリクス状に配列された複数個の画素電極と、該画素
電極対応に配設された薄１１タトランシスタと、前記マ
トリクスの行おまひ列対応に配設されたり゛−トハスラ
インおよびＩ・レインハスラインとを具備してなるアク
ティブマトリクス型液晶表示装置の構成において、前記
各画素電極と少なくともり゛−トハスラインとの間に、
走査順位が前位のゲートパスラインに接続されたシール
ド電極を配設した構成とする。[Detailed Description of the Invention] [Summary] Regarding the active matrix type liquid crystal display device, LI is aimed at preventing changes in the Hass line voltage from affecting the display without increasing the number of manufacturing steps, and the LI method is to prevent changes in the Hass line voltage from affecting the display. The pixel electrode includes a plurality of arranged pixel electrodes, thin 11-tatransistors arranged corresponding to the pixel electrodes, and I-to hash lines and I-rein has lines arranged corresponding to the rows and columns of the matrix. In the configuration of an active matrix type liquid crystal display device comprising:
The configuration is such that a shield electrode is connected to the gate pass line at the front in the scanning order.
本発明は、アクティブマトリクス型液晶表示１を置に係
り、特にハスラインの電位変動が表示に影響しないよう
にするだめの構造に関する。The present invention relates to an active matrix liquid crystal display 1, and particularly to a structure for preventing potential fluctuations in the lotus line from affecting the display.
近年、液晶表示装置は、ボケンｊ・テレヒ笠ての実用化
が進んでおり、さらに、高品質な表示が要−Ｒされてい
る。そういった中で、特に残像現象は著しく表示品質を
低下させるもので、これを無くず必要かある。In recent years, liquid crystal display devices have been increasingly put into practical use for TV screens and TV screens, and high-quality displays are also required. Among these, the afterimage phenomenon in particular significantly degrades display quality, and it is necessary to eliminate this phenomenon.
アクティツマ）・リクス型液晶表示装置においては、薄
膜Ｉ−ランシスクに加えるグー１−電圧の変化に４件い
、データ′市圧によって液晶セル容量ＣＬＣが変化し、
また、グー１− ＧとソースＳ間の寄生容量Ｃ＋ｉＳ＋
’ｆ’ ｌ□ ハス（Ｊ Ｂ ｌ＋ （Ｊ Ｂ ２
と画素電極Ｅ間の寄４Ｆ容量ＣＧ５１． ＣＧ５２ 、
およびトレインハスＤ １３ＤＢ、と画素電極Ｅ間の寄
生容量ＣＤ５ＩＩ Ｃｎｓ□を介して、ソ゛−ス電圧即
ら液晶セル電圧が変動する。このソース電圧の変動は、
テーク電圧の正負にかかわらず同一方向Ｑこ変動するた
め、液晶セルに正負非対称な電圧か印加されるごととな
り、これの影響により残像現象が生しる。In the Actitzma-Ricks type liquid crystal display device, the liquid crystal cell capacitance CLC changes depending on the data 'city pressure' depending on the change in the voltage applied to the thin film I-Ransisk.
Also, the parasitic capacitance C+iS+ between Goo 1-G and source S
'f' l□ Lotus (J B l+ (J B 2
4F capacitance CG51. CG52,
The source voltage, that is, the liquid crystal cell voltage fluctuates through the parasitic capacitance CD5II Cns□ between the train bus D13DB and the pixel electrode E. This source voltage variation is
Since Q varies in the same direction regardless of whether the take voltage is positive or negative, a voltage asymmetrical in positive and negative directions is applied to the liquid crystal cell every time, and an afterimage phenomenon occurs due to the influence of this.
以下、従来の液晶表示装置の等価回路及び駆動波形を第
３図ｔａ＋〜ｔｄ＋により説明する。The equivalent circuit and driving waveforms of a conventional liquid crystal display device will be explained below with reference to FIG. 3 ta+ to td+.
同図（ａ）は一つの画素を模式的に示す等価回路てあっ
て、図示の画素をｊア択するためのグー１〜ハスＧＢ、
と、走査順位が次位のケートバスＧＢ２の電圧ＶＣ，，
Ｖ、□は、同図の（Ｌ＋ｌ、 ＦＣ＋に見られる。Ｊ、
うに一つのラインの走査時間だけずれ、ＶＧＩか立ら下
がる時ＶＣＺが立ら上かる。The same figure (a) is an equivalent circuit schematically showing one pixel.
and the voltage VC of the Kate bus GB2 whose scanning order is next, VC, .
V, □ are seen in (L+l, FC+ in the same figure. J,
There is a difference in scanning time of one line, and VCZ rises when VGI falls.
（ｄｌは上記画素のドレイン電圧■０，１と、ソース電
圧Ｖ５１を示す図で、ケートハスＧ Ｂ 、が選択され
、ｌ・レインハスｌ） Ｂ 、に（ｄｌに実線で示すデ
ータ電圧が供給されると、ソースもほぼ同電位となる。(dl is a diagram showing the drain voltages 0, 1 and the source voltage V51 of the above pixel, where Katehas G B is selected and l・Reinhas l) B is supplied with the data voltage shown by the solid line to (dl). , the source will also be at almost the same potential.
次にゲートハスＧＢ２が選択され、電圧ＶＣ＋が立ち下
がり、同時に電圧ＶＧＺが立ち十かると、この変化が寄
生容量Ｃｃｓ、 ＣＧ５１． （／ＧＳ２を介してソ
ースに及び、ソース電圧■ｓ１即ち液晶セル電圧を低下
゛させる。次にゲートハスＧ Ｂ ｚの電圧ｖ１，２か
立ち下がると、その影害が寄生容量 Ｃｃ Ｓ ２を介
してソスに及び、ソース電圧ＶＳＩを史に引き下げる。Next, gate lotus GB2 is selected, voltage VC+ falls, and at the same time voltage VGZ rises, this change causes parasitic capacitance Ccs, CG51. (/GS2 to the source, causing the source voltage s1, that is, the liquid crystal cell voltage to drop.Next, when the voltage v1,2 of the gate lotus GBz falls, its influence is transmitted via the parasitic capacitance CcS2. The source voltage VSI is lowered to a lower level.
次のフレー１、でデータ電圧が正負反転した場合にも、
図示のようにソース電圧Ｖ、１は、グーＩ・ハス電圧Ｖ
ｃ＋、Ｖｃｍの立ち下がり時にやはり低下する。Even if the data voltage is reversed in the next Frame 1,
As shown in the figure, the source voltage V,1 is the Gu I-Has voltage V
c+, also decreases when Vcm falls.
そのため、液晶セル電圧は非対象波形となり、その時間
平均υＪＯとならない。これが残像現象発生の原因とな
る。Therefore, the liquid crystal cell voltage has an asymmetric waveform and does not have its time average υJO. This causes an afterimage phenomenon to occur.
一方ｌ・レインハスから供給されるテーク電圧の変化は
、寄生容量Ｃｌ１ＳＩＩＣＤＳ２を介して液晶セル、電
圧に影響し、り１：］スト−りとなって現れる。On the other hand, a change in the take voltage supplied from l.Reinhas affects the voltage of the liquid crystal cell via the parasitic capacitance Cl1SIICDS2, and appears as a stream.
上述の寄生容量を介して生じる残像現象を抑制すること
を目的として、液晶セルにス１〜レージキャパシタを設
けることか行なわれている。In order to suppress the afterimage phenomenon caused by the above-mentioned parasitic capacitance, a storage capacitor is provided in a liquid crystal cell.
しかしストレージこ１−ヤパシタを設けるには、そのた
めの工程数が増えるため、歩留りが低下するといった問
題を生じていた。However, the provision of the storage capacitor increases the number of steps required, resulting in a problem of lower yield.
本発明は、製造工程を増加することなく、ハスライン電
圧の変化か表示乙こ影響しないようにすることを＋ｈ１
的とする。The present invention makes it possible to prevent changes in the lot line voltage from being affected by the display without increasing the manufacturing process.
target
第１１Ｊ ｉ；ｌ、本発明の原理説明図である。 11th J i;l is a diagram illustrating the principle of the present invention.
同図において、ゴは薄膜トランジスタ、Ｌ Ｃは液晶セ
ル、ＣＢはゲートバスライン、１）１３はｌレインハス
ライン、Ｅは画素電極、Ｓ ｌ−１はシール１電極であ
る。In the figure, Go is a thin film transistor, LC is a liquid crystal cell, CB is a gate bus line, 1) 13 is an l line, E is a pixel electrode, and S1-1 is a seal 1 electrode.
本発明は各画素とも画素電極Ｅ；（ｉ・１，２．・・・
）とこの画素電極に隣接するゲートバスラインＧＩ３Ｇ
Ｂ、４１間に、シールド電極Ｓ ｉ−１ｉを配設し、こ
のシールド電極Ｓ Ｈｏを走査順位が一つ前のり・トハ
スラインＧ１−１に接続した構成とする。In the present invention, each pixel has a pixel electrode E; (i・1, 2...
) and the gate bus line GI3G adjacent to this pixel electrode.
A shield electrode S i-1i is disposed between B and 41, and this shield electrode S Ho is connected to the top line G1-1 in the previous scanning order.
図示の例では、注ｌ」画素を画素電極Ｉ！、２とすると
、この画素電極Ｅ２を駆動するゲートバスラインＧＢ２
の一木前のチー１−ハスラインＧ Ｂ ｌ に、当該画
素のシールド電極ＳＨｚを接続する。In the illustrated example, the pixel is connected to the pixel electrode I! , 2, the gate bus line GB2 that drives this pixel electrode E2
The shield electrode SHz of the pixel is connected to the Q1-Has line G B l in front of the first tree.
上記注目画素Ｅ２をゲートバスラインｃ Ｉ３２て駆動
した時、グー１へハスラインＧ １３゜がオンからオフ
に変化する場合と、そのラインに隣接するグー）・ハス
ラインＧＢ３かオフからオン、そしてオンからオフに変
化するときに、液晶セル電圧即ちソース電圧は、
Ｃｒ。When the pixel of interest E2 is driven by the gate bus line c I32, the case where the lotus line G13° changes from on to off, and the lotus line GB3 adjacent to that line changes from off to on and then from on to When turning off, the liquid crystal cell voltage or source voltage is Cr.
（但し、Ｃｃ、はＣｃ Ｓ ） Ｃｃ ｓ ｌ＋
Ｃｃ Ｓ ２の合成容量）により求まる電圧の変動を生
じる。しかしこれの影響は、すてに電圧がゲートのオフ
レヘル（一定（Ｉ＋￥）となっているシール１ζ電極Ｓ
Ｈ２の存在により、ソース電圧への影響は無い。つまり
、シールド電極ＳＨ２はゲートバスラインＧ Ｂ２に接
続され、このハスラインは既にオフとなっているので、
その電圧はケートのオフレヘルに一定に保たれている。(However, Cc is Cc S ) Cc s l+
This causes a voltage fluctuation determined by the combined capacitance of Cc S 2). However, the effect of this is on the seal 1ζ electrode S, where the voltage is constant (I + ¥) off the gate.
Due to the presence of H2, there is no effect on the source voltage. In other words, since the shield electrode SH2 is connected to the gate bus line GB2 and this lotus line is already turned off,
The voltage is kept constant at Kate's off level.
このシールド電極ＳＨ２の電圧は、ゲートバスラインＧ
、Ｂ２の電圧が変化すると、上記０式と同様の関係によ
り、ケートのオフレヘルを基準に変動する。この変動は
同じく上記０式と同様の関係てソース電圧に影響する。The voltage of this shield electrode SH2 is the voltage of the gate bus line G
, B2 changes, it changes based on the off-rehel of the gate due to the same relationship as the above equation 0. This variation also affects the source voltage in the same manner as in equation 0 above.
しかし、シールド電極Ｓ Ｈ２の電圧変動は、チー１〜
ハスラインＧ Ｂ ｚの電圧の変動幅に比べると凡そｌ
／１０程度であるので、これによるソース電圧の変動は
更に小さく、従来の構造に比較すると、約１／１００程
度となる。However, the voltage fluctuation of shield electrode S H2 is
Compared to the voltage fluctuation range of the lotus line G B z, it is approximately l.
Since it is about /10, the fluctuation in the source voltage due to this is even smaller, and is about 1/100 compared to the conventional structure.
従って、す′−トハスラインと画素電極間の容量ＣＧＳ
ＩＩ ＣＧ５２を介して生じるソース電圧の変動は極め
て小さくなり、ソース電圧の変動要因は、ン）■膜トラ
ンジスタＴ２のケ−１−・ソース間のＥ）：生容量ＣＣ
Ｓの影響のみとなり、これは、ゲートバスラインＧ Ｂ
３の立ち下がり時のめに生じる。従って、ソース電圧の
変動は大幅に減少し、残像が抑制される。Therefore, the capacitance CGS between the S'-tohas line and the pixel electrode
II Fluctuations in the source voltage generated via CG52 become extremely small, and the source voltage fluctuation factors are: E): Raw capacitance CC between the case 1 and the source of the membrane transistor T2
This only affects the gate bus line GB
Occurs at the falling edge of 3. Therefore, fluctuations in the source voltage are significantly reduced and afterimages are suppressed.
また、注目画素に隣接するトレインハスラインＤＢ２と
当該画素の画素電極Ｅ２との間に、シールド電極ＳＨ２
の一部を介在させることにより、このＦレインハスライ
ンＤ Ｂ。の電圧変化の影害即ちクロストークを抑制す
ることができる。Further, a shield electrode SH2 is provided between the train hash line DB2 adjacent to the pixel of interest and the pixel electrode E2 of the pixel.
By intervening a part of this F reinhas line DB. The influence of voltage changes, that is, crosstalk can be suppressed.
このように、画素電極とハスライン間にシールド電極を
介在させ、これを走査順位が前位のケートパスラインに
接続することにより、そのハスラインの電圧変動の影響
を緩和することができる。In this way, by interposing the shield electrode between the pixel electrode and the lotus line and connecting it to the gate pass line at the front in the scanning order, the influence of voltage fluctuations on the lotus line can be alleviated.
）） 以下本発明の一実施例を第２図を参照して説明する。 )) An embodiment of the present invention will be described below with reference to FIG.
本実施例は、各画素電極Ｅ、ごとに、画素電極Ｅ、と隣
接する２本のゲートバスラインＧＢ、。In this embodiment, for each pixel electrode E, there are two gate bus lines GB adjacent to the pixel electrode E.
Ｇ Ｂ ｔ−＋ との間、および画素電極Ｅ、と隣の画
素に対応するドレインハスラインＤＢｉ、、 との間に
、シールド電極ＳＨ，を設け、このシールド電極Ｓ１１
□を走査順位が前位のゲートバスラインＧ Ｂ ｉ−。A shield electrode SH is provided between the pixel electrode E and the drain lot line DBi corresponding to the adjacent pixel, and the shield electrode S11
□ is the gate bus line G B i- whose scanning order is earlier.
に接続した例である。This is an example of connecting to.
本実施例では、各画素列を選択するゲートパスラインＧ
Ｂ、を、画素電極Ｅ１に対して走査進行方向の前方側に
配置した。即ち、同図では走査は上から下に向かって進
むので、各画素に対応するゲートパスラインＣＢ、は、
画素電極Ｅ、の下側５に配置し、従って画素駆動用の薄
膜トランジスタＴ、も、画素電極Ｅ、の下側に配設しで
ある。In this embodiment, a gate pass line G for selecting each pixel column is used.
B was arranged on the front side in the scanning direction with respect to the pixel electrode E1. That is, in the figure, since scanning proceeds from top to bottom, the gate pass line CB corresponding to each pixel is
The pixel electrode E is disposed below the pixel electrode E, and therefore the pixel driving thin film transistor T is also disposed below the pixel electrode E.
このような配置としたことにより、走査順位が前位のゲ
ートバスラインＧＢ＋−＋が当該画素電極Ｅ、に隣接す
ることになる。従って、シールド電極ＳＨ，を走査順位
が前位のゲートパスラインＧＢ、−１とを一体化して形
成でき、両者の接続線と他のハスラインとの交叉をなく
すことができる。With this arrangement, the gate bus line GB+-+, which is at the front in the scanning order, is adjacent to the pixel electrode E. Therefore, the shield electrode SH, can be formed integrally with the gate pass line GB, -1 which is at the front in the scanning order, and it is possible to eliminate the intersection between the connection line between the two and other lot lines.
本実施例では、前述したようにゲートバスラインの電位
変化も、隣の画素対応のドレインハスラインの電位変化
も、ソース電圧即ら液晶セル電圧に対して殆ど影響を与
えない。従って、残像現象もクロストークも著しく減少
する。In this embodiment, as described above, neither the potential change of the gate bus line nor the potential change of the drain bus line corresponding to an adjacent pixel has almost any effect on the source voltage, that is, the liquid crystal cell voltage. Therefore, both image retention and crosstalk are significantly reduced.
本実施例のシールド電極Ｓ Ｉ−１の形成は、使用する
フォトマスクのパターンを変更するのめで実行できる。The formation of the shield electrode S I-1 in this embodiment can be performed by changing the pattern of the photomask used.
例えば、シールド電極Ｓ Ｈを画素電極Ｅと同じＩＴＯ
で形成すれば、画素電極Ｅを形成するためのフォトマス
クのパターンを一部変更するのみでよい。このほか、ゲ
ートバスラインＣ，ＢあるいはドレインハスラインＩ）
Ｂと同時に形成することも可能である。For example, the shield electrode S H is made of the same ITO as the pixel electrode E.
If the pixel electrode E is formed by forming the pixel electrode E, only a part of the pattern of the photomask for forming the pixel electrode E needs to be changed. In addition, gate bus lines C, B or drain bus line I)
It is also possible to form it simultaneously with B.
なお、本発明は」二記−実施例に限定されるものではな
く、種々変形して実施できる。It should be noted that the present invention is not limited to the second embodiment and can be implemented with various modifications.
即ち、上記一実施例では、シールド電極Ｓ １１を「コ
」の字状として、隣接する２木のデー１〜ハスラインＧ
Ｂｉ−，，Ｃ；Ｂ、 と画素電極Ｆ 、 との間と、
０
隣接する画素対応のドレインハスラインＤＢ、。That is, in the above-mentioned embodiment, the shield electrode S11 is formed into a "U" shape, and the two adjacent trees D1 to G are connected to each other.
Bi-,,C; between B, and the pixel electrode F, and
0 Drain lot line DB corresponding to adjacent pixels.
と画素電極Ｅ、との間に配設した。and the pixel electrode E.
これに対し、シールド電極Ｓ Ｈ、を画素電極Ｅ。On the other hand, the shield electrode SH and the pixel electrode E.
と隣接する２本のゲートパスライン間のめ、または隣接
するドレインハスラインの一方との間のみに配設するこ
ともできるし、画素電極の四方を囲むように配置するこ
ともできる。It can be arranged only between two adjacent gate pass lines or between one of the adjacent drain pass lines, or it can be arranged so as to surround the pixel electrode on all sides.
この場合、前者では残像現象を、後者ではクロスト−り
を低減することができる。In this case, the former can reduce the afterimage phenomenon, and the latter can reduce crosstalk.
第１図は本発明の原理説明図、
第２図は本発明の−・実施例説明図、
第３図シ１ｊ従来の問題点説明図である。
図において、′１゛は稈月模トランジスク、［ミは伸１
φ；電極、Ｇ １３ Ｌｌケグー・ハスライン、Ｄ Ｉ
’ｌはトレインハスライン、ＳＴ＋はシールド電極、Ｉ
−Ｃは液晶セルを示す。
〔発明の効果〕
以上説明したように、本発明によれば、ゲートパスライ
ン電′圧やドレインパスライン電圧の変化に対するソー
ス電圧の変動が低減されるため、残像やクロストークを
抑制することができ、また、製造工程もパスラインや画
素電極形成のためのフォトマスクパターンを変更するだ
けでよく、製造歩留りを低下させるおそれはなく、また
製造工程は簡単化される。
特開平
３
１０２２５（５）FIG. 1 is an explanatory diagram of the principle of the present invention, FIG. 2 is an explanatory diagram of an embodiment of the present invention, and FIG. 3 is an explanatory diagram of conventional problems. In the figure, '1' is the culm model transistor, [mi is the extension 1
φ; Electrode, G 13 Ll Kegu Hasslein, D I
'l is train hass line, ST+ is shield electrode, I
-C indicates a liquid crystal cell. [Effects of the Invention] As explained above, according to the present invention, fluctuations in the source voltage due to changes in the gate pass line voltage and the drain pass line voltage are reduced, so that afterimages and crosstalk can be suppressed. In addition, the manufacturing process only requires changing the photomask pattern for forming pass lines and pixel electrodes, so there is no risk of lowering the manufacturing yield, and the manufacturing process is simplified. Unexamined Japanese Patent Publication No. 3 10225 (5)
Claims (1)
該画素電極対応に配設された薄膜トランジスタ（Ｔ）と
、前記マトリクスの行および列対応に配設されたゲート
バスライン（ＧＢ）およびドレインバスライン（ＤＢ）
とを具備してなるアクティブマトリクス型液晶表示装置
の構成において、 前記各画素電極と少なくともゲートバスラインとの間に
、走査順位が前位のゲートバスラインに接続されたシー
ルド電極（ＳＨ）を配設したことを特徴とするアクティ
ブマトリクス型液晶表示装置。[Claims] A plurality of pixel electrodes (E) arranged in a matrix,
A thin film transistor (T) arranged corresponding to the pixel electrode, and a gate bus line (GB) and a drain bus line (DB) arranged corresponding to the row and column of the matrix.
In the structure of an active matrix liquid crystal display device comprising: a shield electrode (SH) connected to a gate bus line having a higher scanning order, a shield electrode (SH) is disposed between each pixel electrode and at least a gate bus line; An active matrix liquid crystal display device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146144A JPH0310225A (en) | 1989-06-07 | 1989-06-07 | Active matrix type liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146144A JPH0310225A (en) | 1989-06-07 | 1989-06-07 | Active matrix type liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310225A true JPH0310225A (en) | 1991-01-17 |
Family
ID=15401137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146144A Pending JPH0310225A (en) | 1989-06-07 | 1989-06-07 | Active matrix type liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310225A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285302A (en) * | 1992-03-30 | 1994-02-08 | Industrial Technology Research Institute | TFT matrix liquid crystal display with compensation capacitance plus TFT stray capacitance constant irrespective of mask misalignment during patterning |
| JP2012048088A (en) * | 2010-08-30 | 2012-03-08 | Hitachi Displays Ltd | Display device |
-
1989
- 1989-06-07 JP JP1146144A patent/JPH0310225A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5285302A (en) * | 1992-03-30 | 1994-02-08 | Industrial Technology Research Institute | TFT matrix liquid crystal display with compensation capacitance plus TFT stray capacitance constant irrespective of mask misalignment during patterning |
| JP2012048088A (en) * | 2010-08-30 | 2012-03-08 | Hitachi Displays Ltd | Display device |
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