JPH029754B2 - - Google Patents
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- JPH029754B2 JPH029754B2 JP55093598A JP9359880A JPH029754B2 JP H029754 B2 JPH029754 B2 JP H029754B2 JP 55093598 A JP55093598 A JP 55093598A JP 9359880 A JP9359880 A JP 9359880A JP H029754 B2 JPH029754 B2 JP H029754B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/68—Circuits for processing colour signals for controlling the amplitude of colour signals, e.g. automatic chroma control circuits
Description
【発明の詳細な説明】
この発明は、テレビジヨン映像信号において、
バツクカラーやカラーボーダなどのための色信号
発生回路あるいは映像信号の処理において輝度信
号とクロマ信号を加え合わせるデイジタル・クリ
ツプ回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a television video signal in which:
The present invention relates to a color signal generation circuit for back color, color border, etc., or a digital clip circuit that adds a luminance signal and a chroma signal in video signal processing.
映像信号の処理あるいは色信号の発生などの
際、輝度信号とクロマ信号を加え合わせる処理が
なされることがある。その際、加え合わされた結
果、作られた信号が120IREを越えたり、同期信
号の底まで届いたりすると云うことがしばしば問
題になつている。 When processing a video signal or generating a color signal, a process of adding a luminance signal and a chroma signal may be performed. At that time, it is often a problem that the signal created as a result of addition exceeds 120 IRE or reaches the bottom of the sync signal.
アナログ系では、一般に上下のクリツプ回路を
通して、適正なレベル範囲に入るようにしてい
る。デイジタル系では、信号が有限ビツト数で与
えられるため、輝度信号とクロマ信号の加算に際
し、オーバフローやアンダフローが生じ、折り返
しが起こるため、レベルの不適当に加えて、色化
けを生じると云う問題があるにもかかわらず、適
当なクリツプ回路がいまだに確立していない。た
とえば、輝度レベルがある値より大きいときに
は、クロマレベルを０にしてしまうと云つた乱暴
な処理が行われたり、あるいは何らの対策も施さ
れていない場合もあるのが現状である。 Analog systems generally use upper and lower clip circuits to keep the signal within an appropriate level range. In digital systems, the signal is given with a finite number of bits, so when adding the luminance signal and chroma signal, overflow and underflow occur, and aliasing occurs, resulting in problems such as inappropriate levels and discoloration. Despite this, a suitable clip circuit has not yet been established. For example, when the luminance level is higher than a certain value, the current situation is that rough processing such as setting the chroma level to 0 is performed, or that no countermeasures are taken at all.
この発明は、上記従来の欠点を除去するために
なされたもので、デイジタル系において、輝度信
号とクロマ信号を符号なし加算器で加え合わせる
際に、加え合わされて作られた信号を適正な範囲
に制限することができるデイジタル・クリツプ回
路を提供することを目的とする。 This invention was made in order to eliminate the above-mentioned drawbacks of the conventional technology. In a digital system, when adding a luminance signal and a chroma signal using an unsigned adder, the added signal is adjusted to an appropriate range. It is an object of the present invention to provide a digital clip circuit that can be limited.
以下、この発明のデイジタル・クリツプ回路の
実施例について図面に基づき説明するが、まず、
この発明の実施例の説明に先立ち、この発明の理
解を容易にするために、この発明の前提について
述べ、その後にこの発明の実施例の説明に移行す
ることにする。 Hereinafter, embodiments of the digital clip circuit of the present invention will be explained based on the drawings.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Prior to describing embodiments of the present invention, in order to facilitate understanding of the present invention, the premise of the present invention will be described, and then the embodiments of the present invention will be explained.
いま、信号を表現する有限ビツト数がＭビツト
であるとすると、一般に輝度信号はＭビツトの有
効桁を有する正数で与えられ、クロマ信号は（Ｍ
−１）ビツトの有効桁を有し、その上の最上位ビ
ツト（以下、MSBと云う）が正負を表わし、負
数がＭビツトの２の補数で表わされるデータ構造
を有する。そして、加算は符号なし加算器によ
る。 Now, assuming that the finite number of bits expressing a signal is M bits, the luminance signal is generally given as a positive number with M bits of significant digits, and the chroma signal is given as (M bits).
-1) It has a data structure in which the most significant bit (hereinafter referred to as MSB) represents positive or negative, and a negative number is represented by an M-bit two's complement number. The addition is performed by an unsigned adder.
一般には、加算された結果を０でない定数Ｎ
（たとえば、バースト信号の下端レベル）からＭ
ビツトの最大値（Ｍビツトのすべてが「１」の場
合）までにおさめなければならない。 Generally, the added result is a non-zero constant N
(for example, the lower end level of the burst signal) to M
It must be kept within the maximum bit value (when all M bits are "1").
この発明では、信号がこの範囲におさまらない
場合を、次の三つの場合に分けてそれぞれに対処
している。 In the present invention, cases in which the signal does not fall within this range are divided into the following three cases and each case is dealt with separately.
(1) クロマ信号が正で、かつ加算器のキヤリ出力
（オーバフロービツト）が「１」ならば、オー
バフローであると判定して、加算結果をオール
「１」（最大値）におきかえる。(1) If the chroma signal is positive and the adder's carry output (overflow bit) is "1", it is determined that there is an overflow, and the addition result is replaced with all "1" (maximum value).
(2) 加算結果が下端値Ｎより小さい場合には、加
算結果をＮにおきかえる。(2) If the addition result is smaller than the lower end value N, replace the addition result with N.
(3) クロマ信号が負でかつ加算器のキヤリ出力が
０ならば、アンダフローであると判定して、加
算結果を下端値Ｎにおきかえる。(3) If the chroma signal is negative and the adder's carry output is 0, it is determined that there is an underflow, and the addition result is replaced with the lower end value N.
以上の方針で考えると、第１図のこの発明の実
施例のように比較的簡単にデイジタル・クリツプ
回路を実現することができる。すなわち、この第
１図は、上述のように、制限範囲が０でない定数
Ｎから最大値（オール「１」）までの場合の実施
例の構成を示すブロツク図であり、第１図におけ
る１は符号なしの加算器である。この加算器１に
はクロマ信号１ａと輝度信号１ｂが入力されるよ
うになつており、クロマ信号１ａのMSBはイン
バータ２を通して２入力のアンドゲート３の第１
入力端および２入力のアンドゲート４の第２入力
端に加えられるようになつている。 Considering the above principles, it is possible to realize a digital clip circuit relatively easily as in the embodiment of the present invention shown in FIG. That is, as mentioned above, this FIG. 1 is a block diagram showing the configuration of an embodiment when the limit range is from a constant N that is not 0 to the maximum value (all "1"), and 1 in FIG. It is an unsigned adder. A chroma signal 1a and a luminance signal 1b are input to this adder 1, and the MSB of the chroma signal 1a is passed through an inverter 2 to the first gate of an AND gate 3 having two inputs.
It is adapted to be applied to the input terminal and the second input terminal of the two-input AND gate 4.
アンドゲート３の第２入力端には、加算器１の
キヤリ出力Ｃが加えられ、さらに、このキヤリ
出力Ｃはインバータ５を介してアンドゲート４
の第１入力端に転送されるようになつている。ア
ンドゲート３の出力は３ステート出力を有するセ
レクタ６の出力コントロール端子Ｃに転送され
るようになつている。 The carry output C of the adder 1 is added to the second input terminal of the AND gate 3, and furthermore, this carry output C is passed through the inverter 5 to the AND gate 4.
The signal is transferred to the first input terminal of the . The output of the AND gate 3 is transferred to an output control terminal C of a selector 6 having a 3-state output.
また、上記加算器１の出力はセレクタ６および
比較器７に転送するようになつている。比較器７
およびセレクタ６にはそれぞれ定数Ｎが加えられ
るようになつている。比較器７の出力は２入力の
オアゲート８の第２入力端に加えられ、このオア
ゲート８の第１入力端にはアンドゲート４の出力
が加えられるようになつている。このオアゲート
８の出力はセレクタ６のセレクト端子SEに転送
するようになつている。 Further, the output of the adder 1 is transferred to a selector 6 and a comparator 7. Comparator 7
A constant N is added to each of the selectors 6 and 6. The output of the comparator 7 is applied to the second input terminal of a two-input OR gate 8, and the output of the AND gate 4 is applied to the first input terminal of this OR gate 8. The output of this OR gate 8 is transferred to the select terminal SE of the selector 6.
次に、以上のように構成されたこの発明のデイ
ジタル・クリツプ回路の動作について説明する。
クロマ信号１ａと輝度信号１ｂが加算器１に入力
されてそこで加算される。その加算結果はセレク
タ６および比較器７に転送される。また、これと
同時に、クロマ信号１ａのMSBはインバータ２
を通してアンドゲート３の第１入力端に加えられ
ているとともに、このクロマ信号１ａのMSBは
直接アンドゲート４の第２入力端に加えられてい
る。 Next, the operation of the digital clip circuit of the present invention constructed as described above will be explained.
The chroma signal 1a and the luminance signal 1b are input to an adder 1 and added there. The addition result is transferred to selector 6 and comparator 7. At the same time, the MSB of the chroma signal 1a is transferred to the inverter 2.
The MSB of the chroma signal 1a is directly applied to the second input of the AND gate 4.
いま、加算器１において、クロマ信号１ａと輝
度信号１ｂとの加算結果がオーバフローしていれ
ば、キヤリ出力Ｃがアンドゲート３の第２入力
端に加えられるとともに、インバータ５を通して
アンドゲート４の第１入力端に加えられる。アン
ドゲート３では、クロマ信号１ａのMSBの反転
信号とキヤリ出力Ｃのアンドをとり、クロマ信
号１ａが正でかつキヤリ出力Ｃが「１」なら
ば、加算器１はオーバフローであると判定して、
セレクタ６の出力コントロール端子Ｃに出力
し、このセレクタ６をハイ・インピーダンスにし
て、上記(1)項の処理を実現する。つまり、加算結
果をオール「１」におきかえる。 Now, in the adder 1, if the addition result of the chroma signal 1a and the luminance signal 1b overflows, the carry output C is added to the second input terminal of the AND gate 3, and is also applied to the second input terminal of the AND gate 4 through the inverter 5. 1 input terminal. AND gate 3 performs an AND operation on the inverted signal of the MSB of chroma signal 1a and the carry output C, and if the chroma signal 1a is positive and the carry output C is "1", it is determined that adder 1 has overflowed. ,
The signal is output to the output control terminal C of the selector 6, and the selector 6 is set to high impedance to realize the process in item (1) above. In other words, the addition results are all replaced with "1".
次に、加算器１におけるクロマ信号１ａと輝度
信号１ｂとの加算結果がオーバフローしていない
とき、加算器１からキヤリ出力Ｃが出力され
ず、アンドゲート３は出力しない。このとき、加
算器１の加算結果が比較器７とセレクタ６に送ら
れる。比較器７は下端値、すなわち、定数Ｎと加
算結果を比較し、その比較の結果はオアゲート８
を通してセレクタ６のセレクト端子SEに転送さ
れる。セレクタ６には定数Ｎが入力されており、
このとき、セレクタ６により加算結果を定数Ｎに
おきかえる。かくして、上記(2)項を実現する。 Next, when the addition result of the chroma signal 1a and the luminance signal 1b in the adder 1 does not overflow, the adder 1 does not output the carry output C, and the AND gate 3 does not output. At this time, the addition result of adder 1 is sent to comparator 7 and selector 6. The comparator 7 compares the lower end value, that is, the constant N, and the addition result, and the result of the comparison is sent to the OR gate 8.
The signal is transferred to the select terminal SE of the selector 6 through the input terminal SE. A constant N is input to the selector 6,
At this time, the selector 6 replaces the addition result with a constant N. In this way, item (2) above is achieved.
また、加算器１において、クロマ信号１ａと輝
度信号１ｂとの加算結果がセレクタ６と比較器７
に送られる。このとき、クロマ信号１ａが負でか
つ加算器１のキヤリ出力Ｃが「０」であれば、
アンドゲート４から出力され、この出力はオアゲ
ート８を通してセレクタ６のセレクト端子SEに
加えられる。そして、セレクタ６には定数Ｎが加
えられているから、セレクタ６はアンドゲート４
の出力により、加算結果を定数Ｎにおきかえ、か
くして、上記(3)項を実現する。 Further, in the adder 1, the addition result of the chroma signal 1a and the luminance signal 1b is sent to the selector 6 and the comparator 7.
sent to. At this time, if the chroma signal 1a is negative and the carry output C of the adder 1 is "0",
It is output from the AND gate 4, and this output is applied to the select terminal SE of the selector 6 through the OR gate 8. Since the constant N is added to the selector 6, the selector 6 is the AND gate 4.
By the output of , the addition result is replaced with a constant N, thus realizing the above item (3).
さらに、レベルの制限範囲がＭビツトで、オー
ル「０」からオール「１」までとすると云う特別
な場合には、上記(2)項の処理が不要になり、さら
に、下端値N20として扱えるので、第２図の実施
例のように非常に簡単にデイジタル・クリツプを
実現できる。すなわち、第２図はこの発明のデイ
ジタル・クリツプ回路の第２の実施例の構成を示
すブロツク図である。 Furthermore, in the special case where the level limit range is M bits, from all 0's to all 1's, the processing in item (2) above becomes unnecessary, and furthermore, it can be treated as the lower end value N20. , a digital clip can be realized very easily as in the embodiment shown in FIG. That is, FIG. 2 is a block diagram showing the configuration of a second embodiment of the digital clip circuit of the present invention.
この第２図において、重複を避けるために、第
１図と同一部分には同一符号を付してその説明を
省略し、第１図とは異なる部分を重点的に述べる
ことにする。この第２図を第１図と比較しても明
らかなように、第２図では、第１図における比較
器７とオアゲート８が省略されている。そして、
第１図における３ステート出力を有するセレクタ
６に代えて、加算器１の出力を他の値におきかえ
ることのできる３ステート出力とクリア端子
CLRを有するすげかえ回路９が使用されている。
このすげかえ回路９の出力コントロール端子Ｃ
にはアンドゲート３の出力が導入され、クリア端
子CLRにはアンドゲート４の出力が導入される
ようになつている。なお、加算器１の出力がすげ
かえ回路９に導入されるのは云うまでもない。 In FIG. 2, in order to avoid duplication, parts that are the same as those in FIG. 1 will be given the same reference numerals and their explanations will be omitted, and parts that are different from those in FIG. 1 will be mainly described. As is clear from comparing FIG. 2 with FIG. 1, the comparator 7 and OR gate 8 in FIG. 1 are omitted in FIG. and,
In place of the selector 6 having a 3-state output in FIG. 1, a 3-state output and clear terminal that can replace the output of the adder 1 with another value.
A replacement circuit 9 with a CLR is used.
Output control terminal C of this replacement circuit 9
The output of AND gate 3 is introduced into , and the output of AND gate 4 is introduced into clear terminal CLR. It goes without saying that the output of the adder 1 is introduced into the shuffling circuit 9.
このすげかえ回路９は図に示すように２つのラ
ツチ付インバータ９1，９2で実現できる。すなわ
ち、ラツチ付インバータはＣ（出力コントロー
ル端子）に信号が加わつていない状態では入力信
号を反転出力し、Ｃに信号が加わると、出力端
子をハイインピーダンスとするものである。すげ
かえ回路９はこのラツチ付インバータ９1，９2を
直列に接続し、１段目のインバータ９1のＣに
アンドゲート４の出力CLRを導入し、２段目の
インバータ９2のＣにアンドゲート３の出力
Ｃを導入するようになつている。各インバータ９
１，９2の出力端にはプルアツプ抵抗R1，R2が接
続されている。 This switching circuit 9 can be realized with two latch inverters 9 1 and 9 2 as shown in the figure. That is, the inverter with a latch inverts the input signal when no signal is applied to C (output control terminal), and makes the output terminal high impedance when a signal is applied to C. The switching circuit 9 connects these inverters 9 1 and 9 2 with latches in series, introduces the output CLR of the AND gate 4 to C of the first stage inverter 9 1 , and introduces the output CLR of the AND gate 4 to C of the second stage inverter 9 2 . The output C of AND gate 3 is introduced. Each inverter 9
Pull-up resistors R 1 and R 2 are connected to the output terminals of 1 and 9 2 .
いま、両インバータ９1，９2のＣに信号が加
えられないときは、入力信号は２回反転して元の
信号と同じ信号となつて出力される。ここで、１
段目のインバータ９1のＣにアンドゲート４か
らのクリア信号CLRが加わると、インバータ９1
の出力端がハイインピーダンスとなり、プルアツ
プ抵抗R1により出力「１」となる。この出力
「１」は２段目のインバータ９2に供給されて反転
され、「０」となつて出力される。また、２段目
のインバータ９2のＣにアンドゲート３からの
ＯＣ信号が加わると、１段目のインバータ９1の
出力値にかかわらず、その出力端がハイ・インピ
ーダンスとなり、プルアツプ抵抗R2により出力
「１」となる。 Now, when no signal is applied to C of both inverters 9 1 and 9 2 , the input signal is inverted twice and output as the same signal as the original signal. Here, 1
When the clear signal CLR from the AND gate 4 is applied to C of the inverter 9 1 in the stage, the inverter 9 1
The output terminal becomes high impedance, and the output becomes " 1 " due to the pull-up resistor R1. This output "1" is supplied to the second stage inverter 92 , inverted, and output as "0". Furthermore, when the OC signal from the AND gate 3 is applied to C of the second-stage inverter 92 , its output terminal becomes high impedance regardless of the output value of the first-stage inverter 91 , and the pull-up resistor R2 Therefore, the output becomes "1".
この第２図において、上記(1)項の処理の場合、
すなわち、クロマ信号１ａと輝度信号１ｂが加算
器１に加えられ、その加算結果がすげかえ回路９
に転送される。この状態において、加算結果がオ
ーバフローしていれば、キヤリ出力Ｃがアンド
ゲート３の第２入力端に加えられ、アンドゲート
３はインバータ２を通過したクロマ信号１ａが正
ならば、加算結果がオーバフローしているとして
判定し、すげかえ回路９の出力コントロール端子
ＯＣを制御して、このすげかえ回路９をハイイン
ピーダンスにする。これにより、上記(1)項の処理
を実現し、加算結果をオール「１」におきかえ
る。 In this Figure 2, in the case of the processing in item (1) above,
That is, the chroma signal 1a and the luminance signal 1b are added to the adder 1, and the addition result is sent to the switching circuit 9.
will be forwarded to. In this state, if the addition result overflows, the carry output C is added to the second input terminal of the AND gate 3, and if the chroma signal 1a passed through the inverter 2 is positive, the addition result overflows. The output control terminal OC of the switching circuit 9 is controlled to make the switching circuit 9 high impedance. As a result, the processing in item (1) above is realized and the addition results are all replaced with "1".
また、クロマ信号１ａが負で、加算器１のキヤ
リ出力Ｃが「０」ならば、アンドゲート４はイ
ンバータ５を通したこのキヤリ出力Ｃとクロマ
信号１ａのMSBとのアンドをとり、すげかえ回
路９のクリア端子CLRを制御し、加算器１の加
算結果を定数Ｎ（20）におきかえる代わりに、す
げかえ回路９の出力を０にする。かくして、上記
(3)項の処理を実現する。 Further, if the chroma signal 1a is negative and the carry output C of the adder 1 is "0", the AND gate 4 ANDs the carry output C passed through the inverter 5 and the MSB of the chroma signal 1a, and then The clear terminal CLR of the circuit 9 is controlled, and instead of replacing the addition result of the adder 1 with the constant N (20), the output of the replacement circuit 9 is set to 0. Thus, the above
Achieve the processing in paragraph (3).
なお、上記第１図および第２図の実施例のいず
れの場合にも、上記(1)項、(3)項の判定をそれぞれ
アンドゲート３、アンドゲート４で行なうように
しているが、この発明はこれに限定されるもので
はなく、第３図および第４図に示すようにしても
よい。 Note that in both the embodiments shown in FIGS. 1 and 2 above, the determinations in (1) and (3) above are made by AND gate 3 and AND gate 4, respectively. The invention is not limited to this, but may be made as shown in FIGS. 3 and 4.
すなわち、上記(1)項の処理を行うに際し、加算
結果のオーバフローの判定は第３図に示すような
回路を使用してもよい。 That is, when carrying out the process in item (1) above, a circuit as shown in FIG. 3 may be used to determine whether the addition result overflows.
第３図は３入力のアンドゲート１０を使用し、
その第１入力端には輝度信号１ｂのMSBを導入
し、第２入力端にはインバータ１１を介してクロ
マ信号１ａのMSBを導入し、第３入力端にはイ
ンバータ１２を介して、加算器１の出力１ｃの
MBを入力するようにし、アンドゲート１０の出
力をセレクタ６あるいすげかえ回路９の出力コン
トロール端子Ｃに送出するようになつている。 Figure 3 uses a three-input AND gate 10,
The MSB of the luminance signal 1b is introduced into the first input terminal, the MSB of the chroma signal 1a is introduced into the second input terminal via the inverter 11, and the MSB of the chroma signal 1a is introduced via the inverter 12 into the third input terminal. 1 output 1c
MB is input, and the output of the AND gate 10 is sent to the selector 6 or the output control terminal C of the switching circuit 9.
この場合、輝度信号１ｂのMSBが「１」で、
クロマ信号１ａのMSBが「０」で、かつ加算器
１の出力１ｃのMSBが「０」の場合にオーバフ
ローとして、アンドゲート１０が判定するように
している。 In this case, the MSB of the luminance signal 1b is "1",
If the MSB of the chroma signal 1a is "0" and the MSB of the output 1c of the adder 1 is "0", the AND gate 10 determines that an overflow has occurred.
また上記(3)項の処理、すなわち、加算器１の加
算結果がアンダーフローであると判定する手段と
しては、第４図にす回路を使用してもよい。この
第４図において、３入力のアンドゲート１３の第
１入力端には、インバータ１４を介して輝度信号
１ｂのMSBが入力し、第２入力端にはクロマ信
号１ａのMSBが入力し、第３入力端には加算器
１の出力１ｃのMSBが入力するようにし、アン
ドゲート１３の出力を第１図のセレクタ６のセレ
クト端子SEあるいは第２図のすげかえ回路９の
クリア端子CLRに転送するようにしてもよい。 Furthermore, the circuit shown in FIG. 4 may be used as a means for processing the above item (3), that is, determining that the addition result of the adder 1 is an underflow. In FIG. 4, the MSB of the luminance signal 1b is input to the first input terminal of the three-input AND gate 13 via the inverter 14, the MSB of the chroma signal 1a is input to the second input terminal, and the MSB of the chroma signal 1a is input to the second input terminal. The MSB of the output 1c of the adder 1 is input to the 3 input terminal, and the output of the AND gate 13 is transferred to the select terminal SE of the selector 6 in Fig. 1 or the clear terminal CLR of the exchange circuit 9 in Fig. 2. You may also do so.
この場合、アンダフローの判定は、輝度信号１
ｂのMSBが「０」で、クロマ信号１ａのMSBが
「１」で、かつ加算器１の出力１ｃのMSBが
「１」であると、アンダーフローとして判定し、
セレクタ６において、加算結果を定数Ｎにおきか
えるか、あるいはすげかえ回路９において出力を
０にする。 In this case, underflow is determined by luminance signal 1
If the MSB of b is "0", the MSB of the chroma signal 1a is "1", and the MSB of the output 1c of the adder 1 is "1", it is determined as an underflow,
The selector 6 replaces the addition result with a constant N, or the replacement circuit 9 sets the output to 0.
以上のよう、この発明のデイジタル・クリツプ
回路によれば、クロマ信号と輝度信号の加算結果
がオーバフローであるかあるいはアンダフローで
あるか判定し、加算結果がオーバフローあるいは
アンダフローであると判定された場合にはこの加
算結果を他の値におきかえるようにしたので、簡
単な回路構成でクロマ信号と輝度信号の加算に際
し、符号なし加算器でもデイジタル的に加算器の
出力の信号レベルを適正範囲にクリツプすること
が可能となる。 As described above, according to the digital clip circuit of the present invention, it is determined whether the addition result of a chroma signal and a luminance signal is an overflow or an underflow, and it is determined that the addition result is an overflow or an underflow. In this case, this addition result can be replaced with another value, so when adding a chroma signal and a luminance signal with a simple circuit configuration, even an unsigned adder can digitally adjust the signal level of the adder's output to an appropriate range. It becomes possible to clip.
第１図この発明のデイジタル・クリツプ回路の
一実施例の構成を示すブロツク図、第２図はこの
発明のデイジタル・クリツプ回路の他の実施例の
構成を示すブロツク図、第３図はこの発明デイジ
タル・クリツプ回路における加算結果のオーバフ
ローを判定する回路の他の実施例を示すブロツク
図、第４図この発明のデイジタル・クリツプ回路
における加算結果のアンダーフローを判定する回
路の他の実施例を示すブロツク図である。
１……加算器、２，５，１１，１２，，１４…
…インバータ、３，４，１０，１３……アンドゲ
ート、６……セレクタ、７……比較器、９……す
げかえ回路。
FIG. 1 is a block diagram showing the configuration of one embodiment of the digital clip circuit of the present invention, FIG. 2 is a block diagram showing the configuration of another embodiment of the digital clip circuit of the present invention, and FIG. 3 is the block diagram of the digital clip circuit of the present invention. FIG. 4 is a block diagram showing another embodiment of the circuit for determining an overflow of the addition result in the digital clip circuit; FIG. 4 shows another embodiment of the circuit for determining the underflow of the addition result in the digital clip circuit of the present invention. It is a block diagram. 1...Adder, 2, 5, 11, 12,, 14...
...Inverter, 3, 4, 10, 13...AND gate, 6...Selector, 7...Comparator, 9...Replacement circuit.
Claims (1)
と、この加算器１の加算結果が有効範囲をオーバ
ーフローしているか否かを判定する第１の判定手
段２，３または１０，１１，１２と、上記加算器
の加算結果が有効範囲をアンダーフローしている
か否かを判定する第２の判定手段４，５または１
３，１４と、上記第１の判定手段２，３または１
０，１１，１２が上記加算結果をオーバーフロー
として判定したとき上記加算結果を上記有効範囲
の最大値におきかえ、上記第２の判定手段４，５
または１３，１４が上記加算結果をアンダーフロ
ーとして判定したとき上記加算結果を上記有効範
囲の最小値におきかえる回路６または９とからな
るデイジタル・クリツプ回路。1 Adder 1 that adds the chroma signal and luminance signal
and a first determining means 2, 3 or 10, 11, 12 for determining whether the addition result of the adder 1 overflows the effective range; Second determining means 4, 5 or 1 for determining whether or not
3, 14 and the first determining means 2, 3 or 1
0, 11, and 12 determine that the addition result is an overflow, the addition result is replaced with the maximum value of the effective range, and the second determination means 4, 5
Or a digital clip circuit comprising a circuit 6 or 9 which replaces the addition result with the minimum value of the effective range when the addition result is determined to be an underflow in the circuits 13 and 14.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359880A JPS5718181A (en) | 1980-07-09 | 1980-07-09 | Digital clipping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359880A JPS5718181A (en) | 1980-07-09 | 1980-07-09 | Digital clipping circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5718181A JPS5718181A (en) | 1982-01-29 |
| JPH029754B2 true JPH029754B2 (en) | 1990-03-05 |
Family
ID=14086744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9359880A Granted JPS5718181A (en) | 1980-07-09 | 1980-07-09 | Digital clipping circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5718181A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034666A (en) * | 1990-04-13 | 1991-07-23 | Thomson Consumer Electronics, Inc. | Power supply for an electrode of a CRT |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3911476A (en) * | 1973-03-20 | 1975-10-07 | Rca Corp | Color picture/sound record |
| JPS5184515A (en) * | 1975-01-22 | 1976-07-23 | Hitachi Ltd | |
| JPS51130117A (en) * | 1975-05-06 | 1976-11-12 | Nec Corp | Video signal clipping circuit |
| US4200881A (en) * | 1976-08-09 | 1980-04-29 | Rca Corporation | Encoding and transcoding apparatus for video disc systems |
-
1980
- 1980-07-09 JP JP9359880A patent/JPS5718181A/en active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3911476A (en) * | 1973-03-20 | 1975-10-07 | Rca Corp | Color picture/sound record |
| JPS5184515A (en) * | 1975-01-22 | 1976-07-23 | Hitachi Ltd | |
| JPS51130117A (en) * | 1975-05-06 | 1976-11-12 | Nec Corp | Video signal clipping circuit |
| US4200881A (en) * | 1976-08-09 | 1980-04-29 | Rca Corporation | Encoding and transcoding apparatus for video disc systems |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5718181A (en) | 1982-01-29 |
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