JPH0294946A - D channel access circuit - Google Patents
D channel access circuitInfo
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- JPH0294946A JPH0294946A JP63246641A JP24664188A JPH0294946A JP H0294946 A JPH0294946 A JP H0294946A JP 63246641 A JP63246641 A JP 63246641A JP 24664188 A JP24664188 A JP 24664188A JP H0294946 A JPH0294946 A JP H0294946A
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- 230000005540 biological transmission Effects 0.000 claims description 9
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＣＩＴＴ （国際電信電話諮問委員会）勧
告１．４３０インタフエースにおけるＤチャネルアクセ
ス回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to D-channel access circuits in the CCITT (International Telegraph and Telephone Consultative Committee) Recommendation 1.430 interface.
ＣＣＩＴＴ勧告１．４３０準拠のＴ Ｅ （Ｔｅｒｍｉ
ｎａｌ Ｅｑｕｉｐｍｅｎ ｔ）側のＤチャネルアクセ
ス回路には、レイヤ１側回路に備えられて、レイヤ２側
回路から人力されるＤチャネル信号を、Ｄチャネル送出
信号として出力するものがある。入力されるＤチャネル
信号は、データ通信におけるダイヤル信号等を運ぶ信号
チャネルに係る信号である。T E (Termi) compliant with CCITT Recommendation 1.430
Some D channel access circuits on the layer 1 side circuit output a D channel signal manually inputted from the layer 2 side circuit as a D channel transmission signal. The input D channel signal is a signal related to a signal channel that carries dial signals and the like in data communication.
このようなりチャネルアクセス回路の一例を第２図に示
す。第２図において、レイヤ２側回路からのＤチャネル
信号ｆが、レイヤ１側回路のＤチャネルアクセス回路の
ゲート２１に入力される。そして、レイヤ２側回路から
Ｄチャネルアクセス要求信号ｇがゲート２１に入力され
ると、ゲート２１がＤチャネル信号ｆをレイヤ１でのＤ
チャネル送出信号りとして出力する。An example of such a channel access circuit is shown in FIG. In FIG. 2, the D channel signal f from the layer 2 side circuit is input to the gate 21 of the D channel access circuit of the layer 1 side circuit. Then, when the D channel access request signal g is input from the layer 2 side circuit to the gate 21, the gate 21 transfers the D channel signal f to the D channel access request signal g in the layer 1 side.
Output as channel transmission signal.
上述した従来のＤチャネルアクセス回路は、Ｄチャネル
信号の送出要求の場合、レイヤｌ側回路とレイヤ２側回
路との間で、Ｄチャネル信号そのものとそれに加えてＤ
チャネルアクセス要求信号の２つを必要とする欠点を有
している。In the case of a D channel signal transmission request, the conventional D channel access circuit described above transmits the D channel signal itself and the D channel signal itself between the layer I side circuit and the layer 2 side circuit.
It has the disadvantage of requiring two channel access request signals.
本発明の目的は、このような欠点を除去し、Ｄチャネル
アクセス要求信号を設けることな（、入力されるＤチャ
ネル信号を出力できるＤチャネルアクセス回路を提供す
ることにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate such drawbacks and provide a D channel access circuit that can output an input D channel signal without providing a D channel access request signal.
本発明は、入力されるＤチャネル信号を、Ｄチャネル送
出信号として送出するＤチャネルアクセス回路であって
、
前記Ｄチャネル信号の２進“０”を検出してセット信号
を出力し、前記Ｄチャネル信号の２進“１”の所定数連
続を検出してリセット信号を出力する検出手段と、
前記検出手段からのセット信号とリセット信号とに基づ
いて、前記Ｄチャネル信号をＤチャネル送出信号として
送出する送出手段とを有することを特徴としている。The present invention is a D channel access circuit that sends out an input D channel signal as a D channel sending signal, which detects a binary "0" of the D channel signal and outputs a set signal, and detection means for detecting a predetermined number of consecutive binary "1"s in the signal and outputting a reset signal; and based on the set signal and reset signal from the detection means, sending out the D channel signal as a D channel transmission signal. It is characterized by having a sending means for.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例を示す回路図である。この
Ｄチャネルアクセス回路は、レイヤ１側回路に備えられ
ており、検出部１１．１２と、ゲート１３、１４．１５
とで構成される。FIG. 1 is a circuit diagram showing one embodiment of the present invention. This D channel access circuit is provided in the layer 1 side circuit, and includes a detection section 11.12, gates 13 and 14.15.
It consists of
このような構成のＤチャネルアクセス回路において、検
出部１１と検出部１２とは、入力されるＤチャネル信号
ａの特性を利用して、Ｄチャネルの２進“０”を検出し
、Ｄチャネルの２進“１”連続７個を検出する。そして
、２進“０″を検出する検出部１１が、２進“０”の検
出信号を、セット信号すとしてゲート１３に出力する。In the D channel access circuit having such a configuration, the detection unit 11 and the detection unit 12 utilize the characteristics of the input D channel signal a to detect the binary “0” of the D channel, and detect the binary “0” of the D channel. Detect seven consecutive binary “1”s. Then, the detection unit 11 that detects the binary "0" outputs the detection signal of the binary "0" to the gate 13 as a set signal.
また、２進“１”連続７個を検出する検出部１２が、２
進“１”連続７個の検出信号を、リセット信号Ｃとして
ゲート１４に出力する。In addition, the detection unit 12 that detects seven consecutive binary “1”
A detection signal of seven consecutive "1" digits is outputted to the gate 14 as a reset signal C.
ゲート１３とゲート１４とは、フリップフロップを構成
しており、人力されるセット信号すとリセット信号ｄと
に基づいて、出力信号ｄをゲート１５の他方の入力端子
に出力する。Gate 13 and gate 14 constitute a flip-flop, and output signal d to the other input terminal of gate 15 based on a set signal and a reset signal d that are input manually.
ゲート１５は、一方の入力端子にＤチャネル信号ａが入
力され、他方の入力端子に入力される出力信号に基づい
て、Ｄチャネル信号ａをレイヤ１側回路のＤチャネル送
出信号ｅとして送出する。The gate 15 receives the D channel signal a at one input terminal, and transmits the D channel signal a as the D channel transmission signal e to the layer 1 side circuit based on the output signal input to the other input terminal.
次に、本実施例の動作について説明する。Next, the operation of this embodiment will be explained.
レイヤ２側回路からＤチャ′ネル信号ａが出力されると
、このＤチャネル信号ａがゲート１５の一方の入力端子
と、検出部１１．１２とに入力される。Ｄチャネル信号
ａが入力されると、検出部１１がＤチャネル信号ａにお
ける、２進“Ｏ”の検出をする。When the D-channel signal a is output from the layer 2 side circuit, this D-channel signal a is input to one input terminal of the gate 15 and the detection section 11.12. When the D channel signal a is input, the detection unit 11 detects a binary "O" in the D channel signal a.
そして、検出部１１が２進“０”の検出信号をセット信
号すとして、ゲート１３に出力する。一方、Ｄチャネル
信号ａが入力されると、検出部１２がＤチャネル信号ａ
における、２進“１”の７個連続を検出する。そして、
検出部１２が２進“１”の７個連続検出信号をリセット
信号Ｃとして、ゲート１４に出力する。このセット信号
すとリセット信号Ｃに基づいて、ゲート１３とゲート１
４とで構成されるフリップフロップが出力信号ｄを、ゲ
ー目５の他方の入力端子に出力する。一方の入力端子に
Ｄチャネル信号ａが入力されているゲート１５は、他方
の入力端子に入力される出力信号ｄが２進“１”のとき
、Ｄチャネル信号ａを、レイヤ１側回路としてのＤチャ
ネル送出信号ｅとして出力する。また、入力される出力
信号ｄが２進“０”のとき、ゲー目５はＤチャネル信号
ａの通過を阻止する。Then, the detection section 11 outputs a binary "0" detection signal to the gate 13 as a set signal. On the other hand, when the D channel signal a is input, the detection unit 12 detects the D channel signal a.
Detect seven consecutive binary "1"s in . and,
The detection unit 12 outputs seven consecutive detection signals of binary "1" as a reset signal C to the gate 14. Based on this set signal and reset signal C, gate 13 and gate 1
4 outputs the output signal d to the other input terminal of the game 5. When the output signal d input to the other input terminal is binary "1", the gate 15 to which the D channel signal a is input to one input terminal inputs the D channel signal a to the layer 1 side circuit. It is output as a D channel transmission signal e. Further, when the input output signal d is a binary "0", the gate 5 blocks the passage of the D channel signal a.
このようにして本実施例は、Ｄチャネルの２進“０”検
出信号をセット信号とし、Ｄチャネルの２進“１”連続
７検出信号をリセット信号とするフリップフロップ、す
なわちゲート信号作成回路を有し、この回路からの出力
信号でＤチャネル信号のゲートをとるので、レイヤｌと
してのＤチャネル送出信号を出力できる。In this way, this embodiment uses a flip-flop, that is, a gate signal generation circuit, which uses the D channel binary "0" detection signal as a set signal and uses the D channel binary "1" detection signal for seven consecutive detection signals as a reset signal. Since the output signal from this circuit gates the D channel signal, it is possible to output the D channel transmission signal as layer I.
以上説明したように本発明は、Ｄチャネル送出用の信号
として特にＤチャネルアクセス要求信号を設けることな
く、Ｄチャネル送出信号を送出できる。As described above, according to the present invention, a D channel transmission signal can be transmitted without specifically providing a D channel access request signal as a D channel transmission signal.
第１図は、本発明の一実施例を示す回路図、第２図は、
従来のＤチャネルアクセス回路の−例を示す回路図であ
る。
１１゜
１２・
・検出部
１３゜
１４゜
１５・
・ゲートFIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing an embodiment of the present invention.
1 is a circuit diagram illustrating an example of a conventional D channel access circuit; FIG. 11゜12・・Detection part 13゜14゜15・・Gate
Claims (1)
号として送出するＤチャネルアクセス回路であって、 前記Ｄチャネル信号の２進“０”を検出してセット信号
を出力し、前記Ｄチャネル信号の２進“１”の所定数連
続を検出してリセット信号を出力する検出手段と、 前記検出手段からのセット信号とリセット信号とに基づ
いて、前記Ｄチャネル信号をＤチャネル送出信号として
送出する送出手段とを有することを特徴とするＤチャネ
ルアクセス回路。(1) A D channel access circuit that sends out an input D channel signal as a D channel sending signal, which detects binary "0" of the D channel signal and outputs a set signal, and outputs a set signal to signal the D channel signal. detection means for detecting a predetermined number of consecutive binary "1"s and outputting a reset signal; and based on the set signal and reset signal from the detection means, transmitting the D channel signal as a D channel transmission signal. A D channel access circuit comprising: sending means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246641A JP2767830B2 (en) | 1988-09-30 | 1988-09-30 | D channel access circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246641A JP2767830B2 (en) | 1988-09-30 | 1988-09-30 | D channel access circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294946A true JPH0294946A (en) | 1990-04-05 |
| JP2767830B2 JP2767830B2 (en) | 1998-06-18 |
Family
ID=17151433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246641A Expired - Lifetime JP2767830B2 (en) | 1988-09-30 | 1988-09-30 | D channel access circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767830B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001349364A (en) * | 2000-11-15 | 2001-12-21 | Tok Bearing Co Ltd | Damper and its manufacturing method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074839A (en) * | 1983-09-30 | 1985-04-27 | Toshiba Corp | Repeater device |
| JPS63227247A (en) * | 1987-03-17 | 1988-09-21 | Fujitsu Ltd | Inspecting device for d-channel echo function of isdn network |
-
1988
- 1988-09-30 JP JP63246641A patent/JP2767830B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074839A (en) * | 1983-09-30 | 1985-04-27 | Toshiba Corp | Repeater device |
| JPS63227247A (en) * | 1987-03-17 | 1988-09-21 | Fujitsu Ltd | Inspecting device for d-channel echo function of isdn network |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001349364A (en) * | 2000-11-15 | 2001-12-21 | Tok Bearing Co Ltd | Damper and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2767830B2 (en) | 1998-06-18 |
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