JPH0256851B2 - - Google Patents
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- JPH0256851B2 JPH0256851B2 JP58017249A JP1724983A JPH0256851B2 JP H0256851 B2 JPH0256851 B2 JP H0256851B2 JP 58017249 A JP58017249 A JP 58017249A JP 1724983 A JP1724983 A JP 1724983A JP H0256851 B2 JPH0256851 B2 JP H0256851B2
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- inverter
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- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 235000002597 Solanum melongena Nutrition 0.000 description 1
- 244000061458 Solanum melongena Species 0.000 description 1
- 244000145845 chattering Species 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
本発明はフリツプフロツプ回路に係り、逆連動
のスイツチの夫々の一方の端子に第１のラツチ回
路、その夫々の他方の端子に第２のラツチ回路を
接続した構成とし、時定数回路や微分回路を必要
とせず、又、クロツク信号等を必要とせず、簡単
な回路構成で、外部雑音等の影響なく安定に動作
し得るフリツプフロツプ回路を提供することを目
的とする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a flip-flop circuit, which has a structure in which a first latch circuit is connected to one terminal of each of reverse interlocking switches, and a second latch circuit is connected to the other terminal of each of the reversely linked switches. To provide a flip-flop circuit which does not require a time constant circuit or a differential circuit, does not require a clock signal, etc., has a simple circuit configuration, and can operate stably without being affected by external noise.
従来のフリツプフロツプには時定数回路や微分
回路等を必要としたものがあり、回路を簡単に構
成し得ず、又、外部雑音等の影響を受け易く、安
定に動作し得ない欠点があつた。又、従来、特に
外部入力信号と同期をとる必要のあるものではク
ロツク信号を必要とし、この点からも回路を簡単
に構成し得ない欠点があつた。 Some conventional flip-flops required time constant circuits, differentiating circuits, etc., which meant that the circuits could not be constructed easily, were easily affected by external noise, and did not operate stably. . Furthermore, conventional devices that require synchronization with external input signals require a clock signal, which also has the drawback that the circuit cannot be constructed easily.
本発明は上記欠点を除去したものであり、以
下、図面と共にその各実施例について説明する。 The present invention eliminates the above-mentioned drawbacks, and embodiments thereof will be described below with reference to the drawings.
第１図は本発明になるフリツプフロツプ回路の
第１実施例の回路図を示す。同図中、S1，S2は逆
連動のスイツチで、一方のスイツチの可動接片が
空端子に接続されている時（オフ状態）、他方の
スイツチの可動接片が回路を接続されている端子
に接続される（オン状態）ように構成されてお
り、入力トリガパルス或いは手動等により夫々の
可動接片を夫々の端子に切換接続し得る構成とさ
れている。インバータI1，I2は縦続接続されてお
り、その入、出力間には帰還抵抗R1が接続され
ている。インバータI1，I2、抵抗R1にて第１のラ
ツチ回路が構成されている。インバータI1の入力
はスイツチS1の可動接片に、その出力は出力端子
２に接続されており、インバータI2の出力は出力
端子１及びスイツチS2の可動接片に夫々接続され
ている。 FIG. 1 shows a circuit diagram of a first embodiment of a flip-flop circuit according to the present invention. In the figure, S 1 and S 2 are reversely linked switches, and when the movable contact piece of one switch is connected to an empty terminal (off state), the movable contact piece of the other switch is connected to the circuit. The movable contact piece is configured to be connected to the respective terminal (on state), and each movable contact piece can be switched and connected to the respective terminal by an input trigger pulse or manually. Inverters I 1 and I 2 are connected in cascade, and a feedback resistor R 1 is connected between their input and output. A first latch circuit is composed of inverters I 1 , I 2 and resistor R 1 . The input of the inverter I 1 is connected to the movable contact of the switch S 1 , and its output is connected to the output terminal 2, and the output of the inverter I 2 is connected to the output terminal 1 and the movable contact of the switch S 2 , respectively. .
インバータI3，I4は縦続接続されており、その
入、出力間には帰還抵抗R2が接続されている。
インバータI3，I4、抵抗R2にて第２のラツチ回路
が構成されている。インバータI3の入力はスイツ
チS2の端子ａに、その出力はスイツチS1の端子ｂ
に夫々接続されている。 Inverters I 3 and I 4 are connected in series, and a feedback resistor R 2 is connected between their input and output.
A second latch circuit is composed of inverters I 3 and I 4 and resistor R 2 . The input of inverter I3 is connected to terminal a of switch S2 , and its output is connected to terminal b of switch S1 .
are connected to each other.
いま、スイツチS1，S2の可動接片が端子ａに接
続されている状態でインバータI1の入力がＬレベ
ルであるとすると、出力端子１はＬレベル、出力
端子２はＨレベルである。このとき、インバータ
I1の入力は抵抗R1にてインバータI2の出力である
Ｌレベルが保持されている。一方、インバータI3
の入力はＬレベル、その出力はＨレベル、インバ
ータI4の出力はＬレベルとされる。 Now, assuming that the movable contacts of switches S 1 and S 2 are connected to terminal a and the input of inverter I 1 is at L level, output terminal 1 is at L level and output terminal 2 is at H level. . At this time, the inverter
The input of I1 is held at L level, which is the output of inverter I2 , by resistor R1 . Meanwhile, inverter I 3
The input of inverter I4 is at L level, its output is at H level, and the output of inverter I4 is at L level.
ここで、スイツチS1，S2の可動接片が端子ｂに
接続されると、インバータI3の入力はインバータ
I2の出力から切離されるが、インバータI3の入力
は抵抗R2によりＬレベルのままに保持されてい
るのでその出力はＨレベルのままである。インバ
ータI3の出力インピーダンスは抵抗R1の抵抗値に
比して小さいので、インバータI1の入力はインバ
ータI3の出力よりＨレベルとされ、これにより、
出力端子１はＨレベル、出力端子２はＬレベルと
なる。スイツチS1，S2の可動接片が端子ａに接続
されると、インバータI1の入力はインバータI3の
出力から切離されるが、インバータI1の入力は抵
抗R1によりＨレベルのままり保持されているの
で、出力端子１はＨレベル、出力端子２はＬレベ
ルのままである。このとき、インバータI3の入力
はインバータI2の出力に接続され、インバータI2
の出力インピーダンスは抵抗R2の抵抗値に比し
て小さいので、インバータI3の入力はＨレベルと
され、その出力はＬレベル、インバータI4の出力
はＨレベルとされる。 Here, when the movable contacts of switches S 1 and S 2 are connected to terminal b, the input of inverter I 3 is connected to the inverter
Although it is disconnected from the output of inverter I2 , the input of inverter I3 is held at L level by resistor R2 , so its output remains at H level. Since the output impedance of the inverter I3 is smaller than the resistance value of the resistor R1 , the input of the inverter I1 is set to a higher level than the output of the inverter I3 .
Output terminal 1 is at H level, and output terminal 2 is at L level. When the movable contacts of switches S 1 and S 2 are connected to terminal a, the input of inverter I 1 is disconnected from the output of inverter I 3 , but the input of inverter I 1 remains at H level due to resistor R 1 . Therefore, output terminal 1 remains at H level and output terminal 2 remains at L level. At this time, the input of inverter I 3 is connected to the output of inverter I 2 , and inverter I 2
Since the output impedance of is smaller than the resistance value of resistor R2 , the input of inverter I3 is set to H level, its output is set to L level, and the output of inverter I4 is set to H level.
次に、スイツチS1，S2の可動接片が端子ｂに接
続されると、インバータI3の入力はインバータI2
の出力から切離されるが、インバータI3の入力は
抵抗R2によりＨレベルのままに保持されている
のでその出力はＬレベルのままである。このと
き、インバータI1の入力はインバータI3の出力に
接続されるので、インバータI1の入力はＬレベル
とされ、これにより、出力端子１はＬレベル、出
力端子２はＨレベルとされる。以下、このような
動作が繰返される。 Next, when the movable contacts of switches S 1 and S 2 are connected to terminal b, the input of inverter I 3 is connected to inverter I 2
However, since the input of inverter I3 is held at H level by resistor R2 , its output remains at L level. At this time, the input of inverter I 1 is connected to the output of inverter I 3 , so the input of inverter I 1 is set to L level, thereby setting output terminal 1 to L level and output terminal 2 to H level. . Thereafter, such operations are repeated.
即ち、スイツチS1，S2の可動接片が端子ｂに切
換接続された時点で、出力端子１，２のレベルが
交互に反転する。 That is, when the movable contacts of switches S 1 and S 2 are switched and connected to terminal b, the levels of output terminals 1 and 2 are alternately inverted.
このように、本実施例回路では、直列接続され
た２個のインバータ及びその入、出力間に接続さ
れた帰還抵抗を有し、その入力が切離されても帰
還抵抗により入力、出力を同じ状態に保持し得る
ラツチ回路を、スイツチS1，S2に対して夫々図示
の状態で接続したため、従来回路の如き時定数回
路や微分回路等がなくても入力トリガ信号に応じ
て夫々状態が反転する出力信号を取出し得る。 In this way, the circuit of this embodiment has two inverters connected in series and a feedback resistor connected between their inputs and outputs, and even if the inputs are disconnected, the feedback resistor keeps the inputs and outputs the same. Since a latch circuit that can maintain the state is connected to the switches S 1 and S 2 in the state shown in the figure, the state of each switch can be changed according to the input trigger signal without the need for a time constant circuit or differentiating circuit as in conventional circuits. An inverted output signal can be obtained.
第２図は本発明回路の第２実施例の回路図を示
し、同図中、第１図と同一構成部分には同一番
号、同一符号を付す。このものは、第１図中、ス
イツチS1，S2をＣ−MOSによるアナログスイツ
チSW1，SW2で構成し、これらのオン、オフ制御
をスイツチＳ、コンデンサC1、インバータI5，
I6、抵抗R3〜R5にて構成される回路にて行なう
ものである。アナログスイツチSW1，SW2は端子
ｃ，ｄをＨレベルにするとオン、Ｌレベルにする
とオフとなるように構成されている。インバータ
I5，I6は縦続接続されており、その入、出力間に
は帰還抵抗R3が接続されている。スイツチSW1
の端子ｃはインバータI5の出力に、その端子ｅは
インバータI3の出力に接続されており、スイツチ
SW2の端子ｄはインバータI6の出力に、その端子
ｆはインバータI3の入力に夫々接続されている。 FIG. 2 shows a circuit diagram of a second embodiment of the circuit of the present invention, in which the same components as in FIG. 1 are given the same numbers and symbols. In this device, switches S 1 and S 2 in FIG. 1 are composed of C-MOS analog switches SW 1 and SW 2 , and their on/off control is performed by switch S, capacitor C 1 , inverter I 5 ,
This is carried out by a circuit composed of I 6 and resistors R 3 to R 5 . The analog switches SW 1 and SW 2 are configured to be turned on when the terminals c and d are set to H level, and turned off when set to L level. inverter
I 5 and I 6 are connected in cascade, and a feedback resistor R 3 is connected between the input and output. Switch SW 1
Its terminal c is connected to the output of inverter I 5 , and its terminal e is connected to the output of inverter I 3 , and the switch
The terminal d of SW 2 is connected to the output of the inverter I 6 , and the terminal f thereof is connected to the input of the inverter I 3 .
いま、スイツチＳがオフの場合、コンデンサ
C1は電源VCCによつて充電され、インバータI5の
入力はＨレベル、その出力はＬレベル、インバー
タI6の出力はＨレベルとされ、これにより、スイ
ツチSW1はオフ（端子ｅ，ｇ間間放）、スイツチ
SW2はオン（端子ｆ，ｈ間導通）とされる。この
状態は第１図示の回路のスイツチS1，S2の状態と
同じであり、このとき、インバータI1の入力がＬ
レベルで、出力端子１はＬレベル、出力端子２は
Ｈレベルであるとする。 If switch S is currently off, the capacitor
C 1 is charged by the power supply V CC , the input of inverter I 5 is set to H level, its output is set to L level, and the output of inverter I 6 is set to H level, thereby turning off switch SW 1 (terminals e, g intermittent release), switch
SW 2 is turned on (conduction between terminals f and h). This state is the same as the state of switches S 1 and S 2 in the circuit shown in the first diagram, and at this time, the input of inverter I 1 is low.
Assume that output terminal 1 is at L level and output terminal 2 is at H level.
ここで、スイツチＳをオンにすると、コンデン
サC1に充電されていた電荷はスイツチＳを介し
て放電され、インバータI5の入力はＬレベル、そ
の出力はＨレベル、インバータI6の出力はＬレベ
ルとされ、これにより、スイツチSW1はオン（端
子ｅ，ｇ間導通）、スイツチSW2はオフ（端子ｆ，
ｈ間開放）とされる。スイツチSW1のオン、スイ
ツチSW2のオフにより、上記第１図示の回路の場
合と同様に、出力端子１はＨレベル、出力端子２
はＬレベルとされ、以下、スイツチＳのオン、オ
フにより制御されるスイツチSW1のオン（これは
第１図示の回路ではスイツチS1，S2の可動接片が
端子ｂに接続されたのと等価）時に、出力端子
１，２のレベルが交互に反転する。 Here, when switch S is turned on, the charge stored in capacitor C1 is discharged via switch S, the input of inverter I5 is at L level, its output is at H level, and the output of inverter I6 is at L level. As a result, switch SW 1 is turned on (conduction between terminals e and g) and switch SW 2 is turned off (terminals f and g).
(open for h). When switch SW 1 is turned on and switch SW 2 is turned off, output terminal 1 is set to H level and output terminal 2 is set to H level, as in the case of the circuit shown in the first diagram.
is set to L level, and hereafter, switch SW 1 is turned on, which is controlled by turning on and off switch S. (equivalent to ), the levels of output terminals 1 and 2 are alternately inverted.
その他の動作は第１図示の回路と同様であるの
で、その説明を省略する。 The other operations are the same as those of the circuit shown in the first figure, so the explanation thereof will be omitted.
なお、コンデンサC1、抵抗R5にて構成される
時定数回路は、スイツチＳのオン、オフ時から一
定時間後にインバータI5に所定レベルを供給する
ようにした回路であり、チヤタリング防止回路を
なす。 The time constant circuit composed of the capacitor C 1 and the resistor R 5 is a circuit that supplies a predetermined level to the inverter I 5 after a certain period of time after the switch S is turned on or off, and has a chattering prevention circuit. Eggplant.
又、抵抗R4，R3の各抵抗値はR4＜R3の如く選
定されており、抵抗R4，R3の抵抗値比により、
インバータI5，I6、抵抗R3にて構成されるシユミ
ツト回路のヒステリシス幅が決定される。 Also, the resistance values of the resistors R 4 and R 3 are selected such that R 4 < R 3 , and the resistance value ratio of the resistors R 4 and R 3 is as follows.
The hysteresis width of the Schmitt circuit composed of inverters I 5 and I 6 and resistor R 3 is determined.
上述の如く、本発明になるフリツプフロツプ回
路は、外部からの入力により一方がオンの時他方
がオフとされる逆連動の第１及び第２のスイツチ
と、直列接続された偶数個のインバータよりなる
インバータ群とこのインバータ群の入出力間に接
続された帰還抵抗とよりなる第１のラツチ回路
と、この第１のラツチ回路と同様の構成の第２の
ラツチ回路とを夫々設け、第１のスイツチの一方
の端子に第１のラツチ回路の入力を、第２のスイ
ツチの一方の端子に第１のラツチ回路の出力を接
続して第１のラツチ回路の出力を信号出力端子と
し、第１のスイツチの他方の端子に第２のラツチ
回路中その入力と逆極性の出力得られるインバー
タの出力を、第２のスイツチの他方の端子に第２
のラツチ回路の入力を夫々接続したため、従来の
フリツプフロツプの如き時定数回路や微分回路等
がいらず、又、クロツク信号も不要であり、これ
により、従来のものよりも回路を簡単に構成し
得、IC化し易く、又、微分回路を必要としない
ので外部雑音の影響を受けにくく、安定に動作し
得、更に、ラツチ回路の帰還抵抗を比較的低い値
に設計できるので低インピーダンス状態で動作し
得、この点からも外部雑音の影響を受けにくく、
又更に、第１及び第２のスイツチを、外部制御信
号によりオン、オフ制御されるアナログ電子スイ
ツチで構成することにより、接点数を少なくし
得、動作信頼性を向上し得る等の特長を有する。 As described above, the flip-flop circuit according to the present invention is composed of first and second switches that are inversely linked so that when one is turned on, the other is turned off by an external input, and an even number of inverters connected in series. A first latch circuit consisting of an inverter group and a feedback resistor connected between the input and output of the inverter group, and a second latch circuit having the same configuration as the first latch circuit are provided, respectively. The input of the first latch circuit is connected to one terminal of the switch, the output of the first latch circuit is connected to one terminal of the second switch, and the output of the first latch circuit is used as a signal output terminal. The output of the inverter obtained in the second latch circuit is connected to the other terminal of the switch, and the output of the inverter obtained in the second latch circuit is connected to the other terminal of the second switch.
Since the inputs of the latch circuits are connected to each other, there is no need for time constant circuits or differentiating circuits like in conventional flip-flops, and there is no need for clock signals, making the circuit easier to configure than conventional ones. It is easy to integrate into an IC, and since it does not require a differentiating circuit, it is less susceptible to external noise and can operate stably.Furthermore, the feedback resistance of the latch circuit can be designed to a relatively low value, so it operates in a low impedance state. From this point of view, it is less susceptible to external noise,
Furthermore, by configuring the first and second switches as analog electronic switches that are controlled on and off by external control signals, the number of contacts can be reduced and operational reliability can be improved. .
第１図及び第２図は夫々本発明回路の第１及び
第２実施例の回路図である。
１，２……出力端子、I1〜I6……インバータ、
R1〜R5……抵抗、S1，S2，SW1，SW2，Ｓ……
スイツチ、VCC……電源。
1 and 2 are circuit diagrams of first and second embodiments of the circuit of the present invention, respectively. 1, 2...Output terminal, I1 to I6 ...Inverter,
R1 to R5 ...Resistance, S1 , S2 , SW1 , SW2 , S...
Switch, V CC ...Power supply.
Claims (1)
オフとされる逆連動の第１及び第２のスイツチ
と、直列接続された偶数個のインバータよりなる
インバータ群と該インバータ群の入出力間に接続
された帰還抵抗とよりなる第１のラツチ回路と、
該第１のラツチ回路と同様の構成の第２のラツチ
回路とを夫々設け、該第１のスイツチの一方の端
子に第１のラツチ回路の入力を、該第２のスイツ
チの一方の端子に該第１のラツチ回路の出力を接
続して該第１のラツチ回路の出力を信号出力端子
とし、該第１のスイツチの他方の端子に該第２の
ラツチ回路中その入力と逆極性の出力が得られる
インバータの出力を、該第２のスイツチの他方の
端子に該第２のラツチ回路の入力を夫々接続して
なることを特徴とするフリツプフロツプ回路。 ２ 該第１及び第２のスイツチは、外部制御信号
によりオン、オフ制御されるアナログ電子スイツ
チであることを特徴とする特許請求の範囲第１項
記載のフリツプフロツプ回路。[Claims] 1. First and second switches that are reversely linked so that one is turned on and the other is turned off by an external input, an inverter group consisting of an even number of inverters connected in series, and the inverter. a first latch circuit comprising a feedback resistor connected between the input and output of the group;
A second latch circuit having the same configuration as the first latch circuit is provided, and the input of the first latch circuit is connected to one terminal of the first switch, and the input of the first latch circuit is connected to one terminal of the second switch. The output of the first latch circuit is connected to use the output of the first latch circuit as a signal output terminal, and the other terminal of the first switch is connected to an output of the second latch circuit whose polarity is opposite to that of the input. 1. A flip-flop circuit characterized in that the output of an inverter that provides the same is connected to the input of the second latch circuit to the other terminal of the second switch. 2. The flip-flop circuit according to claim 1, wherein the first and second switches are analog electronic switches that are controlled on and off by an external control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58017249A JPS59143418A (en) | 1983-02-04 | 1983-02-04 | Flip flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58017249A JPS59143418A (en) | 1983-02-04 | 1983-02-04 | Flip flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59143418A JPS59143418A (en) | 1984-08-17 |
| JPH0256851B2 true JPH0256851B2 (en) | 1990-12-03 |
Family
ID=11938672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58017249A Granted JPS59143418A (en) | 1983-02-04 | 1983-02-04 | Flip flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59143418A (en) |
-
1983
- 1983-02-04 JP JP58017249A patent/JPS59143418A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59143418A (en) | 1984-08-17 |
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