JPH024015A - エミッタカップルドロジック回路 - Google Patents
エミッタカップルドロジック回路Info
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- JPH024015A JPH024015A JP15109388A JP15109388A JPH024015A JP H024015 A JPH024015 A JP H024015A JP 15109388 A JP15109388 A JP 15109388A JP 15109388 A JP15109388 A JP 15109388A JP H024015 A JPH024015 A JP H024015A
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- collector
- basic cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエミッタカップルドロジック回路に関し、マス
タスライス方式の半導体集積回路で構成するエミッタカ
ップルドロジック回路に関する。
タスライス方式の半導体集積回路で構成するエミッタカ
ップルドロジック回路に関する。
従来から、マスタスライス方式の半導体集積回路で構成
するエミッタカップルドロジック（ＥＣＬ）回路がある
。このようなＥＣＬ回路ではスイッチング速度を高速化
することが要求されている。
するエミッタカップルドロジック（ＥＣＬ）回路がある
。このようなＥＣＬ回路ではスイッチング速度を高速化
することが要求されている。
オアゲート、ノアゲートではかなり高速化されており、
アンドゲートの如くカレントスイッチ間でコレクタを接
続するコレクタドツトにおいてもスイッチング速度の同
様の高速化が要求されている。
アンドゲートの如くカレントスイッチ間でコレクタを接
続するコレクタドツトにおいてもスイッチング速度の同
様の高速化が要求されている。
第６図は従来のＥＣＬ回路のアンドゲートの一例の回路
図を丞す。同図中、１０Ａ、１０Ｂ夫々は基本セルであ
り、トランジスタＱＩＡとＱ２Ａ。
図を丞す。同図中、１０Ａ、１０Ｂ夫々は基本セルであ
り、トランジスタＱＩＡとＱ２Ａ。
Ｑ＋ｅとＱ２Ｂ夫々がカレントスイッチを構成しており
、トランジスタＱ２Ａと０２８との」レクタを接続した
コレクタドツトによりアンドグー１〜を構成している。
、トランジスタＱ２Ａと０２８との」レクタを接続した
コレクタドツトによりアンドグー１〜を構成している。
端子１１ａ、ｌｌｂ夫々に入来する信号Ｘ、Ｙの論［ｔ
Ｘ −Ｙは基本セル１０Ｂのエミッタフォロア構成のト
ランジスタ０３Ｂを介して端子１３ｂより出力される。
Ｘ −Ｙは基本セル１０Ｂのエミッタフォロア構成のト
ランジスタ０３Ｂを介して端子１３ｂより出力される。
なお、端子１２８．１２ｋ）夫々には基準電圧Ｖａａが
印加されている。
印加されている。
上記のＥＣＬ回路はマスタースライス方式の集積回路で
構成したとき第７図に示す如き平面構成である。同図中
、右上がりの斜線は第１層配線、右下がりの斜線は第２
層配線、目印は第１層、第２層配線間のコンタクトを示
している。
構成したとき第７図に示す如き平面構成である。同図中
、右上がりの斜線は第１層配線、右下がりの斜線は第２
層配線、目印は第１層、第２層配線間のコンタクトを示
している。
この第１層及び第２層配線を設ける前の基本セル１０Ａ
は第８図に示す如くトランジスタＱＩＡ〜Ｑ６Ａと抵抗
ＲＩＡ〜Ｒ４Ａと定電流源１４Ａとの素子構成であり、
この定電流源１４Ａは第７図のトランジスタＱ７Ａ及び
抵抗Ｒ５Ａで溝成されており、第２層配線１６で定電圧
ＶｃｓをトランジスタＱ７Ａのベースに供給している。
は第８図に示す如くトランジスタＱＩＡ〜Ｑ６Ａと抵抗
ＲＩＡ〜Ｒ４Ａと定電流源１４Ａとの素子構成であり、
この定電流源１４Ａは第７図のトランジスタＱ７Ａ及び
抵抗Ｒ５Ａで溝成されており、第２層配線１６で定電圧
ＶｃｓをトランジスタＱ７Ａのベースに供給している。
また第２層配線１７は基準電圧ＶｕＢを供給している。
基本セル１０Ｂ及びその他の基本セルについても同様で
ある。
ある。
〔発明が解決しようとする課題）
従来のコレクタドツトでは基本セル１０Ａ。
１０ＢにまたがってトランジスタＱ２Ａ、０２Ｂのコレ
クタを接続する配線（第２層配線１８）を設けており、
その配線長が長い。
クタを接続する配線（第２層配線１８）を設けており、
その配線長が長い。
このため、出力信号を取出し口であるトランジスタＱ２
Ａ 、 Ｑ２ ｓのコレクタに付く上記コレクタドツ
トの配線１８によるコレクタの配線容量が大きくなり、
スイッチング速度の高速化を妨げているという問題があ
った。
Ａ 、 Ｑ２ ｓのコレクタに付く上記コレクタドツ
トの配線１８によるコレクタの配線容量が大きくなり、
スイッチング速度の高速化を妨げているという問題があ
った。
本発明は上記の点に鑑みなされたもので、コレクタドツ
ト構成の回路のスイッチング速度を高速化するエミッタ
カップルドロジック回路を提供することを目的とする。
ト構成の回路のスイッチング速度を高速化するエミッタ
カップルドロジック回路を提供することを目的とする。
本発明のエミッタカップルド［１シック回路は、マスタ
スライス方式の半導体集積回路で構成するエミッタカッ
プルド［］シック回路において、複数の基本セル（１０
Ａ、１０Ｂ）夫々のトランジスタ（Ｑ＋ Ａと０重８１
Ｑ２ＡとＱ１０）のエミッタを接続して複数のカレント
スイッチを溝成し、 複数のカレントスイッチ夫々を構成する単一の基本セル
（１０Ｂ）内のトランジスタ（Ｑ＋ ａ 。
スライス方式の半導体集積回路で構成するエミッタカッ
プルド［］シック回路において、複数の基本セル（１０
Ａ、１０Ｂ）夫々のトランジスタ（Ｑ＋ Ａと０重８１
Ｑ２ＡとＱ１０）のエミッタを接続して複数のカレント
スイッチを溝成し、 複数のカレントスイッチ夫々を構成する単一の基本セル
（１０Ｂ）内のトランジスタ（Ｑ＋ ａ 。
０２Ｂ）のコレクタを単一の基本セル（１０Ｂ＞内で接
続する。
続する。
本発明においては複数のカレントスイッチのトランジス
タ（Ｑ＋ ａ 、 Ｑ２ ｅ ）のコレクタ接続つまり
コレクタドツトを単一の基本セル（１０Ｂ）内で行なっ
ており、コレクタ接続のための配線が短かくて済む。
タ（Ｑ＋ ａ 、 Ｑ２ ｅ ）のコレクタ接続つまり
コレクタドツトを単一の基本セル（１０Ｂ）内で行なっ
ており、コレクタ接続のための配線が短かくて済む。
これによって、コレクタの配線容量が小さくなり、コレ
クタドツトのＥＣ１−回路のスイッチング速度が高速化
される。
クタドツトのＥＣ１−回路のスイッチング速度が高速化
される。
第１図、第２図夫々は本発明のＥＣＬ回路の第１実施例
のアンドゲートの回路図、そのマスタースライス方式の
集積回路で構成した平面構成図夫々を足す。第１図及び
第２図中、第６図及び第７図夫々と同一構成部分には周
一符号を付し、その説明を省略する。
のアンドゲートの回路図、そのマスタースライス方式の
集積回路で構成した平面構成図夫々を足す。第１図及び
第２図中、第６図及び第７図夫々と同一構成部分には周
一符号を付し、その説明を省略する。
第１図及び第２図において、基本セル１０Ａ。
１０Ｂ夫々のトランジスタＱＩＡ、ＱＩ８夫々のエミッ
タは第２層配線２０によって定電流源１４Ａに接続され
てカレントスイッチを溝成し、同様にトランジスタＱ２
Ａ、Ｑｚ ｓ夫々のエミッタは第２層配線２１によっ
て定電流源１４Ｂに接続されてカレントスイッチを構成
している。
タは第２層配線２０によって定電流源１４Ａに接続され
てカレントスイッチを溝成し、同様にトランジスタＱ２
Ａ、Ｑｚ ｓ夫々のエミッタは第２層配線２１によっ
て定電流源１４Ｂに接続されてカレントスイッチを構成
している。
基本セル１０Ｂ内において、トランジスタＱ＋ ｅ 、
Ｑ２ ａ夫々のコレクタは第１層配線２２によって接続
（コレクタドツト）されている。端子１１ｂ、１２ｂ夫
々には基準電圧Ｖｕｅが印加され、端子１１ａ、１２ａ
夫々に入来する信号Ｘ。
Ｑ２ ａ夫々のコレクタは第１層配線２２によって接続
（コレクタドツト）されている。端子１１ｂ、１２ｂ夫
々には基準電圧Ｖｕｅが印加され、端子１１ａ、１２ａ
夫々に入来する信号Ｘ。
Ｙの論理積Ｘ−Ｙがエミッタフォロアのトランジスタ０
３Ｂを介して端子１３ｂより出力される。
３Ｂを介して端子１３ｂより出力される。
このように、コレクタドツトは基本セル１０Ｂ内で第１
層配線２２によって行なわれ、第２図における配線２２
は従来の第７図における配線１８の略１／２稈度で汎み
、トランジスタＱＣｓ。
層配線２２によって行なわれ、第２図における配線２２
は従来の第７図における配線１８の略１／２稈度で汎み
、トランジスタＱＣｓ。
０２Ｂのコレクタの配線容量が小さく、スイッチング速
度が高速化する。
度が高速化する。
この場合、従来に比してトランジスタＱＩＡ。
ＱｌＢ、Ｑ２Ａ、０２Ｂのエミッタ容量は大となるがス
イッチング速度に大きな影響を与えるのはコレクタ８昂
であって、上記のエミッタ容量の増大はスイッチング速
度にそれほど影響を与えない。
イッチング速度に大きな影響を与えるのはコレクタ８昂
であって、上記のエミッタ容量の増大はスイッチング速
度にそれほど影響を与えない。
第３図は本発明回路の第２実施例のイクスクルーシブオ
アゲートの回路図を承り。
アゲートの回路図を承り。
同図中、基本セル１０Ａ、１０Ｂ夫々のトランジスタＱ
ＩＡとＱ２ ｅ 、 Ｑ２ Ａ ＆Ｑ＋ ｅ夫々は配線
３０．３１によってエミッタを共通接続されてカレント
スイッチを構成している。基本セル１０△内のトランジ
スタＱＩＡ、Ｑ２Ａの」レクタは配線３２によってコレ
クタドツトされ、エミッタフォロアのトランジスタＱ６
Ａで端子１１ａ、１１ｂ夫々の信号Ｘ、Ｙを演算した信
号Ｘ−Ｙが得られる。同様に基本セル１０Ｂ内のトラン
ジスタＱ＋ ａ 、Ｑ２ ａのコレクタは配線３３によ
ってコレクタドツトされ、エミッタフォロアのトランジ
スタ０３Ｂで信号Ｘ、Ｙを演算した信号Ｘ−Ｙが１９ら
れる。
ＩＡとＱ２ ｅ 、 Ｑ２ Ａ ＆Ｑ＋ ｅ夫々は配線
３０．３１によってエミッタを共通接続されてカレント
スイッチを構成している。基本セル１０△内のトランジ
スタＱＩＡ、Ｑ２Ａの」レクタは配線３２によってコレ
クタドツトされ、エミッタフォロアのトランジスタＱ６
Ａで端子１１ａ、１１ｂ夫々の信号Ｘ、Ｙを演算した信
号Ｘ−Ｙが得られる。同様に基本セル１０Ｂ内のトラン
ジスタＱ＋ ａ 、Ｑ２ ａのコレクタは配線３３によ
ってコレクタドツトされ、エミッタフォロアのトランジ
スタ０３Ｂで信号Ｘ、Ｙを演算した信号Ｘ−Ｙが１９ら
れる。
上記トランジスタＱ６Ａ、０３Ｂが配線３４でエミッタ
ドツトされることにより端子１３ｂからイクスクルーシ
ブオア信８Ｘ−Ｙ＋Ｘ−Ｙが出力される。
ドツトされることにより端子１３ｂからイクスクルーシ
ブオア信８Ｘ−Ｙ＋Ｘ−Ｙが出力される。
この実施例でも基本セル１０Ａ、１０Ｂ夫々の内で短か
い配線３２．３３によってコレクタドツトが行なわれて
おり、スイッチング速度が高速となる。
い配線３２．３３によってコレクタドツトが行なわれて
おり、スイッチング速度が高速となる。
第４図は本発明回路の第３実施例のイクスクルーシブノ
アゲートの回路図を示す。
アゲートの回路図を示す。
同図中、基本セル１０Ａ、１０８夫々のトランジスタＱ
ＩＡとＱ＋ ｓ 、Ｑｚ ＡとＱ２Ｂ夫々は配線４０．
４１によってエミッタを共通接続されてカレントスイッ
チを構成している。基本セル１０Ａ内のトランジスタＱ
ＩＡ、Ｑ２Ａのコレクタは配線４２によってコレクタド
ツトされ、エミッタフォロアのトランジスタＱ６Ａで端
子１１ａ、１１ｂ夫々の信号Ｘ、Ｙを演算した信号Ｘ−
Ｙが１９られる。同様に基本セル１０Ｂ内のトランジス
タＱ＋ ｓ 、Ｑ２ ａのコレクタは配線４３によって
コレクタドツトされ、エミッタフォロアのトランジスタ
Ｑｚａで信号Ｘ、Ｙを演算した信号Ｘ−Ｙが得られる。
ＩＡとＱ＋ ｓ 、Ｑｚ ＡとＱ２Ｂ夫々は配線４０．
４１によってエミッタを共通接続されてカレントスイッ
チを構成している。基本セル１０Ａ内のトランジスタＱ
ＩＡ、Ｑ２Ａのコレクタは配線４２によってコレクタド
ツトされ、エミッタフォロアのトランジスタＱ６Ａで端
子１１ａ、１１ｂ夫々の信号Ｘ、Ｙを演算した信号Ｘ−
Ｙが１９られる。同様に基本セル１０Ｂ内のトランジス
タＱ＋ ｓ 、Ｑ２ ａのコレクタは配線４３によって
コレクタドツトされ、エミッタフォロアのトランジスタ
Ｑｚａで信号Ｘ、Ｙを演算した信号Ｘ−Ｙが得られる。
上記トランジスタＱ６Ａ、０３Ｂが配線４４でエミッタ
ドツトされることにより端子１３ｂからイクスクルーシ
ブノア信号Ｘ−Ｙ＋Ｘ−Ｙが出力される。
ドツトされることにより端子１３ｂからイクスクルーシ
ブノア信号Ｘ−Ｙ＋Ｘ−Ｙが出力される。
この実施例でも基本セル１０Ａ、１０Ｂ夫々の内で短か
い配線４．２．４３によってコレクタドツトが行なわれ
ており、スイッチング速度が高速となる。
い配線４．２．４３によってコレクタドツトが行なわれ
ており、スイッチング速度が高速となる。
第５図は本発明回路の第４実施例のラッチ回路の回路図
を示す。
を示す。
同図中、基本セル１０Ａ、１０Ｂ夫々のトランジスタＱ
ＩＡとＱ２ＡとＱ２ ｅ 、 Ｑａ ＡとＱ５ＡとＱ＋
ａ夫々は配線５０．５１によってエミッタを共通に接続
されてカレントスイッチを構成している。
ＩＡとＱ２ＡとＱ２ ｅ 、 Ｑａ ＡとＱ５ＡとＱ＋
ａ夫々は配線５０．５１によってエミッタを共通に接続
されてカレントスイッチを構成している。
端子５２８．５３ａ夫々に入来する信号Ｃ９Ｄの論理和
を出力するトランジスタＱ＋ｅと、端子１１ａに入来す
る信号Ｃと配線５５で帰還される出力信号Ｘとの論理和
を出力するトランジスタ０２Ｂとは、基本セル１０Ｂ内
で配線５４によりコレクタドツトされており、上記２つ
の論理和犬々の論理積がとられエミッタフォロアのトラ
ンジスタ０３Ｂを介して端子１３ｂより信号Ｘが出力さ
れる。
を出力するトランジスタＱ＋ｅと、端子１１ａに入来す
る信号Ｃと配線５５で帰還される出力信号Ｘとの論理和
を出力するトランジスタ０２Ｂとは、基本セル１０Ｂ内
で配線５４によりコレクタドツトされており、上記２つ
の論理和犬々の論理積がとられエミッタフォロアのトラ
ンジスタ０３Ｂを介して端子１３ｂより信号Ｘが出力さ
れる。
このラッチ回路は信号ＣがＬレベルのとき信号りを取込
んで信号Ｘを出力し、信号てがＨレベルのとき信号Ｘを
保持する。
んで信号Ｘを出力し、信号てがＨレベルのとき信号Ｘを
保持する。
この実施例でも基本セル１０Ｂ内で短かい配線５４によ
ってコレクタドツトが行なわれており、スイッチング速
度が高速となる。
ってコレクタドツトが行なわれており、スイッチング速
度が高速となる。
上述の如く、本発明のエミッタカップルドロジック回路
によれば、コレクタドツトを行なう配線の長さが短かく
て済み、コレクタ容量が小さく、スイッチング速度が高
速化され、実用上きわめて有用である。
によれば、コレクタドツトを行なう配線の長さが短かく
て済み、コレクタ容量が小さく、スイッチング速度が高
速化され、実用上きわめて有用である。
第１図、第２図夫々は本発明回路の第１実施例の回路図
、平面構成図、 第３図は本発明回路の第２実施例の回路図、第４図は本
発明回路の第３実施例の回路図、第５図は本発明回路の
第４実施例の回路図、第６図、第７図夫々は従来回路の
一例の回路図、平面構成図、 第８図は基本セルの素子構成図である。 図において、 １０Ａ、１０Ｂは基本セル、 １４Ａ、１４［３は定電流源、 ２０〜２２．３０〜３２．４０〜４３．５０゜５１．５
４．５５は配線、 ＱＩＡ〜Ｑｙ Ａ、Ｑ＋ Ｂ−Ｑ３ ｅはトランジスタ
、ＲＩＡ〜Ｒ５Ａ、Ｒ３Ｂは抵抗 を示す。 特許出願人 富 士 通 株式会社 同
、平面構成図、 第３図は本発明回路の第２実施例の回路図、第４図は本
発明回路の第３実施例の回路図、第５図は本発明回路の
第４実施例の回路図、第６図、第７図夫々は従来回路の
一例の回路図、平面構成図、 第８図は基本セルの素子構成図である。 図において、 １０Ａ、１０Ｂは基本セル、 １４Ａ、１４［３は定電流源、 ２０〜２２．３０〜３２．４０〜４３．５０゜５１．５
４．５５は配線、 ＱＩＡ〜Ｑｙ Ａ、Ｑ＋ Ｂ−Ｑ３ ｅはトランジスタ
、ＲＩＡ〜Ｒ５Ａ、Ｒ３Ｂは抵抗 を示す。 特許出願人 富 士 通 株式会社 同
Claims (1)
- 【特許請求の範囲】 マスタスライス方式の半導体集積回路で構成するエミッ
タカップルドロジック回路において、複数の基本セル（
１０Ａ、１０Ｂ）夫々のトランジスタ（Ｑ＿１＿ＡとＱ
＿１＿Ｂ、Ｑ＿２＿ＡとＱ＿２＿Ｂ）のエミッタを接続
して複数のカレントスイッチを構成し、 該複数のカレントスイッチ夫々を構成する単一の基本セ
ル（１０Ｂ）内のトランジスタ（Ｑ＿１＿Ｂ、Ｑ＿２＿
Ｂ）のコレクタを該単一の基本セル（１０Ｂ）内で接続
したことを特徴とするエミッタカップルドロジック回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15109388A JPH024015A (ja) | 1988-06-21 | 1988-06-21 | エミッタカップルドロジック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15109388A JPH024015A (ja) | 1988-06-21 | 1988-06-21 | エミッタカップルドロジック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH024015A true JPH024015A (ja) | 1990-01-09 |
Family
ID=15511180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15109388A Pending JPH024015A (ja) | 1988-06-21 | 1988-06-21 | エミッタカップルドロジック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH024015A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5090259A (en) * | 1988-01-18 | 1992-02-25 | Olympus Optical Co., Ltd. | Pipe-inspecting apparatus having a self propelled unit |
| US5144848A (en) * | 1989-11-27 | 1992-09-08 | Olympus Optical Co., Ltd. | Intra-tube traveling apparatus |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48100066A (ja) * | 1972-03-30 | 1973-12-18 | ||
| JPS5378160A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Integrated logic circuit |
| JPS61121612A (ja) * | 1984-11-19 | 1986-06-09 | Fujitsu Ltd | ラツチ回路 |
| JPS61248619A (ja) * | 1985-04-26 | 1986-11-05 | Fujitsu Ltd | 多値論理回路 |
-
1988
- 1988-06-21 JP JP15109388A patent/JPH024015A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48100066A (ja) * | 1972-03-30 | 1973-12-18 | ||
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| JPS61121612A (ja) * | 1984-11-19 | 1986-06-09 | Fujitsu Ltd | ラツチ回路 |
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|---|---|---|---|---|
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| US5144848A (en) * | 1989-11-27 | 1992-09-08 | Olympus Optical Co., Ltd. | Intra-tube traveling apparatus |
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