JPH0231230A - 中央処理装置 - Google Patents
中央処理装置Info
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- JPH0231230A JPH0231230A JP18239088A JP18239088A JPH0231230A JP H0231230 A JPH0231230 A JP H0231230A JP 18239088 A JP18239088 A JP 18239088A JP 18239088 A JP18239088 A JP 18239088A JP H0231230 A JPH0231230 A JP H0231230A
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- JP
- Japan
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- instruction
- signal
- instruction decoding
- fifo
- unit
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- 230000015654 memory Effects 0.000 claims abstract description 80
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパイプライン方式の中央処理装置に、利用され
る。
る。
本発明はパイプライン方式の中央処理装置に関し、特に
命令デコード部から命令実行部のデータ転送方式を改善
した中央処理装置に関する。
命令デコード部から命令実行部のデータ転送方式を改善
した中央処理装置に関する。
本発明は、命令デコード部でデコードされたデ−夕をＦ
ＩＦＯメモリに格納しておき、デコード終了後に命令デ
コード通知完了信号をアクティブにすることにより、命
令実行部において前記ＦＩＦＯメモリに格納されたデー
タを順次取り出し実行を行うパイプライン方式の中央処
理装置において、 前記命令デコード通知完了信号をデコード処理中に早期
にアクティブに設定するとともに、前記ＦＩＦＯメモリ
に空きがない場合および有効データが格納れていない場
合に、前記ＦＩＦＯメモリに対する書き込みおよび読み
出しを待ち合わせるようにすることにより、 処理時間を短縮するとともにハードウェア量の削減をは
かったものである。
ＩＦＯメモリに格納しておき、デコード終了後に命令デ
コード通知完了信号をアクティブにすることにより、命
令実行部において前記ＦＩＦＯメモリに格納されたデー
タを順次取り出し実行を行うパイプライン方式の中央処
理装置において、 前記命令デコード通知完了信号をデコード処理中に早期
にアクティブに設定するとともに、前記ＦＩＦＯメモリ
に空きがない場合および有効データが格納れていない場
合に、前記ＦＩＦＯメモリに対する書き込みおよび読み
出しを待ち合わせるようにすることにより、 処理時間を短縮するとともにハードウェア量の削減をは
かったものである。
従来のパイプライン方式の中央処理装置では、命令デコ
ード完了通知信号（以下、ＶＱ倍信号いう。）は、第６
図に示すように、一つの命令が命令デコード部で完全に
処理が緯わったときにＶＱ上セツト号によりアクティブ
にセット去れ、命令実行部に通知される。また、命令デ
コード部と命令実行部の間に位置するＦＩＦＯメモリの
段数は、命令デコード部からの命令デコード部から命令
実行部に転送するデータの、一つの命令における最大個
数分用意しなければならない。
ード完了通知信号（以下、ＶＱ倍信号いう。）は、第６
図に示すように、一つの命令が命令デコード部で完全に
処理が緯わったときにＶＱ上セツト号によりアクティブ
にセット去れ、命令実行部に通知される。また、命令デ
コード部と命令実行部の間に位置するＦＩＦＯメモリの
段数は、命令デコード部からの命令デコード部から命令
実行部に転送するデータの、一つの命令における最大個
数分用意しなければならない。
前述した従来の中央処理装置におけるデータ転送方式は
、例えば、十進演算や英数字転送などの事務処理系の命
令のように、一つの命令で、命令実行部に転送しなけれ
ばならない転送データが多数個あるような場合などは、
全部のデータを命令デコード部と命令実行部との間に位
置するＦＩＦＯメモリに格納するのに、命令デコード部
では何ステップも処理サイクルを必要とし、また前記Ｆ
ＩＦＯメモリも転送データをすべて格納できる容量が必
要となる。一般に命令デコード部から命令実行部への転
送データが多数個ある命令は、非常に少なく、はとんど
の命令は、０または一つ、多くても二つである。従って
、ごく少数の命令のために前記ＦＩＦＯメモリを大きく
することは、ハードウェアの増大の割には性能面での向
上は図ることができない欠点があった。
、例えば、十進演算や英数字転送などの事務処理系の命
令のように、一つの命令で、命令実行部に転送しなけれ
ばならない転送データが多数個あるような場合などは、
全部のデータを命令デコード部と命令実行部との間に位
置するＦＩＦＯメモリに格納するのに、命令デコード部
では何ステップも処理サイクルを必要とし、また前記Ｆ
ＩＦＯメモリも転送データをすべて格納できる容量が必
要となる。一般に命令デコード部から命令実行部への転
送データが多数個ある命令は、非常に少なく、はとんど
の命令は、０または一つ、多くても二つである。従って
、ごく少数の命令のために前記ＦＩＦＯメモリを大きく
することは、ハードウェアの増大の割には性能面での向
上は図ることができない欠点があった。
また、ＶＱ倍信号、多大なステップ数をかけて前記転送
データを前記ＦＩＦＯメモリに格納した後にアクティブ
となるので、命令デコード部で命令が処理され始めてか
ら命令実行部のマイクロ命令が起動されるまでの待ち合
わせ時間がかかり、性能向上が望めない欠点があった。
データを前記ＦＩＦＯメモリに格納した後にアクティブ
となるので、命令デコード部で命令が処理され始めてか
ら命令実行部のマイクロ命令が起動されるまでの待ち合
わせ時間がかかり、性能向上が望めない欠点があった。
本発明の目的は、前記の欠点を除去することにより、処
理の待ち合わせ時間を短縮し性能向上を図るとともに、
ＦＩＦＯメモリの個数を少なくしハードウェア量の削減
化を図った中央処理装置を提供することにある。
理の待ち合わせ時間を短縮し性能向上を図るとともに、
ＦＩＦＯメモリの個数を少なくしハードウェア量の削減
化を図った中央処理装置を提供することにある。
本発明は、命令をデコードする命令デコード部と、この
命令デコード部から出力されるデータを格納する複数段
のＦＩＦＯメモリと、前記命令デコード部とは非同期的
に動作し、前記命令デコード部から出力される命令デコ
ード完了通知信号がアクティブのとき、前記ＦＩＦＯメ
モリに格納されたデータを順次取り出し実行を進める命
令実行部とを備えたパイプライン方式の中央処理装置に
ふいて、前記ＦＩＦＯメモリに空きがあるかないかを前
記命令デコード部に通知する第一の通知手段と、前記Ｆ
ＩＦＯメモリに有効なデータが格納されているかいない
かを前記命令実行部に通知する第二の通知手段とを含む
ＦＩＦＯ制御部を備え、前記命令デコード部は、命令の
処理途中で前記命令デコード完了通知信号をアクティブ
にする手段および前記第一の通知手段から通知があった
場合前記ＦＩＦＯメモリに空きが生じるまで処理を待ち
合わせる手段を含み、前記命令実行部は、前記第二の通
知手段からの通知があった場合前記ＦＩＦＯメモリに有
効なデータが揃うまで処理を待ち合わせる手段を含むこ
とを特徴とする。
命令デコード部から出力されるデータを格納する複数段
のＦＩＦＯメモリと、前記命令デコード部とは非同期的
に動作し、前記命令デコード部から出力される命令デコ
ード完了通知信号がアクティブのとき、前記ＦＩＦＯメ
モリに格納されたデータを順次取り出し実行を進める命
令実行部とを備えたパイプライン方式の中央処理装置に
ふいて、前記ＦＩＦＯメモリに空きがあるかないかを前
記命令デコード部に通知する第一の通知手段と、前記Ｆ
ＩＦＯメモリに有効なデータが格納されているかいない
かを前記命令実行部に通知する第二の通知手段とを含む
ＦＩＦＯ制御部を備え、前記命令デコード部は、命令の
処理途中で前記命令デコード完了通知信号をアクティブ
にする手段および前記第一の通知手段から通知があった
場合前記ＦＩＦＯメモリに空きが生じるまで処理を待ち
合わせる手段を含み、前記命令実行部は、前記第二の通
知手段からの通知があった場合前記ＦＩＦＯメモリに有
効なデータが揃うまで処理を待ち合わせる手段を含むこ
とを特徴とする。
ＦＩＦＯ制御部は、ＦＩＦＯメモリに格納されたデータ
の状態を監視し、空きの有無を命令デコード部に通知し
、有効データ格納の有無を命令実行部に通知する。命令
デコード部は、ＶＱ倍信号処理中例えば処理の始めにア
クティブにし、前記ＦＩＦＯ制御部から空き無しの通知
を受けた場合、空きができるまで前記ＦＩＦＯメモリへ
の書き込みを待ち合わせる。命令実行部は、前記ＦＩＦ
Ｏ制御部から有効データ無しの通知を受けた場合、有効
データが発生するまで前記ＦＩＦＯメモリからのデータ
の読み出しを待ち合わせる。
の状態を監視し、空きの有無を命令デコード部に通知し
、有効データ格納の有無を命令実行部に通知する。命令
デコード部は、ＶＱ倍信号処理中例えば処理の始めにア
クティブにし、前記ＦＩＦＯ制御部から空き無しの通知
を受けた場合、空きができるまで前記ＦＩＦＯメモリへ
の書き込みを待ち合わせる。命令実行部は、前記ＦＩＦ
Ｏ制御部から有効データ無しの通知を受けた場合、有効
データが発生するまで前記ＦＩＦＯメモリからのデータ
の読み出しを待ち合わせる。
従って、命令実行部では早期にマクロ命令を起動するこ
とができ、命令デコード部の命令処理に要する分でけ命
令実行部の待ち合わせ時間を短縮し性能向上を図ること
が可能となる。
とができ、命令デコード部の命令処理に要する分でけ命
令実行部の待ち合わせ時間を短縮し性能向上を図ること
が可能となる。
また、命令デコード部と命令実行部との間で、ＦＩＦＯ
メモリに対するデータの書き込みおよび読み出しをハン
ドシェーク方式で行うことができ、１命令に付き転送デ
ータの最大個数分の段数より少ない段数のＦＩＦＯ命令
を用意すればよくなり、ハードウェア量の削減化を図る
ことが可能となる。
メモリに対するデータの書き込みおよび読み出しをハン
ドシェーク方式で行うことができ、１命令に付き転送デ
ータの最大個数分の段数より少ない段数のＦＩＦＯ命令
を用意すればよくなり、ハードウェア量の削減化を図る
ことが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図、第２
図はその命令デコード部の詳細を示す回路図および第３
図はそのＦＩＦＯ制御部の詳細を示す回路図である。
図はその命令デコード部の詳細を示す回路図および第３
図はそのＦＩＦＯ制御部の詳細を示す回路図である。
第１図によると、本実施例は、命令をデコードする命令
デコード部１０と、この命令デコード部１０から出力さ
れるデータ１７０を格納する２段のＦＩＦＯメモリ３１
および３２と、命令デコード部１０とは非同期的に動作
し、命令デコード部１０から出力される命令デコード完
了通知信号（ＶＱ倍信号１１０がアクティブのとき、Ｆ
ＩＦＯメモリ３１および３２に格納されたデータを順次
取り出し実行を行う命令実行部５０とを備えたパイプラ
イン方式の中央処理装置ｌにおいて、 ＦＩＦＯメモリ３１および３２に空きがあるかないかを
命令デコード部１０に通知する第一の通知手段と、ＦＩ
ＦＯメモリ３１および３２に有効なデータが格納されて
いるかいないかを命令実行部５０に通知する第二の通知
手段とを含むＦＩＦＯ制御部２０を備え、 命令デコード部１０は、命令の処理途中でＶＱ倍信号ア
クティブにする手段右よびＦＩＦＯ制御部２０の第一の
通知手段から通知があった場合ＦＩＦＯメモリ３１およ
び３２に空きが生じるまで処理を待ち合わせる手段を含
み、命令実行１５０は、ＦＩＦＯ制御Ｂ２０の第二の通
知手段からの通知があった場合ＦＩＦＯメモリ３１およ
び３２に有効なデータが揃うまで処理を待ち合わせる手
段を含んでいる。
デコード部１０と、この命令デコード部１０から出力さ
れるデータ１７０を格納する２段のＦＩＦＯメモリ３１
および３２と、命令デコード部１０とは非同期的に動作
し、命令デコード部１０から出力される命令デコード完
了通知信号（ＶＱ倍信号１１０がアクティブのとき、Ｆ
ＩＦＯメモリ３１および３２に格納されたデータを順次
取り出し実行を行う命令実行部５０とを備えたパイプラ
イン方式の中央処理装置ｌにおいて、 ＦＩＦＯメモリ３１および３２に空きがあるかないかを
命令デコード部１０に通知する第一の通知手段と、ＦＩ
ＦＯメモリ３１および３２に有効なデータが格納されて
いるかいないかを命令実行部５０に通知する第二の通知
手段とを含むＦＩＦＯ制御部２０を備え、 命令デコード部１０は、命令の処理途中でＶＱ倍信号ア
クティブにする手段右よびＦＩＦＯ制御部２０の第一の
通知手段から通知があった場合ＦＩＦＯメモリ３１およ
び３２に空きが生じるまで処理を待ち合わせる手段を含
み、命令実行１５０は、ＦＩＦＯ制御Ｂ２０の第二の通
知手段からの通知があった場合ＦＩＦＯメモリ３１およ
び３２に有効なデータが揃うまで処理を待ち合わせる手
段を含んでいる。
なお、第１図において、４１はセレクタおよび４２はイ
ンバータである。また、命令実行部５０は、制御ゲート
５１と、処理を待ち合わせる手段としての内部バス５２
に接続されたテンポラリファイル５３とを含んでいる。
ンバータである。また、命令実行部５０は、制御ゲート
５１と、処理を待ち合わせる手段としての内部バス５２
に接続されたテンポラリファイル５３とを含んでいる。
そして、命令デコード部１０は、命令実行部５０に対し
ＶＱ信号１１０を出力する。また命令実行部５０はＶＱ
信号１１０を確かに受は取ったことを命令デコード部１
０に通知するＶＱＡＣＫ信号１１１を命令デコード部１
０に対して出力する。ＦＩＦＯメモリ３１および３２は
２段構成をなし、命令デコード部１０が命令実行部５０
に転送するデータ１７０を蓄える。
ＶＱ信号１１０を出力する。また命令実行部５０はＶＱ
信号１１０を確かに受は取ったことを命令デコード部１
０に通知するＶＱＡＣＫ信号１１１を命令デコード部１
０に対して出力する。ＦＩＦＯメモリ３１および３２は
２段構成をなし、命令デコード部１０が命令実行部５０
に転送するデータ１７０を蓄える。
ＦＩＦＯ制御部２０は、ＦＩＦＯメモリ３１および３２
の制御部で、命令デコード部１０から命令実行部５０へ
転送するデータをＦＩＦＯメモリ３１および３２に順次
格納するためのストローブ信号１４０および１５０、Ｆ
ＩＦＯメモリ３１と３２の切り替え信号１６０ 、Ｆ
ＩＦＯメモリ３１および３２に空きがあるかないかを命
令デコード部ｌＯに通知するＦＩＦＯＦＵＬ信号１２１
（空きがないときアクティブ）、およびＦＩＦＯメモリ
３１および３２に有効なデータが格納されているかいな
いかを命令実行部５０に知らせるＦＩＦＯＥＭＰ信号１
３１（有効データが格納されていないときアクティブ）
を出力し、逆に、命令デコード部１０からは、命令デコ
ード部１０から命令実行部５０に転送するデータ１７０
をＦＩＦＯメモリ３１および３２に書き込むことを指示
するＤＴＷＴ信号１２０を、命令実行部５０からはＦＩ
ＦＯメモリ３１および３２に蓄えられたデータを命令実
行部５０に取り込むことを指示するＤＴＲＤ信号１３０
を受は取る。
の制御部で、命令デコード部１０から命令実行部５０へ
転送するデータをＦＩＦＯメモリ３１および３２に順次
格納するためのストローブ信号１４０および１５０、Ｆ
ＩＦＯメモリ３１と３２の切り替え信号１６０ 、Ｆ
ＩＦＯメモリ３１および３２に空きがあるかないかを命
令デコード部ｌＯに通知するＦＩＦＯＦＵＬ信号１２１
（空きがないときアクティブ）、およびＦＩＦＯメモリ
３１および３２に有効なデータが格納されているかいな
いかを命令実行部５０に知らせるＦＩＦＯＥＭＰ信号１
３１（有効データが格納されていないときアクティブ）
を出力し、逆に、命令デコード部１０からは、命令デコ
ード部１０から命令実行部５０に転送するデータ１７０
をＦＩＦＯメモリ３１および３２に書き込むことを指示
するＤＴＷＴ信号１２０を、命令実行部５０からはＦＩ
ＦＯメモリ３１および３２に蓄えられたデータを命令実
行部５０に取り込むことを指示するＤＴＲＤ信号１３０
を受は取る。
第２図によると、命令デコード部１０は、デコーダ（１
）１１、デコーダ（２）１２、シーケンサ１３、Ｄ−フ
リツブフロップ１４、Ｒ−Ｓフリップフロップ１５、セ
レクタ１６、インバータ１７、アンドゲートｔｇａおよ
び１８ｂならびにオアゲート１９を含んでいる。
）１１、デコーダ（２）１２、シーケンサ１３、Ｄ−フ
リツブフロップ１４、Ｒ−Ｓフリップフロップ１５、セ
レクタ１６、インバータ１７、アンドゲートｔｇａおよ
び１８ｂならびにオアゲート１９を含んでいる。
第３図によると、ＦＩＦＯ制御部２０は、Ｄ−フリップ
フロップ２１および２２、Ｒ−Ｓフリップフロップ２３
および２４、インバータゲート２５ａおよび２５ｂ１ア
ンドゲート２６ａ〜２６ｈならびにセレクタ２７ａおよ
び２７ｂを含んでいる。
フロップ２１および２２、Ｒ−Ｓフリップフロップ２３
および２４、インバータゲート２５ａおよび２５ｂ１ア
ンドゲート２６ａ〜２６ｈならびにセレクタ２７ａおよ
び２７ｂを含んでいる。
本発明の特徴は、第１図、第２図および第３図において
、第２図に示す回路構成を含む命令デコード部１と、第
３図に示す回路構成を含むＦＩＦＯ制御部２０と、テン
ポラリファイル５３を含む命令実行部５０とを設けたこ
とにある。
、第２図に示す回路構成を含む命令デコード部１と、第
３図に示す回路構成を含むＦＩＦＯ制御部２０と、テン
ポラリファイル５３を含む命令実行部５０とを設けたこ
とにある。
次に、本実施例の動作について、第４図および第５図に
示すタイミング図を参照して説明する。
示すタイミング図を参照して説明する。
ここで、第４図は基本命令の命令デコード部の処理タイ
ミングを示し、第５図は特殊命令の命令デコード部の処
理タイミングを示す。
ミングを示し、第５図は特殊命令の命令デコード部の処
理タイミングを示す。
この中央処理装置１の命令デコード部１０は、基本的な
命令は２クロツクで処理を完了するもので、そのタイミ
ングは第４図に示すようになる。つまり、この２クロツ
クをＤＩサイクルと名づけ、１クロツク目をＴｌ、２ク
ロツク目をＴ２とする。
命令は２クロツクで処理を完了するもので、そのタイミ
ングは第４図に示すようになる。つまり、この２クロツ
クをＤＩサイクルと名づけ、１クロツク目をＴｌ、２ク
ロツク目をＴ２とする。
基本命令のフォーマットは、第７図に示すように、オペ
コード部（ＯＰ）と、アドレッシング指定フィールド（
ＡＦ）と、ディスプレースメントまたはイミディエート
（ＤＰ／ＩＤ）からなる。
コード部（ＯＰ）と、アドレッシング指定フィールド（
ＡＦ）と、ディスプレースメントまたはイミディエート
（ＤＰ／ＩＤ）からなる。
Ｄ１サイクルのＴ１では命令のオペコード部（ＯＰ）と
アドレッシング指定フィールド（ＡＦ）をデコードし、
Ｔ２サイクルではそのデコード結果をもとに命令実行部
５０にデータを転送すべきであるならばＤＴＷＴ信号１
２０を出力し、ＦＩＦＯメモリ３１または３２にデータ
１７０を転送する。もちろんＴ１のデコードの結果、Ｔ
２では実効アドレスを計算してそれをＦＩＦＯメモリア
クセスを行うＦＩＦＯ制御部２０に転送し、命令実行部
５０には何も転送しない場合もある（通常は命令にイミ
ディエートがある場合にのみ、このイミディエートが命
令実行部５０に転送される）。
アドレッシング指定フィールド（ＡＦ）をデコードし、
Ｔ２サイクルではそのデコード結果をもとに命令実行部
５０にデータを転送すべきであるならばＤＴＷＴ信号１
２０を出力し、ＦＩＦＯメモリ３１または３２にデータ
１７０を転送する。もちろんＴ１のデコードの結果、Ｔ
２では実効アドレスを計算してそれをＦＩＦＯメモリア
クセスを行うＦＩＦＯ制御部２０に転送し、命令実行部
５０には何も転送しない場合もある（通常は命令にイミ
ディエートがある場合にのみ、このイミディエートが命
令実行部５０に転送される）。
ＦＩＦＯ制御部２０は、ＤＴＷＴ信号１２０が出力され
たとき、ＦＩＦＯメモリ３１または３２に空きがあるな
らば、ストローブ信号１４０または１５０を出力し、命
令デコード部ｌＯから出力されたデータ１７０をＦＩＦ
Ｏメモリ３１または３２に格納する。また、ＦＩＦＯメ
モリ３１および３２に空きがないときは、ＦＩＦＯ制御
部２０に直ちにＦＩＦＯＦＵＬ信号１２１をアクティブ
（ｒｌＪ）にし、命令デコード部１０に通知する。命令
デコード部１０は、ＦＩＦＯＦＵＬ信号１２１がアクテ
ィブになると処理が先に進むのを抑え、Ｆ Ｉ ＦＯＦ
ＵＬ信号１２１がインアクティブになるまでＤＴＷＴ信
号１２０を出力し続ける。
たとき、ＦＩＦＯメモリ３１または３２に空きがあるな
らば、ストローブ信号１４０または１５０を出力し、命
令デコード部ｌＯから出力されたデータ１７０をＦＩＦ
Ｏメモリ３１または３２に格納する。また、ＦＩＦＯメ
モリ３１および３２に空きがないときは、ＦＩＦＯ制御
部２０に直ちにＦＩＦＯＦＵＬ信号１２１をアクティブ
（ｒｌＪ）にし、命令デコード部１０に通知する。命令
デコード部１０は、ＦＩＦＯＦＵＬ信号１２１がアクテ
ィブになると処理が先に進むのを抑え、Ｆ Ｉ ＦＯＦ
ＵＬ信号１２１がインアクティブになるまでＤＴＷＴ信
号１２０を出力し続ける。
このようにしてＤ１サイクルが完了すると、第４図にあ
るように、ＶＱ信号１１０がセットされ、命令実行部５
０に対し、命令の処理が完了し転送すべきデータ１７０
もＦＩＦＯメモリ３１または３２に蓄えられたことを
通知する。ＶＱ信号１１０がアクティブになったことを
察知した命令実行部５０は、マイクロ命令を起動し、ま
た命令デコード部１０に対してはＶＱ信号１１０を受は
取ったことを通知するＶＱＡＣＫ信号１１１を送り返す
。マイクコ命令は、ＦＩＦＯメモリ３１または３２に蓄
えられたデータを読み出すためにＤＴＲＤ信号１３０を
アクティブにしＦＩＦＯメモリ３１または３２からデー
タを読み出し、内部バス５１上に乗せて、命令実行部５
０内部のテンポラリ−ファイル５２に格納する。このＦ
ＩＦＯメモリ３１または３２からのデータ読み出しに関
しては、転送データがＦＩＦＯメモリ３１または３２に
格納されてからＶＱ信号１１０がセットされるので、Ｄ
ＴＲＤ信号１３０がアクティブのとき、ＦＩＦＯメモリ
３１または３２に有効なデータが格納されていないこと
はないので、Ｆ Ｉ ＦＯＥＭＰ信号１３１がアクティ
ブになることはない。
るように、ＶＱ信号１１０がセットされ、命令実行部５
０に対し、命令の処理が完了し転送すべきデータ１７０
もＦＩＦＯメモリ３１または３２に蓄えられたことを
通知する。ＶＱ信号１１０がアクティブになったことを
察知した命令実行部５０は、マイクロ命令を起動し、ま
た命令デコード部１０に対してはＶＱ信号１１０を受は
取ったことを通知するＶＱＡＣＫ信号１１１を送り返す
。マイクコ命令は、ＦＩＦＯメモリ３１または３２に蓄
えられたデータを読み出すためにＤＴＲＤ信号１３０を
アクティブにしＦＩＦＯメモリ３１または３２からデー
タを読み出し、内部バス５１上に乗せて、命令実行部５
０内部のテンポラリ−ファイル５２に格納する。このＦ
ＩＦＯメモリ３１または３２からのデータ読み出しに関
しては、転送データがＦＩＦＯメモリ３１または３２に
格納されてからＶＱ信号１１０がセットされるので、Ｄ
ＴＲＤ信号１３０がアクティブのとき、ＦＩＦＯメモリ
３１または３２に有効なデータが格納されていないこと
はないので、Ｆ Ｉ ＦＯＥＭＰ信号１３１がアクティ
ブになることはない。
次に、転送データが多数個ある特殊命令に対しての処理
タイミングを説明する。この特殊命令のフォーマットは
第８図のように、オペコード部（ＯＰ）と、二つのデー
タ記述Ｂ（ＤＰｌおよびＯＰ２）と、二つのディスプレ
ースメント（ＤＰＩおよびＯＰ２）とからなり、それぞ
れのデータ記述部は、さらに符号指定部（Ｓ）、桁数（
Ｌ）およびアドレッシング指定フィールド（ＡＦ）から
なっている。この特殊命令は十進演算や英数字転送など
に使われる命令で、命令実行部５０に転送されるデータ
としては、一つ目のデータ記述部（ＤＤｌ）、一つ目の
データ記述部（ＤＤＩ）の中のアドレッシング指定フィ
ールド（ＡＦ）による実効アドレス、二つ目のデータ記
述部（ＤＤ２）、および二つ目のデータ記述部（ＤＤ２
）の中のアドレッシング指定フィールド（ＡＦ）による
実効アドレスの四つがあり、この順番でＦＩＦＯメモリ
３１または３２に転送される。通常実効アドレスは命令
実行部５０に転送されるものではないが、特殊命令の場
合、符号情報や桁数を命令実行部５０で解析し、場合に
よっては実効アドレスを修正してから使用するので命令
実行部５０に転送する。
タイミングを説明する。この特殊命令のフォーマットは
第８図のように、オペコード部（ＯＰ）と、二つのデー
タ記述Ｂ（ＤＰｌおよびＯＰ２）と、二つのディスプレ
ースメント（ＤＰＩおよびＯＰ２）とからなり、それぞ
れのデータ記述部は、さらに符号指定部（Ｓ）、桁数（
Ｌ）およびアドレッシング指定フィールド（ＡＦ）から
なっている。この特殊命令は十進演算や英数字転送など
に使われる命令で、命令実行部５０に転送されるデータ
としては、一つ目のデータ記述部（ＤＤｌ）、一つ目の
データ記述部（ＤＤＩ）の中のアドレッシング指定フィ
ールド（ＡＦ）による実効アドレス、二つ目のデータ記
述部（ＤＤ２）、および二つ目のデータ記述部（ＤＤ２
）の中のアドレッシング指定フィールド（ＡＦ）による
実効アドレスの四つがあり、この順番でＦＩＦＯメモリ
３１または３２に転送される。通常実効アドレスは命令
実行部５０に転送されるものではないが、特殊命令の場
合、符号情報や桁数を命令実行部５０で解析し、場合に
よっては実効アドレスを修正してから使用するので命令
実行部５０に転送する。
この特殊命令の処理サイクルは、第５図に示すように、
Ｄ１→Ｄ３→Ｄ２→Ｄ３→Ｄ２となる。
Ｄ１→Ｄ３→Ｄ２→Ｄ３→Ｄ２となる。
Ｄ１サイクルのＴ１でオペコード部（ＯＰ）のデコード
を行い、この命令が特殊命令であることが認識されると
、命令デコード部１０はＤ３サイクルとＤ２サイクルと
を第５図のように発生させる。
を行い、この命令が特殊命令であることが認識されると
、命令デコード部１０はＤ３サイクルとＤ２サイクルと
を第５図のように発生させる。
Ｄ３サイクルではデータ記述部（ＤＤＩおよびＤＤ２）
をＦＩＦＯメモリ３１または３２に転送し、Ｄ２サイク
ルではデータ記述部（ＤＤＩおよびＤＤ２）のアドレッ
シング指定フィールド（ＡＦ）をもとに実効アドレスを
計算し、ＦＩＦＯメモリ３１または３２に転送する。Ｖ
Ｑ信号１１０はデータ１７０がＦＩＦＯメモリ３１また
は３２に転送される前のＤ１サイクル終了時に立つ。従
来は第６図のように２回目のＤ２サイクル終了時、すな
わち特殊命令処理完了時にＶＱ倍信号セットされたが、
本実施例ではＤ１サイクルのＴ１でオペコード部（ＯＰ
）をデコードした結果、特殊命令であると判明した場合
は、Ｄ１サイクル終了時にＶＱ信号１１０がセットされ
るように第２図に示す回路構成となっている。
をＦＩＦＯメモリ３１または３２に転送し、Ｄ２サイク
ルではデータ記述部（ＤＤＩおよびＤＤ２）のアドレッ
シング指定フィールド（ＡＦ）をもとに実効アドレスを
計算し、ＦＩＦＯメモリ３１または３２に転送する。Ｖ
Ｑ信号１１０はデータ１７０がＦＩＦＯメモリ３１また
は３２に転送される前のＤ１サイクル終了時に立つ。従
来は第６図のように２回目のＤ２サイクル終了時、すな
わち特殊命令処理完了時にＶＱ倍信号セットされたが、
本実施例ではＤ１サイクルのＴ１でオペコード部（ＯＰ
）をデコードした結果、特殊命令であると判明した場合
は、Ｄ１サイクル終了時にＶＱ信号１１０がセットされ
るように第２図に示す回路構成となっている。
特殊命令の場合は、ＶＱ信号１１０がＤ１サイクル終了
時にセットされることにより、マイクロ命令が早期に起
動され、ＦＩＦＯメモリ３１および３２を順次読み出し
始める。ここからの転送データのやりとりは前に説明し
た基本命令の場合と同様である。ただし一つだけ違うの
は、マイクロ命令がＦＩＦＯメモリ３１および３２を読
み出すとき、ＦＩＦＯメモリ３１および３２に有効なデ
ータが蓄えられていることは保証できないことである。
時にセットされることにより、マイクロ命令が早期に起
動され、ＦＩＦＯメモリ３１および３２を順次読み出し
始める。ここからの転送データのやりとりは前に説明し
た基本命令の場合と同様である。ただし一つだけ違うの
は、マイクロ命令がＦＩＦＯメモリ３１および３２を読
み出すとき、ＦＩＦＯメモリ３１および３２に有効なデ
ータが蓄えられていることは保証できないことである。
命令デコード部１０は他に何らかの要因で停止して、転
送するデータ１７０をＦＩＦＯメモリ３１および３２に
格納するのが遅れることがあるためである。マイクロ命
令がＦＩＦＯメモリ３１および３２を読み出そうとして
、ＤＴＲＤ信号１３０を出力したときに、ＦＩＦＯ制御
部２０は、もしＦＩＦＯメモリ３１および３２に有効な
データがなければ、命令実行部５０に対しＦＩＦＯＥＭ
Ｐ信号１３１をアクティブにして通知し、命令実行部５
０はこのＦＩＦＯＥＭＰ信号１３１がアクティブのとき
は動作を停止し、インアクティブになるまでＤＴＲＤ信
号１３０を出力し続けるような待ち合わせを行う。
送するデータ１７０をＦＩＦＯメモリ３１および３２に
格納するのが遅れることがあるためである。マイクロ命
令がＦＩＦＯメモリ３１および３２を読み出そうとして
、ＤＴＲＤ信号１３０を出力したときに、ＦＩＦＯ制御
部２０は、もしＦＩＦＯメモリ３１および３２に有効な
データがなければ、命令実行部５０に対しＦＩＦＯＥＭ
Ｐ信号１３１をアクティブにして通知し、命令実行部５
０はこのＦＩＦＯＥＭＰ信号１３１がアクティブのとき
は動作を停止し、インアクティブになるまでＤＴＲＤ信
号１３０を出力し続けるような待ち合わせを行う。
次に、第２図により命令デコード部の動作の詳細につい
て説明する。デコーダ（１）１１はオペコードのデコー
ダを行い、デコーダ（２）１２はアドレッシング指定フ
ィールド（ＡＦ）のデコーダを行う。また、シーケンサ
１３は命令デコード部１０のシーケンサであり、Ｄｌ、
Ｄ２およびＤ３サイクルならびにＴｌおよびＴ２の生成
部である。さらにシーケンサ１３は、命令処理の最終サ
イクルであることを示す信号２２３を出力し、また、デ
コーダ（２）１２の結果出力２１１を受は取って、もし
命令実行部５０にデータ転送の要求があればＤＴＷＴ信
号１２０も出力する。
て説明する。デコーダ（１）１１はオペコードのデコー
ダを行い、デコーダ（２）１２はアドレッシング指定フ
ィールド（ＡＦ）のデコーダを行う。また、シーケンサ
１３は命令デコード部１０のシーケンサであり、Ｄｌ、
Ｄ２およびＤ３サイクルならびにＴｌおよびＴ２の生成
部である。さらにシーケンサ１３は、命令処理の最終サ
イクルであることを示す信号２２３を出力し、また、デ
コーダ（２）１２の結果出力２１１を受は取って、もし
命令実行部５０にデータ転送の要求があればＤＴＷＴ信
号１２０も出力する。
デコーダ（１）１１はオペコードをデコードすると、そ
の命令に対するシーケンスをシーケンサ１３が生成する
ように指示を出す。例えば基本命令ならばＤ１サイクル
のみで終了とか、特殊命令ならばＤ１→Ｄ３→Ｄ２→Ｄ
３→Ｄ２と動作するように指示信号２０２をシーケンサ
１３に対して出力する。信号２０１は特殊命令ならばア
クティブ（ｒｌＪ）になる信号で、ＤＩプサイルのＴ１
でＤ−フリップフロップ１４にセットされる。このＤ−
フリップフロップ１４は第１表の真理値表に従う動作を
行う。
の命令に対するシーケンスをシーケンサ１３が生成する
ように指示を出す。例えば基本命令ならばＤ１サイクル
のみで終了とか、特殊命令ならばＤ１→Ｄ３→Ｄ２→Ｄ
３→Ｄ２と動作するように指示信号２０２をシーケンサ
１３に対して出力する。信号２０１は特殊命令ならばア
クティブ（ｒｌＪ）になる信号で、ＤＩプサイルのＴ１
でＤ−フリップフロップ１４にセットされる。このＤ−
フリップフロップ１４は第１表の真理値表に従う動作を
行う。
図中２３０はＶＱ信号１１０のセット信号で、Ｄ−フリ
ップフロップ１４の出力が「１」のとき、つまリ、特殊
命令のときは信号２２２が選択され、そうでないときは
信号２２３が選択される。信号２２２はＤ１サイクルの
Ｔ２期間のみ「ｌ」となる信号である。
ップフロップ１４の出力が「１」のとき、つまリ、特殊
命令のときは信号２２２が選択され、そうでないときは
信号２２３が選択される。信号２２２はＤ１サイクルの
Ｔ２期間のみ「ｌ」となる信号である。
Ｒ−Ｓフリップフロップ１５はＶＱ信号１１０を出力す
る。信号２３０が「ｌ」のときｒｌ」にセットされＶＱ
ＡＣＫ信号１１１でリセットされる。ただし、ＶＱ信号
１１０が「１」のときは、次の命令のＶＱ信号１１０が
来ても１度リセットされないとセットされない。ここで
、Ｒ−ＳフリップフロップＩ５は第２表の真理値表に従
う動作を行う。
る。信号２３０が「ｌ」のときｒｌ」にセットされＶＱ
ＡＣＫ信号１１１でリセットされる。ただし、ＶＱ信号
１１０が「１」のときは、次の命令のＶＱ信号１１０が
来ても１度リセットされないとセットされない。ここで
、Ｒ−ＳフリップフロップＩ５は第２表の真理値表に従
う動作を行う。
第１表 Ｄ−フリップフロップ真理値表（以下本頁余白
） 第２表 Ｒ−Ｓフリップフロップ真理値表シーケンサ１
３は、Ｆ Ｉ ＦＯＦＵＬ信号１２１が「１」のときま
たはＶＱ信号１１０が「１」であるにもかかわらず次の
命令のＶＱ信号１１０をセットしようとしたときは、Ｖ
Ｑ上セツト号２２４が「１」となり、このときは停止し
処理を先に進めない。
） 第２表 Ｒ−Ｓフリップフロップ真理値表シーケンサ１
３は、Ｆ Ｉ ＦＯＦＵＬ信号１２１が「１」のときま
たはＶＱ信号１１０が「１」であるにもかかわらず次の
命令のＶＱ信号１１０をセットしようとしたときは、Ｖ
Ｑ上セツト号２２４が「１」となり、このときは停止し
処理を先に進めない。
次に第３図によりＦＩＦ○制御部２０の動作の詳細につ
いて説明する。Ｄ−フリップフロップ２１は命令デコー
ド部１０から転送するデータ１７０を２段あるＦＩＦＯ
メモリ３１および３２のうちどちらに格納するかを指示
し、Ｄ−フリップフロップ２２は２段のＦＩＦＯメモリ
３１および３２のうちどちらからデータを読み出すかを
指示する。ここで、Ｄ−フリップフロップ２１および２
２は第１表の真理値表に従う動作を行う。Ｒ−Ｓフリッ
プフロップ２３および２４は１段につき１ビット設けら
れたＦＩＦＯメモリ３１および３２の有効ビットを蓄え
る。どちらの有効ビットとも転送データ１７０がＦＩＦ
Ｏメモリ３１および３２にセットされたときに同時にセ
ットされ、読み出されたときに同時にリセットされる。
いて説明する。Ｄ−フリップフロップ２１は命令デコー
ド部１０から転送するデータ１７０を２段あるＦＩＦＯ
メモリ３１および３２のうちどちらに格納するかを指示
し、Ｄ−フリップフロップ２２は２段のＦＩＦＯメモリ
３１および３２のうちどちらからデータを読み出すかを
指示する。ここで、Ｄ−フリップフロップ２１および２
２は第１表の真理値表に従う動作を行う。Ｒ−Ｓフリッ
プフロップ２３および２４は１段につき１ビット設けら
れたＦＩＦＯメモリ３１および３２の有効ビットを蓄え
る。どちらの有効ビットとも転送データ１７０がＦＩＦ
Ｏメモリ３１および３２にセットされたときに同時にセ
ットされ、読み出されたときに同時にリセットされる。
ここでＲ−Ｓフリップフロップ２３および２４は第２表
の真理値表に従う動作を行う。
の真理値表に従う動作を行う。
ＦＩＦＯメモリ３１右よび３２に有効な、未だ読み出さ
れていないデータがあると、有効ビットは「１」になっ
ており、このときＤＴＷＴ信号１２０が来ると、ＦＩＦ
ＯＦＵＬ信号１２１が「１」となり、転送データ１７０
をＦＩＦＯメモリ３１および３２に格納できないことを
命令デコード部ｌに知らせる。
れていないデータがあると、有効ビットは「１」になっ
ており、このときＤＴＷＴ信号１２０が来ると、ＦＩＦ
ＯＦＵＬ信号１２１が「１」となり、転送データ１７０
をＦＩＦＯメモリ３１および３２に格納できないことを
命令デコード部ｌに知らせる。
ＦＩＦＯメモリ３１および３２に有効データがないと有
効ビットは「０」になっており、このときＤＴＲＤ信号
１３０がくると、ＦＩＦＯＥＭＰ信号１３１が「１」と
なり、読み込むデータがＦＩＦＯメモリ３１および３２
に未だないことを命令実行部５０に知らせる。
効ビットは「０」になっており、このときＤＴＲＤ信号
１３０がくると、ＦＩＦＯＥＭＰ信号１３１が「１」と
なり、読み込むデータがＦＩＦＯメモリ３１および３２
に未だないことを命令実行部５０に知らせる。
以上説明したように、本発明は、命令デコード完了通知
（ＶＱ）信号を早期にセットすることにより、命令実行
部のマイクロ命令を早期に起動することができ、命令デ
コード部の命令処理に要する分だけの命令実行部の待ち
合わせ時間を短縮することが可能となり、性能改善を図
ることができる効果がある。
（ＶＱ）信号を早期にセットすることにより、命令実行
部のマイクロ命令を早期に起動することができ、命令デ
コード部の命令処理に要する分だけの命令実行部の待ち
合わせ時間を短縮することが可能となり、性能改善を図
ることができる効果がある。
また、ＦＩＦＯメモリに空きがあるかないかを命令デコ
ード部に通知する信号と、ＦＩＦＯメモリに有効なデー
タがあるかないかを命令実行部に通知する信号とを用意
したことにより、命令デコード部と命令実行部との間で
ＦＩＦＯメモリへの書き込み、ＦＩＦＯメモリからの読
み出しをハンドシェーク方式で行うことが可能となり、
１命令につき命令デコード部が命令実行部に転送しなけ
ればならないデータの最大個数分の段数のＦＩＦＯメモ
リを用意する必要はなく、それによりも少ない段数のＦ
ＩＦＯメモリを用意すればよいので、ハードウェア量の
削減を図ることができる効果がある。
ード部に通知する信号と、ＦＩＦＯメモリに有効なデー
タがあるかないかを命令実行部に通知する信号とを用意
したことにより、命令デコード部と命令実行部との間で
ＦＩＦＯメモリへの書き込み、ＦＩＦＯメモリからの読
み出しをハンドシェーク方式で行うことが可能となり、
１命令につき命令デコード部が命令実行部に転送しなけ
ればならないデータの最大個数分の段数のＦＩＦＯメモ
リを用意する必要はなく、それによりも少ない段数のＦ
ＩＦＯメモリを用意すればよいので、ハードウェア量の
削減を図ることができる効果がある。
第１図は本発明の一実施例をブロック構成図。
第２図はその命令デコード部の詳細を示す回路図。
第３図はそのＦＩＦＯ制御部の詳細を示す回路図。
第４図はその基本命令の処理タイミングを示すタイミン
グ図。 第５図はその特殊命令の処理タイミングを示すタイミン
グ図。 第６図は従来例の特殊命令の処理タイミングを示すタイ
ミング図。 第７図は基本命令のフォーマットを示す説明図。 第８図は特殊命令のフォーマットを示す説明図。 １・・・中央処理装置、１０・・・命令デコード部、１
１・・・デコーダ（１）、１２・・・デコーダ（２）、
１３・・・シーケンサ、１４．２１．２２・・・Ｄ−フ
リップフロップ、１５．２３．２４−Ｒ−Ｓ ７リツプ
フロツプ、１６．２７ａ 、 ２７ｂ 、 ４１・・・
セレクタ、１７．２５ａ 、 ２５ｂ 、 ４２・・・
インバータ、１８ａ 、 １８ｂ 、 ２６ａ 〜２６
ｈ−・・アンドゲート、１９・・・オアゲート、２０・
・・ＦＩＦＯ制御部、３１．３２・・・ＦＩＦＯメモリ
、５０・・・命令実行部、５１・・・制御ゲート、５２
・・・Ｍバス、５３・・・テンポラリファイル、１１０
・・・命令ゲート完了通知信号（ＶＱ倍信号 、１１１
・・・ＶＱＡＣＫ信号、１２０・・・ＤＴＷＴ信号、１
２１・・・ＦＩＦＯＦＵＬ信号、１３０・・・ＤＴＲＤ
信号、１３１・・・ＦＩＦＯＥＭＰ信号、１４０．１５
０・・・ストローブ信号、１６０・・・切り替え信号、
２０１．２２１．２２２．２２３．２３０・・・信号、
２０２．２１１・・・結果出力、２２４・・・ＶＱ上セ
ツト号。
グ図。 第５図はその特殊命令の処理タイミングを示すタイミン
グ図。 第６図は従来例の特殊命令の処理タイミングを示すタイ
ミング図。 第７図は基本命令のフォーマットを示す説明図。 第８図は特殊命令のフォーマットを示す説明図。 １・・・中央処理装置、１０・・・命令デコード部、１
１・・・デコーダ（１）、１２・・・デコーダ（２）、
１３・・・シーケンサ、１４．２１．２２・・・Ｄ−フ
リップフロップ、１５．２３．２４−Ｒ−Ｓ ７リツプ
フロツプ、１６．２７ａ 、 ２７ｂ 、 ４１・・・
セレクタ、１７．２５ａ 、 ２５ｂ 、 ４２・・・
インバータ、１８ａ 、 １８ｂ 、 ２６ａ 〜２６
ｈ−・・アンドゲート、１９・・・オアゲート、２０・
・・ＦＩＦＯ制御部、３１．３２・・・ＦＩＦＯメモリ
、５０・・・命令実行部、５１・・・制御ゲート、５２
・・・Ｍバス、５３・・・テンポラリファイル、１１０
・・・命令ゲート完了通知信号（ＶＱ倍信号 、１１１
・・・ＶＱＡＣＫ信号、１２０・・・ＤＴＷＴ信号、１
２１・・・ＦＩＦＯＦＵＬ信号、１３０・・・ＤＴＲＤ
信号、１３１・・・ＦＩＦＯＥＭＰ信号、１４０．１５
０・・・ストローブ信号、１６０・・・切り替え信号、
２０１．２２１．２２２．２２３．２３０・・・信号、
２０２．２１１・・・結果出力、２２４・・・ＶＱ上セ
ツト号。
Claims (1)
- 【特許請求の範囲】 １、命令をデコードする命令デコード部（１０）と、こ
の命令デコード部から出力されるデータを格納する複数
段のＦＩＦＯメモリ（３１、３２）と、前記命令デコー
ド部とは非同期的に動作し、前記命令デコード部から出
力される命令デコード完了通知信号がアクティブのとき
、前記ＦＩＦＯメモリに格納されたデータを順次取り出
し実行を進める命令実行部（５０）と を備えたパイプライン方式の中央処理装置（１）におい
て、 前記ＦＩＦＯメモリに空きがあるかないかを前記命令デ
コード部に通知する第一の通知手段と、前記ＦＩＦＯメ
モリに有効なデータが格納されているかいないかを前記
命令実行部に通知する第二の通知手段とを含むＦＩＦＯ
制御部（２０）を備え、前記命令デコード部は、命令の
処理途中で前記命令デコード完了通知信号をアクティブ
にする手段および前記第一の通知手段から通知があった
場合前記ＦＩＦＯメモリに空きが生じるまで処理を待ち
合わせる手段を含み、 前記命令実行部は、前記第二の通知手段からの通知があ
った場合前記ＦＩＦＯメモリに有効なデータが揃うまで
処理を待ち合わせる手段を含むことを特徴とする中央処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18239088A JPH0231230A (ja) | 1988-07-20 | 1988-07-20 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18239088A JPH0231230A (ja) | 1988-07-20 | 1988-07-20 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0231230A true JPH0231230A (ja) | 1990-02-01 |
Family
ID=16117481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18239088A Pending JPH0231230A (ja) | 1988-07-20 | 1988-07-20 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0231230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10434566B2 (en) | 2016-03-18 | 2019-10-08 | Honda Motor Co., Ltd. | Casting device |
-
1988
- 1988-07-20 JP JP18239088A patent/JPH0231230A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10434566B2 (en) | 2016-03-18 | 2019-10-08 | Honda Motor Co., Ltd. | Casting device |
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