JPH02306365A - ニューロコンピュータの負荷配分方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、神経回路素子モデルに基づいて構成された
大規模な神経回路網を多数のプロセッサを用いてソミコ
レーションするニューロコンピュータに関する。

〈従来の技術〉 従来、神経回路素子モデルに活づいて構成された大規模
な神経回路網をシミュレーションするために、汎用コン
ピュータが用いられているが、回路網の学習に際して非
常に長い計算時間を要１．ていた。そこで、高速化を図
るために、神経回路網の計算は同種の神経回路素子に対
して同じ計算を行うという特徴を利用して、神経回路素
子ごとに実際のプロセッサ（以下、「実プロセッサ」と
いう）を１つ割り当てるか、もしくは複数の神経回路素
子に対して１つの実プロセッサを割り当てて並列処理を
行うようにした並列計算機が提案されている。

１−記並列計算機の各プロセッサ間の結合方式には格子
型結合、クロスバ−型結合、ツリー型結合、多段クロス
バ−型結合、キューブ型結合などの様々な方式がある。

しかし、これらの結合方式は神経回路網が大規模になっ
てプロセッサの数が増えると、配線数が非常に多くなっ
て実装が複雑になるらのであった。

最近、本出願人は、非常に単純な結合方式の並列計算機
として、神経細胞に相当Ｗる細胞プロセッサＣと、シナ
プスの結合に相当する重みプロセッサＷと、外部装置か
ら入力データを取り込む入力プロセッサと、外部装置に
データを転送する出力プロセッサと、外部装置から入ツ
ノデータを取り込んで外部装置にデータを転送する入出
力ブロセッ４１−に対応する５種類の仮想プロセッサを
所定のパターンの行列に配置すると共に格子状円環体ｔ
）１゜くは格子状矩形面に接続（またことを特徴とする
ニューロコンピュータを提案した（特願昭６３−３３０
９７１号、特願昭６４−２４３０７号）。このニューロ
コンピュータは、上記仮想プロセッサの行列を行方向に
Ｐ分割１列方向にＱ分割１７て、分割された矩形領域を
Ｐ行、Ｑ列の行列に配列した実プロセッサにそれぞれ割
り当てて、この実プロセッサによって神経回路網のシミ
ュレーションを！ｌｆＬ列処理するようにしている。こ
れにより、非常に単純な結合方式によって、大規模な神
経回路網のンミュレーノヨンを可能にしている。

〈発明が解決しようとする課題〉 ところで、神経回路網の代表的なモデルとして第１Ｏ図
（ａ）乃至（ｄ）に示すようなものがある。第１Ｏ図（
ａ）は階層的なネットワーク（例えばバーセブトロン）
、同図（ｂ）はフィードバックを含む階層的なネットワ
ーク（コグニトロン）、同図（Ｃ）は層内結合を含む階
層的なネットワーク（相互抑制のあるネットワーク）、
同図（ｄ）は相互結合のネットワーク（ホップフィール
ドのネットワーク、ボルツマンマシン）を示）２ている
。そして、上記第１０図（ａ）　、　（ｂ）に示したモ
デルでは各層間のすべての神経素子に結合があるとき、
同図（ｃ）に示したモデルでは同一層内および層間の全
ての神経素子に結合があるとき、同図（ｄ）に示したモ
デルでは全ての神経素子間に結合があるとき、これらの
モデルに合わせて上記格子状円環体もしくは格子状矩形
面に接続した仮想プロセッサを構成すると、仮想プロセ
ッサの行列のパターンはそれぞれ第１１図（ａ）、（ｂ
）、（ｅ）、（ｄ）に示すようになる。これらの図にお
いて、Ｗは重みプロセッサ、０は零プロセッサ（神経素
子間の結合がない場合に相当する）。

Ｃは細胞プロセッサを示しており（以下の図において同
様）、簡単のため第１行に配置した入力プロセッサ、出
力プロセッサおよび入出カプロセッサを省略している。

これらの図かられかるＪ：うに、各仮想プロセッサの行
列に、同種のプロセッサだけが占める矩形領域と、対角
成分を１つの種類のプロセッサ、非対角成分を他の１つ
の種類のプロセッサが占める矩形領域とが生ずる。上記
第１行を除いて、これらの矩形領域を分類すると、第１
２図（ａ）乃至（ｅ）に示すように、５種類の矩形領域
に分類される。第１２図（ａ）　、　（ｂ）は面者のタ
イプ。

同図（ｂ）、（ｅ）、（ｄ）は後背のタイプを示してい
る。

上記従来のニューロコンピュータは、このような仮想プ
ロセッサの行列を（Ｐ×Ｑ）個に分割して、そのまま各
実プロセッサに割り当てているので、処理量（計算負荷
）の多い上記細胞プロセッサＣや重みプロセッサＷが実
プロセッサ間で偏って割り当てられることになる。その
ため、処理を実行する際、七記実ブロセッザのうちで待
ち状態になるものが生じて並列処理の効率が落ち、本来
の高速性能が生かせないという問題がある。

そこで、この発明の目的は、仮想プロセッサを実プロセ
ッサに計算負荷が均等になるように割り当てることによ
−て並列処理の効率を上げ、高速処理を可能にしたニュ
ーロコンピュータを提供することにある。

く課題を解決するための手段〉 上記目的を達成するために、この発明は、神経細胞に相
当する細胞プロセッサと、シナプスの結合に相当する重
みプロセッサと、外部装置から入力データを取り込む入
力プロセッサと、外部装置にデータを転送する出力プロ
セッサと、外部装置から入力データを取り込んで外部装
置にデータを転送する入出カプロセッサに対応する５種
類の仮想プロセッサを所定のパターンの行列に配Ｉｔ、
、この仮想プロセッサをＰ行、Ｑ列の行列に配列した実
プロセッサに割り当てて、この実プロセッサによって神
経回路網の計算を並列に行うニューロコンピュータにお
いて、−に記仮想ブロセッザからなる上記行列の所定の
矩形領域を（Ｐ×Ｑ）個の略同じスケールの小行列に分
解し、−に足車行列を実プロセッサに各々割り当てるこ
とを特徴としている。

〈作用〉 仮想プロセッサの行列の所定の矩形領域に計算負荷が大
きい重みプロセッサや細胞プロセッサか高密度に含まれ
ている場合、（Ｐ×Ｑ）個の略同じスケールの小行列に
分解され、（Ｐ×Ｑ）個の実プロセッサの各々に割Ｈつ
当てられる。このため、上記矩形領域の重みプロセッサ
や細胞プロセッサが１つの実プロセッサに集中的に割り
当てられることがなくなって、実プロセッサ間の計算負
荷の偏りが解消する。したがって、並列処理の効率が高
まり、計算時間が短縮される。

また、上記仮想プロセッサの行列の複数の矩形領域につ
いて、上に述べたのと同様に分解して割り当てる場合、
各実プロセッサ間の計算負荷がさらに均一化されて、並
列処理の効率がさらに高ま〈実施例〉 以下、この発明のニューロコンピコ、−夕を実施例によ
り詳細に説明する。

第１図はこの発明の一実施例のニコーーロコンビプータ
を示している。この二コ−一口コンピュータは、ホスト
コンビ、−夕６０１と、行数Ｐ＝６、列数Ｑ＝７の行列
に配置されたｐｘＱ（＝４２）個の実プロセッサを備え
ている。６１１．６１２．・・・、６１７は１行目、６
２１．６２２．・・・、６２７は２行目、以下同様に６
６１，６６２．・・・、６６７は６行目の各実プロセッ
サを示している。この行列の各実プロセッサは、」−下
左右の４つの実プロセッサと格子状に接続されている。

なお、第１列の実プロセッサ６１１，６２１．・・・、
６６１はそれぞれ同じ行の第７列の実プロセッサ６１７
，６２７．・・・。

６６７に接続され、第１行の実プロセッサ６Ｇｌ。

６Ｉ２．・・・、６１７はそれぞれ同じ列の第６行の実
プロセッサ６６１，６６２．・・・、６６７に接続され
ている。第１行目の実プロセッサ６１１，６２１゜・。

６６１はパスライン６０２を介して−Ｌ記記入ストコン
ピュータ０１に接続されている。

シュミレートすべき神経回路網のモデルが第２図に示ず
パーセプトロンである場合について説明する。

このバーセブトロンは、第１０図（ａ）に示した階層的
なネットワークの１例であって、人力層。

第１隠れ層、第２隠れ層および出力層の４層からなって
いる。上記人力層はＩ　＝＝　３０００個の外部入力を
有し、第１隠れ層、第２隠れ層、出力層はそれぞれ２０
００．２０００．１０００個の神経素子を何している。

圭た、このバーセブトロンは、人力層と第１隠れ層の間
に６ＸＩＯ’の結合を存しており、同様に第１隠れ層と
第２隠れ層との間に４ＸＩＯ’の結合、第２隠れ屓と出
力層との間に２Ｘ１０８の結合を有している。そして、
このパーセプトロンを円環状もしくは矩形面結合の仮想
プロセッサでシュミレートする場合、この仮想プロセッ
サの行列配置は第３図に示すようになる。

この仮想プロセッサの行列は、上記バーセブトロンの外
部人力数をＩ、神経系Ｔ−散をＪとすると、Ｃ，１＋　
１）＝５００１行、（１＋Ｊ）＝８０００列からなり、
重みプロセッサＷだけか配置される矩形領域４０１，４
０６，４１１と、結合がないため零プロセッサＯだけが
配置される矩形領域４０３゜４０４．４０５，４０８，
４０９，４１０と、対角成分に細胞プ【１セツザＣだけ
が配置され非対角成分に零プロセッサＯだｊＩ′が配置
された正方形領域４０２．４０７，４１２と、第１行の
入力プロセッサ。

出力プロセッサおよび入出力プロセッサで構成される領
域４００とで構成されている。ここで、矩形領域４０１
，４０５．４０９を併せた領域は上記入力層の入力端子
から他の神経素子への結合をあらイつす領域であり、こ
れを領域Ａｉとする。矩形領域４０２，４０６，４１０
を併せた領域は第１隠れ層の神経素子から池の神経素子
への結合をあられ」領域であり、これを領域Ｂｉとする
。矩形領域４０３，４０７，４１１を併せた領域は第２
隠れ層の神経素子から他の神経素子への結合をあられす
領域であり、これを領域Ｃ１とする。矩形領域４０４．
４０８，４１２を併せた領域は出力層の神経素子から他
の神経素子への結合をあられす領域であり、これを領域
Ｄｉとする。第１行の入力・出力・入出カプロセッサで
構成される領域４００を領域Ｅｉとする。矩形領域４０
１，１０２，４０３．４０４を併Ｕ・た領域は他の神経
素子から第１隠れ層の神経素子への結合をあられす領域
であり、これを領域Ｆｉとする。矩形領域４０５，４０
６゜４０７．４０８を併１ｉ″た領域は他の神経素子か
ら第２隠れ屑の神経素子への結合をあられす領域であり
、これを領域Ｇｉとする。矩形領域４０９，４１０．４
１１，４１２を併せた矩形領域は他の神経素子から出力
層の神経素子への結合をあられす領域であり、これを領
域Ｈｉとする。なお、上記各領域の行数および列数かイ
つかるように、第３図中に行番号、列番号を示している
。

上記仮想プロセッサを次のようにして実プロセッサに割
り当てる。なお、基本的な方針として、５種類の仮想プ
ロセッサのうち細胞プロセッサＣが最ら計算負荷か大き
いので、これを含む矩形領域を行方向および列方向に分
割する一方、これを含まない領域を列方向に分割する（
行方向には分割１７ない）ようにする。分割１−で形成
した小行列（以下、「ブロック」という）を実プロセッ
サに各々割り当てるようにする。上記分割の際に生じる
剰余の行または列は、一旦、別々に所定の剰余配列に格
納してから、実プロセッサに各々割り当てるようにする
。

■　まず、細胞プロセッサＣを含まない矩形領域Ａｉを
列方向に（縦に）略均等にＱ（＝７）分割４゛る。この
とき、Ｉブロック当たり４２８列となり、剰余か４列生
ずる。そ（、て、上記実プロセッサの７列の各列に上記
ブロックを１つずつ割り当てる。

■　次に、細胞プロセッサを含む矩形領域Ｔ３ｉを行方
向１列方向にそれぞれＰｘＱ（＝４２）分割する。矩形
領域Ｃｉ、Ｄｉについても同様に行方向。

列方向に４２分割する。上記矩形領域Ｉ３　ｉ、　Ｃｉ
は、ともに■ブロック当たり４７列となり、剰余が２６
列生ずる。矩形領域Ｄｉは、！ブロック当たり２３列と
なり、剰余が３４列生ずる。なお、第４図は、」−記矩
形領域！３ｉとＦｉとが重な−〕でいろ領域ＢｉＦｉを
分割した様子を示している。この領域ＢｉＦｉを列方向
２行方向にそれぞれ４２分割した後、７ブロツクずつ併
せたものが領域７１１，７１２、・・・となる。これら
の領域７１１，７１２．・・・はそれぞれブロック７１
１１〜７１１７，７１２１〜７１２７．・・・を含んで
いる。そして、上記矩形領域Ｉ３ｉのブロックを列方向
に７ブロツク周期で取り出（７て、取り出した６ブ〔１
ツクを実プロセッサの１つの列に割り当てる。実プロセ
ッサの各列について、このように６ブロツク４″′つ割
り当てる。

上記領域ＲｉＰｉの場合、実プロセッサの第１列に１ブ
ロック４７列（１ブロツク）ずつ３２９列（７ブロツク
）周期で仮想プロセッサを割り当てる。

例えば、第１図に示した実プロセッサ６１１に７１１１
．７１２１．７１３１．７１４１．７１５１゜７１６１
の６ブロツクを割り当て、同様に、実プロセッサ６１２
にブロック７【【２〜７１６２゜実プロセッサ６１３に
ブロック７１１３〜７１６３、実プロセッサ６１４にブ
ロック７１１４〜７１６４、実プロセッサ６１７にブロ
ック７１１７〜７１６７を割り当てる。

■　上記仮想プロセッサの行方向に関して、矩形領域Ｅ
を除く各矩形領域を、列方向と同様に、Ｐ×Ｑ（−４２
）分割した場合、矩形領域Ｂｉ、Ｇｉは、それぞれ１ブ
ロツク当たり４７行となり、剰余が２６行生ずる。矩形
領域Ｈｉは、■ブロック当たり２３行となり、剰余か３
４行生ずる。そして、各矩形領域内で、行を置換せず、
そのまま７ブロツクを併せて、すなわち、矩形領域ｐ＋
、Ｇｉは３２９行、矩形領域１１ｉは１６１行にそれぞ
れまとめて、上記実プロセッサの行の各々に割り当てる
。例えば、実プロセッサ６１１にブロック７ｉｌｌ〜７
１６１．実プロセッサ６２１１こブロック７２【ｌ〜７
２６１．実プロセッサ６３１に７３１１〜７３６１．・
・・、実プロセッサ６６１にブロック７６１１〜７６６
１を割り当てる。

■　上に述べた各ブロックの割り当ての後、各分割の際
に生じた剰余を次のようにＩ、て実プロセッサに割り当
てる。

まず、列方向の分割の際に生じた剰余の処理を行う。予
め準備した剰余配列に、上記矩形領域Ａｉを７分割した
際の剰余４列（第２９９７．２９９８．２９９９．３０
００列）、矩形領域Ｂ　ｉ、　ＣｉおよびＤｉをそれぞ
れ４２分割した際の剰余２６列（第４９７５列〜５００
０列）、２６列（第６９７５列〜第７０００列）、３４
列（第７９６７列〜第８０００列）の合計９０列を格納
する。そ（７て、この剰余配列の列を７列の実プロセッ
サに１列ずつ巡回して割り当てていく。すなわち、第１
実プロセッサ列から第６実プロセッサ列には１３列、第
７実プロセッサ列には１２列の仮想プロセッサ列を新た
に割り当てる。例えば、実プロセッサの第１列には第２
９９７．４９７８．４９　ｇ　５，４９９２，４９９９
．６９８０，６９８７，６９９４，７９６７゜７９７４
．７９８１．７９８８．７９９５列の１３列を、新ノニ
に割り当てる。

次に、行方向の分割の際に生じた剰余の処理を行う。上
記剰余配列に、上記矩形領域Ｐｉ、ＧｉおよびＨｉをそ
れぞれ４２分割した際の剰余２６行く第１９７６行〜第
２００１行）、２６行く第３９７６行〜第４００１行）
、３４行（第４９６８行・−第５００１行）の合計Ｓ６
行を格納する。そして、上記実プロセッサの第１行に矩
形領域Ｅ１を既に割り当てたので、上記剰余配列の行を
、６行の実プロセッサの第２行からロチずつ巡回して割
り当てていく。４″なわち、矩形領域Ｅｉの１行を含め
て、実プ【ゴセッザの第１行−第３行にそれぞれ仮想プ
ロセッサの１５行、第４行〜第６行にそれぞれ１５行を
割り当てろ。例えば、実プロセッサの第１行に、仮想プ
ロセッサの第１行（領域Ｅ）、第１９８１．１９８７．
１９９３，１９９９，３９７９゜３９８５．３９９１，
３９９７，４９６９，４９７５゜４９８１．４９８７，
４９９３．４９９９行の合計１５行を割り当てる。

第５図は、このようにして、上記仮想プロセッサを第１
行、第１列目の実ブ〔ノセッザ６１！に割り当てた配置
を示している。図中、ａは矩形領域Ａｉを割り当てた領
域、ｂ、、！〕、、ｂ、、・・・、ｂ８は矩形領域Ｂｉ
を割り当てた領域、ＣＩ　＋　＋　２　、・・・、ｃａ
は矩形領域Ｃｉを割り当てたばｊ域、ｄ７．ｄｔ、・・
・、ｄ、ｌは矩形領域Ｄｉを割り当てた領域、８０２は
列方向の各分割の際に生じた剰余を割り当てた領域を示
；７、一方、ｅは矩形領域Ｅｉを割り当てた領域、ｒは
矩形領域Ｆｉを割り当てた領域、ｇは矩形領域Ｇｉを割
り当てた領域、ｈは矩形領域Ｈｉを割り当てた領域、８
０１は行方向の各分割の際に生じた剰余を割り当てた領
域を示ｌ、ている。なお、列方向および行方向の各数字
は仮想プロセッサの列数１行数を示（７ている。

このようにして、パーセブトロンモデルをシュミ１ノー
トする仮想プロセッサを分割して、実プロセッサに６４
割り当てた場合、各矩形領域に含まれた重みプロセッサ
Ｗや細胞プロセッサＣを実プロセッサに略均等に割り当
てることができる。したがって、このニューロフンピユ
ータは、実プロセッサ間の計算負荷の偏りを解消するこ
とができ、並列処理の効率を高めて、計算時間を短縮す
ることができる。

なお、一般のバーセブトロンについて、次のようにして
一般化して割り当てることができる。

神経回路網の人力ベクトルの次元（第０層の神経素子数
）をＬｏｑ入力層および出力層を含む全層数をＭ、第に
層の神経素子数をＬｋ、全神経素子の理手順によって仮
想プロセッサの割り当てをする。

ここで、（ＡｍｏｄＢ）はＡをＢて割った剰余を表わす
ものと１２．１ｎｔ（ｘ）はＸの整数部を表わすものと
する。

■　まず、列アドレスを置換する。

Ｓを仮想プロセッサ行列の列アドレスとする。

（ａ）０＜ｓ≦し。のとさ 列アトｌメスＳの置換アドレスは第１列目実プロセッサ
で、 ｎ＝１ｎｔ（ｓ／１ｎｔ（Ｌｏ／Ｑ））４−１　　　　
　　　（１）先頭から第１列目であり、 ｕ＝ｓ　−（ｎ　−１）　・１ｎｔ（Ｌ　ｏ／Ｑ）　　
　　　　（２）剰余が存在する場合、ずなわち（Ｌｏ　
ｌ１ｏｄ　Ｑ）≠０のとき Ｌｏ−（Ｌｏ　ｍｏｄ　Ｑ）＜ｓ≦Ｉ、。

なるＳを剰余配列（ｓｕｒｐｌｕｓ）に格納する。

（ｂ）Ｃｋ＜ｓ≦Ｃｋ＋Ｌ、にのとき とする。

列アドレスＳの置換アドレスは第０列目実プロセッサで
、 ｎ＝（ｉｎｔ（（ｓ−Ｃｋ）／Ｄｋ）ｎｏｄ　Ｑ）＋１
　　（３）ＰＱ　　。

先頭から第１列目であり、 ＋　１ｎｋ（（ｓ　　Ｃｋ）／Ｑ／Ｄｐｑ）Ｘ　Ｄ　Ｐ
Ｑ＋　（（ｓ　Ｃｋ）ｍｏｄ　Ｄ　ＰＱ　＋　１　　　
（４）剰余が存在する場合、すなわち（Ｌ　ｋ　ｎｏｄ
（Ｐ　×Ｑ））≠０のとき Ｃｋ＋Ｔ、、、　ｋ−（Ｌ　ｋ　ｎｏｄ（Ｐ　×Ｑ　）
）＜　ｓ≦Ｃｋ＋Ｌｋ　（５）なるＳを剰余配列（ｓｕ
ｒｐｌｕｓ）に格納する（ステップＳ４．Ｓｔ） ■　次に、剰余配列を処理する。

」二組剰余配列（６ｕｒｐｌｕｓ）を順にＱ列の実プロ
セッサに１列ずつ巡回ｊ２て割り当てる（ステップＳ、
）。

■　次に、行アドレスを置換する。

ｔを行アドレスとする。

ｔ＝１のとき 第１行プロセッサに割り当てる。

Ｃｋ＋ｌ＜ｔ≦Ｃｋ＋Ｉ、に＋１のときただし、Ｄｋ　
＝ｉｎｔ、（Ｌｋ／Ｐ／Ｑ）。

Ｑ 行アドレスｔの置換アドレスは第ｍ行目実プロセソザで ｍ＝１ｎｔ（（ｔ−Ｃｋ−１）／Ｑ／Ｄｋｐｇ）柵　（
６）先頭から第Ｖ行目であり、 −（ｍ−■）・Ｑ−ＤＩ）Ｑ＋δ１１１１（７）剰余が
存在する場合、すなわち（Ｌ　ｋ　ｍｏｄ（Ｐ　ｘＱ）
）≠０のとき Ｃｋ＋Ｌｋ　−（Ｌｋ　ｍｏｄ（Ｐ×Ｑ））＜ｔ≦Ｃｋ
＋ｉ、ｋなろしを剰余配列（ｓｕｒｐｌｕｓ）に格納す
る（ステップＳ　、、　Ｓ　ｓ）。

■　最後に、剰余配列を処理する。

上記剰余配列（ｓｕｒｐｌｕｓ）を順にＰ行の実プロセ
ッサに第２実ブロセツザ行から始めて１行ずつ巡回して
割り当てる（ステップＳ。）。

次に、上記ニコーロコンピュータが行数Ｐ　＝　２　。

列数Ｑ＝３の行列に配置されたＰ×Ｑ（−６）個の実プ
ロセッサを備えた場合であって、シコミレートすべき神
経回路網のモデルが第７図に示すポツプフィールドであ
る場合について説明する。

このホップフィールドは、第１θ図（ｄ）に示したもの
の１例であって、神経回路網の全神経素子数をＩ＝１０
００とし、結合リンクの数を（ｌｘＩ）とする。そして
、このホップフィールドを円環状もしくは矩形面結合の
仮想プロセッサでシュミレー１・する場合、仮想プロセ
ッサの行列配置は第８図に示すようになる。この仮想プ
ロセッサの行列は、（Ｉ＋１）＝１００１行、２１＝２
０００列であって、対角成分に重みプロセッサＷだけが
配置され、非対角成分に零プロセッサ０だ１」が配置さ
れた領域１１０１と、対角成分に細胞プロセッサだけが
配置され非対角成分に重みプロセッサＷだけが配置され
た領域１１０２と、人力プロセッサ（記号↓で示す）お
よび出力プロセッサ（記号↑で示す）だけが配置された
領域（第１行月１０３とで構成されている。

−に記仮想ブロセッザを、第９図に示した処理手順によ
って、次のようにして実プロセッサに割り当てる。

■　まず、領域ｔｉｏ＋、領域１１０２を列方向に略均
等にそれぞれＰ×Ｑ（＝６）分割する。領域１ｔｏｔ、
領域１１０２は、ともに１ブロツク当たり１６６列に分
割され、剰余が４列ずつ生じる。そして、領域１１０１
．領域１１０２のブロックを併せて、列方向に３ブロツ
ク周期で取り出して、取り出した４ブロツクを実プロセ
ッサの１つの列に割り当てる。実ブ〔Ｊセゾザの各列に
ついて、このように４ブロツクずつｆ＋Ｉ　ｉ：を当て
る。

一方、−Ｊ−記分割の際に生じた剰余８列は、一旦、予
め準備した剰余配列に格納して、実プロセッサの第１列
から１列ずつ巡回して各列に割り当てる。

例えば、実プロセッサの第１列には第９９７．１０００
４９９９列の合計３列を割り当て、同様に竿２列には３
列、第３列には２列を割り当てろ。

１Φ　次に、上記領域１１０１および領域１１０２を行
方向にともに略均等にＰｘＱ（＝６）分割する。１ブロ
ツク当たり１６６行となり、剰余が４行生４″る。そ１
２て、行を置換せず、３ブロツク毎にまとめてそのまま
上記実プロセッサの各行に割り当てる。例えば、実プロ
セッサの第１行に−Ｆ、記仮想ブ【７セツザの第２行〜
第４９９行目までを割り当てる。また、上記剰余４行は
、剰余配列に一旦格納した後、２行の実プロセッサの第
２行から１行ずつ巡回して割り当てる。例えば、実プロ
セッサの第１行に仮想プロセッサの第９９９．１００１
行を、実プロセッサの第２行に仮想プロセッサの第９９
８．１０００行をそれぞれ割り当てる。

第９図（ａ）　、　（＋））は、このようにして、仮想
プロセッサを第１行第１列、第２行第２列の実プロセッ
サにそれぞれ割り当てた配置を示している。

このようにして、ホップフィールドモデルをシュミレー
トする仮想プロセッサを分割して、実プロセッサに割り
当てた場合、上記バーセプトロンモデルの場合と同様に
、このエコーロコンビコータは、実ブロセソザ間の計り
負荷の偏りを解消才ることができ、並列処理の効率を高
め、計算時間を短縮することができろ。

なお、一般のホップフィールドについて、第９図に示し
た処理手順に従って、次のように一般化して割り当てる
ことができる。

■　まず、列アドレスを置換する。

Ｓを列アドレスとする。

（ａ）Ｏ＜ｓ≦Ｉのとき ただ（７、Ｄｐｑ＝＋ｎｔ（１／Ｐ　／Ｑ）とする。

列アドレスＳの置換アドレスは第ｎ列目実ブロセ・ソザ
で、 ｎ−１ｎｔ（ｓ／Ｄ、ｑ））ｎｏｄ　Ｑ）＋　１　　　
　　（９）先頭から第１列目であり、 ｕ＝　１ｎｔ（ｓ／Ｑ／Ｄ　ＰＱ）Ｘ　Ｄ　ＰＱ＋　（
Ｓ　ｌ１ｌｏｄ　Ｄ　ｐｇ）　＋　１（ｉｏ） 剰余が存在する場合、すなわち（Ｉｍｏｄ（Ｐ×Ｑ））
≠０のとき １−（Ｉ　　ｍｏｄ　（Ｐ　ｘＱ））＜ｓ≦■なるＳを
剰余配列（ｓｕｒｐｌｕｓ）に格納する。

（ｂ）Ｉ＜ｓ≦２■のとき 列アドレスＳの置換アト１ノスは第ｎ列目実プロセッサ
で、 ｎ＝　１ｎｔ（（ｓ　−１）／Ｑ／Ｄ　ｐＱ）川　　　
（１１）先頭から第１列目であり、 ｕ＝ＤＰＱｘＰ→−１ｎｔ（（ｓ−Ｉ）／Ｑ／ＤＰＱ）
×Ｉ）ＰＱ４−（（ｓ−Ｉ）ＩｌｌｏｄＤＰＱ）柵　　
　　（１２）剰余が存在する場合、すなイつち（Ｉ　　
ｍｏｄ（Ｐ　Ｘ　Ｑ））≠０のとき ２１−（［ｌｌ１ｏｄ　（Ｐ　ｘＱ、））＜ｓ≦２１　
　　　（１３）なるＳを剰余配列（ｓｕｒｐｌｕｓ）に
格納する（ステップＳ、、Ｓ、）。

＠　次に、剰余配列を処理する。

上記剰余配列（ｓｕｒｐｌｕｓ）を順にＱ列の実プロセ
ッサに１列ずつ巡回して割り当てる（ステップＳ、）０
■　次に、行アドレスを置換する。

ｔを行アトｌノスとする。

し−＝１のとさ 第１行プロセッサに割り当てる。

１＜ｔのとき 行アドレスｔの置換アト１ノスは第ｎ列目実プロセッサ
で ｍ−１ｎｔ（（ｔ−１）／Ｄ、ｑ／Ｑ　）＋　１　　　
　　　（１４）先頭から第Ｖ行目であり、 ｖ−ｔ−１−（ｌｌｌ−１）・Ｑ−Ｉ′）ＰＱ＋δ１．
　　（１５）剰余が存在する場合、すなわち（Ｉ　　ｗ
＋ｏｄ（Ｐ　Ｘ　Ｑ））≠０のとき Ｉ＋１−（Ｉ　ｌ１ｏｄ（Ｐ×Ｑ））＜ｔ≦Ｉ　＋　１
　　（１６）なる（を剰余配列（ｓｕｒｐｌｕｓ）に格
納する（ステップＳ、、Ｓ、）。

■　最後に、剰余配列を処理する。

上記剰余配列（ｓｕｒｐｌｕｓ）を順にＰ行の実プロセ
ッサに第２実ブロセツザ行から始めて１行ずつ巡回して
割り当てる（ステップ５ｌｌ）。

以上、多層パーセブトロンおよびホップフィールドモデ
ルに−）いて、この発明のニコーロコンビコータを適用
した例を示したが、これらのモデルに限られるものでは
なく、第１０図（ｂ）または（Ｃ）に示した他のモデル
について６同様に適用することかできる。

〈発明の効果〉 以」−より明らかなように、この発明は、神経細胞に相
当する細胞プロセッサと、シナプスの結合に相当する重
みプロセッサと、外部装置から人力データを取り込む入
力プロセッサと、外部装置にデータを転送する出力プロ
セッサと、外部装置から入力データを取り込んで外部装
置にデータを転送する入出カプロセッサに対応する５種
類の仮想プロセッサを所定のパターンの行列に配置し、
この仮想プロセッサをＰ行、Ｑ列の行列に配列した実プ
ロセッサに割り当てて、この実プロセッサによって神経
回路網の計算を並列に行うニューロコンピュータにおい
て、上記仮想プロセッサからなる上記行列の所定の矩形
領域を（Ｐ　Ｘ　Ｑ）個の略同じスケールの小行列に分
解し、上記小行列を実プロセッサに６４割り当てている
ので、各実プロセッサの計算負荷を略均等にすることが
でき、並列処理の効率を上げ、計算時間を短縮すること
ができる。

また、」−記矩形領域は′ｆＦｊ、数である場合、−ｌ
ユ記並列処理の効率をざらに上げると共に、計算時間を
短縮することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のニューロコンピュータを
示す図、第２図はパーセブトロンモデルを示す図、第３
図は上記バーセブトロンモデルをシュミレートする仮想
プロセッサの行列を示す図、第４図は上記仮想ブロセッ
ザの行列の一部を示す図、第５図は上記仮想プロセッサ
を割り当てた実プロセッサの行列の一部を示す図、第６
図は上記仮想プロセッサを実プロセッサに割り当てる手
順を示すフローヂャート、第７図はホップフィールドモ
デルを示す図、第８図は上記ホップフィールドモデルを
シコミレートする仮想ブロセッザの行列を示す図、第９
図（ａ）、（ｂ）はそれぞれ」−記仮想プロセッサを割
り当てた実プロセッサの行列の一部を示す図、第１Ｏ図
（ａ）　、　（ｂ）　、　（ｅ）　、　（ｄ）はそれぞ
れ神経回路網のモデルを示す図、第１Ｉ図（ａ）、（ｂ
）、（ｃ）。 （ｄ）はそれぞれ上記神経回路網のモデルをシュミレー
トする仮想プロセッサの行列を示す図、第１２図（ａ）
、（ｂ）、（ｃ）、（ｄ）、（ｅ）はそれぞれ上記仮想
プロセッサの行列の所定の矩形領域を分類した行列パタ
ーンを示す図である。 ６０１・・・ホストコンピュータ、 ６０２・・・パスライン、 ６１１．６１２．・・・、６６７・・・実プロセッサ、
Ａｉ、Ｂｉ、Ｃｉ、Ｄｉ、Ｅｉ、Ｆｉ、Ｇｉ、Ｈｉ、　
ｌ　１０１　。 １１０２．１１０３・・・矩形領域、 Ｗ・・重みブロセッザ、０・・・零ブロセッザ、Ｃ−・
・細胞ブロセッザ。 特　許　出　願　人　　ンヤープ株式会社代　理　人　
弁理士　　前出　葆　はか１名第２図 第６図 第７図 第１０図 （ａ）　　　　　　　　　　　　（ｂ）■層 第１１閏 ■Ｈ４Ｈ２０ Ｃ：ｍ陀プロセッす 工Ｈ，ｌ−１２０ Ｉ　　　　　　　　　　Ｉ

Claims (4)

【特許請求の範囲】
1. 　（１）神経細胞に相当する細胞プロセッサと、シナプ
   スの結合に相当する重みプロセッサと、外部装置から入
   力データを取り込む入力プロセッサと、外部装置にデー
   タを転送する出力プロセッサと、外部装置から入力デー
   タを取り込んで外部装置にデータを転送する入出力プロ
   セッサに対応する５種類の仮想プロセッサを所定のパタ
   ーンの行列に配置し、この仮想プロセッサをＰ行，Ｑ列
   の行列に配列した実プロセッサに割り当てて、この実プ
   ロセッサによって神経回路網の計算を並列に行うニュー
   ロコンピュータにおいて、 上記仮想プロセッサからなる上記行列の所定の矩形領域
   を（Ｐ×Ｑ）個の略同じスケールの小行列に分解し、上
   記小行列を実プロセッサに各々割り当てることを特徴と
   するニューロコンピュータ。
2. 　（２）神経回路網の計算を並列に行うことを特徴とす
   るニューロコンピューターにおいて、神経細胞に相当す
   る細胞プロセッサと、シナプスの結合に相当する重みプ
   ロセッサと、外部装置から入力データを取り込むプロセ
   ッサと、外部装置にデータを転送する出力プロセッサと
   、外部装置から入力データを取り込み、外部装置にデー
   タを転送する入出力プロセッサ、これら５種類の仮想プ
   ロセッサからなる格子状円環体らしくは格子状矩形面接
   続のニューロコンピューターにおいて、格子状円環体も
   しくは格子状矩形面に配置された仮想プロセッサのうち
   で、同種のプロセッサが矩形領域をなす、または、ある
   １種のプロセッサで形成される矩形領域内でその対角線
   状を異種のプロセッサが占有する神経回路網のモデルで
   ある場合、 仮想プロセッサの計算負荷を、格子状円環体または格子
   状矩形面に配置、結合された実プロセッサ群に略均等に
   割り当てることで並列処理の高速化を図るために、 各矩形領域の仮想プロセッサの列方向には全実プロセッ
   サ数または列方向実プロセッサ数に略均等に分割し、行
   方向には全実プロセッサ数または行方向実プロセッサ数
   で略均等に分割して各矩形領域から１個または複数個の
   分割領域を各々の実プロセッサに置換によって略均等に
   割り当てることにより実プロセッサ間の計算負荷を略均
   等にすることを特徴とする負荷配分方式。
3. 　（３）請求範囲第２項目の格子状円環体もしくは格子
   状矩形面に配置された仮想プロセッサを実プロセッサに
   分割する時、略均等に実プロセッサに割り当てられるよ
   うに、 上記矩形領域ごとに分割、置換して、 行方向および列方向には使用する全実プロセッサ数で分
   割を行い、 行方向の置換を行う場合は上記分割後、列方向に使用す
   る実プロセッサ数ごとに上記分割時の最小分割単位をま
   とめて、行方向実プロセッサの１行に割り当て、 列方向の置換を行う場合は上記分割後、列方向に使用す
   る実プロセッサ数の間隔で上記分割時の最小分割単位を
   列方向実プロセッサの１列に割り当てる負荷配分方式。
4. 　（４）請求範囲第２項目の格子状円環体もしくは格子
   状矩形面に配置された仮想プロセッサを実プロセッサに
   分割するとき、まず上記矩形領域を均等に分割し、その
   分割において剰余が生じた場合は、 生じる余りを行ごと、列ごとに別々に全て剰余配列に格
   納し、一通り置換が終わった実プロセッサ行および列に
   本剰余配列を順に割り当て、すべての仮想プロセッサを
   配分した後は、行方向実プロセッサ同士および列方向実
   プロセッサ同士では割り当てられる仮想プロセッサ行数
   及び列数の差が高々１行もしくは１列以内になるように
   剰余を配分する負荷配分方式。