JPH02285819A - 自動等化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は自動等化器、特に直列接続された複数の遅延素
子と、この各遅延素子の各タップ出力に接続され、タッ
プゲインを乗算する複数の乗算器とこの各乗算器の出力
を加算する加算器から成る複数のタップ処理回路を有す
る自動等化器に関するものである。

［従来の技術］ Ｇ３ファクシミリやコンビエータ通信などのようにアナ
ログ通信回線（電話網など）を介して高速なデータ伝送
を行なう場合、受信データは回線の種々の劣化要因１例
えば減衰歪み、遅延歪みなどの影響を受ける。このため
、受信部で送信された信号を忠実に再現するためには、
上述の歪みを補正することが必要となる。この歪みを補
正するため、従来より等化器が用いられている。

また、回線歪みはいつも一定であるとは限らず、時間的
に変動するため１等化器もこれに追従する必要がある。

このように１回線特性の変動に応じて等化特性Ｍを自動
的に調節する等化器を一般に自動等化器と呼び、通常、
アダブティブフィルタが用いらていれる。

第３図に従来から用いられているトランスバーサルフィ
ルタによる等化・判定部の構成を示す。

図中符号１００がトランスバーサルフィルタ等化器で、
直列接続された８タツプの遅延素子１００ａ（遅延時間
はデータのボー周期に相当するＴとする）、この遅延素
子のタップ出力にタップゲインを乗算する乗算器１００
ｂ、各乗算器１００ｂのタップゲインＣ−ｎ−Ｃ□、〜
Ｃｎ　（この場合Ｃ−４〜ＣＯ〜Ｃ４）を記憶するレジ
スタ１００ｃ、各乗算器の出力を加算する加算器２０１
を有する。

一方、符号１０１は等化出力Ｚｋからデータ伝送点を判
定する判定器である０判定器１０１の出力ａｋと等化出
力Ｙｋは減算器１０１ａに入力され、誤差信号εｋ（等
化出力と判定データ点との差）が形成され、この誤差信
号Ｅｋに基づきレジスタ１００ｃのタップゲインが決定
される。

なお、第３図において、符号２００，２０２．２０３で
示される部材が設けられているが、これについては後述
する６ 誤差信号Ｅｋを用いたタップゲイン修正は、般にＭＳＥ
（ミーン・スクエア・エラー）法と呼ばれ、以下の式が
用いられる。

ここで収束係数αは等化スピードと等化性能に関与し、
一般にαが大きいほど等化スピードは速いが、等化精度
は低下する。

上記（１）式を展開すると、次の（２）式になり、第３
図はこの（２）式を用いた処理系を示している。

Ｃ”’　＝Ｃ（ａ　・Ｒｗ−ｔ−Ｅｉ＋　　−（２）な
お、このような信号は複素数として扱うことが多く、第
３図の信号も全て複素数データとして扱われる。

すなわち、第３図において符号２００は各タップの受信
データの複素数化を行なう共役器であり、共役化された
データは乗算器２０２で収束計数αと乗算されさらに乗
算器２０３でそれ以前に判定値Ａｋに基づいて計算され
た誤差信号Ｅｋ（Ｅｋ＝ｙｓｔ−久ｋ）と乗算され、こ
れにより（２）式におけるーαＲｋ−４ＨＥ　ｋが計算
される。

さらに、詳細な図示を省略しているが１乗算器２０３の
出力により各レジスタ１００Ｃのタップ係数Ｃ−４〜Ｃ
４を制御する場合、それ以前のタップ係数Ｃ−４〜Ｃ４
から乗算器２０３の出力を減算し、その結果が各レジス
タ１００ｃに格納される。これにより、上記（２）式の
演算に基づき次回のタップ係数が求められる。

このような処理により、等化器１００は入力信号の歪み
を除去すべく自動等化を行なう。

このような自動等化器を用いてデータ伝送を行なう場合
、データ伝送に先立って等化特性を決定するため、送受
信側とも既知の信号を一定時間伝送する、いわゆるトレ
ーニングが行なわれる。このトレーニング期間において
等化器は初期化される。ただし、回線状態が悪くて初期
化に失敗した時は、フォールバックと呼ばれるデータ伝
送速度を落して（例えば９６００ｂｐｓ　→１２００ｂ
ｐｓ　）再試行を行なう。

第４図（Ａ）、（Ｂ）に各々トレーニング終了時のタッ
プゲイン値を示す、第４図（Ａ）は、伝送路が歪みなど
の変動のない理想的な回線であった場合であり、ピーク
値を１つだけ持ち、他はδ関数になる（図中実線は信号
の実部、破線は虚部を示す）。

第４図（Ｂ）は回線の伝送特性に歪みがある場合のもの
で、あるピーク値を持ち、左右に回線の逆特性である値
が広がっている。

［発明が解決しようとする課題］ 以上のような自動等化器の性能は完全に等化したときの
残留誤差の大小に左右される。これには、上記の収束係
数ａも関与するが、それと同等に等止器のタップ数が関
与する。これはタップ数がおおければそれだけ厳密に伝
送路の歪みの逆特性を再現できるためで、逆にタップ数
が少なければ逆特性の再現が困難で、最悪の場合等化不
能といった事態も生じる。そこで通常は１等化器のタッ
プ数は最低３０〜４０タップ程度は必要とされる。

前述のように等止器の演算は非常に複雑であり、モデム
の処理の大半はこの等止器の処理といってよい。

一方、トレーニング期間中には、モデムから受信端末へ
の出力データはないが、データ受信中ではモデムからデ
ータを受信端末に送出しなければならない、このため、
モデム内には判定データを復号する復号器、復号結果を
デイスクランブルするデイスクランブラ、デイスクラン
ブル結果を端末に出力する回路が必要になる。したがっ
て。

データ処理時間はトレーニング期間中に比してデータ受
信中のほうが長い、また、最近ではモデムの中でエラー
訂正も行なうことが提案されており、このエラー訂正も
同様にデータ受信中に実行される。

最近では、ＬＳＩ技術の発展にともない、モデムもＤＳ
Ｐ　（デジタル信号プロセッサ）を用いソフトウェア処
理により上記処理を実行するものが多い。

ところが、ＤＳＰの１命令サイクル時間は１００ｎｓ程
度であり、当然スルーブツトには限界がある。したがっ
て、モデムの場合、等化機能の他に、データ受信中は復
号、デイスクランブル。

あるいはさらに誤り訂正などの処理を実行しなければな
らず、ＤＳＰ　１個では処理が不可能になり、マルチプ
ロセッサが必要になる。このため、装置の複雑、大型化
、コストアップが生じるという問題があった。

本発明の課題は、以上の間屈を解決し１等化性能１等化
速度などを低下させることなく、簡単安価に構成できる
自動等止器を提供することにある。

［課題を解決するための手段］ 以上の課題を解決するために、本発明においては、直列
接続された複数の遅延素子と、この各遅延素子の各タッ
プ出力に接続され、タップゲインを乗算する複数の乗算
器とこの各乗算器の出力を加算する加算器から成る複数
のタップ処理回路を有する自動等化器において、前記複
数のタップ処理回路を複数グループに分割するとともに
１等化調整期間中においては前記複数のタップ処理回路
の全グループを使用して前記乗算器のタップゲインを調
節し、通信期間中においては受信周期に応じて前記いず
れかのグループのタップ処理回路を順次選択して前記乗
算器のタップゲインを調節する制御手段を設けた構成を
採用した。

［作　用１ 以上の構成によれば、等止器のタップ処理回路を複数の
グループに分割し１通信期間中はこれらをデータ受信に
同期して順次選択して使用しているので、タップゲイン
演算のための処理量を太きく低減できる。

［実施例Ｊ 以下１図面に示す実施例に基づき１本発明の詳細な説明
する。

第１図に本発明を採用した自動等化システムの構造を示
す０図示した構成は、たとえばＧ３ファクシミリなどの
データ通信装置のモデム内部に設けられる。なお、第１
図において従来例と同一または相当する部材については
同一符号を付し、その詳細な説明は省略する。

第１図において符号１００．１０１は、第４図の従来例
と同じ構成を有する等止器および判定器である。ただし
１本実施例では、偶数タップおよび奇数タップの処理系
の出力を図示のように加算器３０１．３０２で別々に加
算できるようにし。

また偶数タップあるいは奇数タップのいずれの処理系を
使用するかはスイッチ３０３ａ、３０３ｂにより選択で
きるようにしである。加１ｆ３０１．３０２の出力は加
算器３１１で加算したのち判定器１０１に入力できるよ
うにしである。

スイッチ３０３ａ、３０３ｂの切換はセレクタ３１２に
より制御される。セレクタ３１２はカウンタ３１０の計
数結果と、所定のトレーニング回数を比較する比較３３
１１により制御される。カウンタ３１０にはボー周期周
波数発生器３０９の出力が人力される。ボー周期周波数
発生器３０９は、受信データのボーに同期して、パルス
信号を発生する。

以上のような構成は、一般にＤＳＰ　（デジタル信号プ
ロセッサ）のハードウェアおよびソフトウェアを用いて
構成することができる。以下に示す制御、処理は特に断
らない限りＤＳＰのソフトウェアで構成するものとする
。

次に以上の構成における動作につき第２図のフローチャ
ート図を参照して説明する。

第２図のステップＳｔにおいて受信信号Ｒｋが到来する
と、ステップＳ２で等化器！００に受信データが入力さ
れる。

このとき、スイッチ３０３ａ、３０３ｂの両方が能動化
されており、ステップＳ３で従来同様のコンボリューシ
ョン処理により等化出力Ｙｋを得る。この場合、偶数タ
ップ、奇数タップの出力は加算器３０１．３０２．３１
１により加算され判定器ｌｏｔに入力される。

ステップＳ４では判定器１０１による等化結果の判定が
行なわれ、さらにステップＳ５では等化出力Ｙｋが判定
器１０１に入力され、判定値Ａｋから誤差信号Ｅｋが出
力される。

次に、ステップＳ６において、受信データのボーに相当
する周期を発生するボー周期周波数発生器３０９の出力
信号をカウンタ３１０により計数し、比較器３１１でカ
ウンタ３１０の計数結果を比較する。

そして、カウンタ値が所定のトレーニング回数より小さ
いかまたは等しい場合には、ステップＳ７に移行しセレ
クタ３１２を介して偶数、奇数の両タップを選択し、ス
テップＳｌｌでレジスタ１００ｃのタップデータをステ
ップ８３〜Ｓ４の演算に基づいて更新した後ステップＳ
１２に移行する。

ステップＳＬ２では受信データが終了したかどうかを判
定し、受信終了でなければステップＳｌからの処理を繰
り返す。

一方、ステップＳ６が否定された場合、つまりカウンタ
３１０のカウント値が所定のトレーニング回数を越えた
場合には、ステップＳ８に移行し、カウンタ３１０のカ
ウント値の２のモジュロが０の場合にはステップＳ９で
セレクタ３１２により偶数タップを選択し、またカウン
タ３１０のカウント値の２のモジュロが０でない場合に
はステップＳＩＯで奇数タップを選択し、ステップＳｌ
ｌに移行する。

以上のように、トレーニング終了後のデータ受信中では
、ｌタップ更新時には偶数、ないし奇数のいずれか一方
のみタップゲインの更新を行ない、この偶、奇の切換を
データ受信に同期して交互に行なう。

このような制御によれば、等化器のタップを偶数、奇数
の２つのグループに分割し、データ受信中これらを交互
に使用しているので、データ受信中のタップゲイン更新
のための演算量が従来の１／２になり、ＤＳＰの負担を
低減し、その負担軽減分を他の復号、誤り訂正などの処
理に振りわけることができる。したがって、自動等化器
が採用されるモデムの構成を複雑化することなく、また
、それほど高速なハードウェアを要求することもないた
め、装置の構成を簡単安価にでき、しかも必要な付加機
能を設けることが可能となる。

以上の構成において、トレーニング後においても伝送路
の歪みの変動に追従するよう動作させるが、電話回線な
どの場合にはそれほど大きな歪みの変動が生じるわけで
はないので、タップ係数も大きく変動しない場合が多い
、このため、データ通信中は以上のように偶数、奇数タ
ップを交互に更新するのみでも充分な等化が可能である
。逆にいえば、トレーニング中、偶数、奇数の両タップ
を用いて高精度な等化を行なうことにより、充分な等化
性能を発揮でき、上記のようにデータ通信中の等化を簡
略化しても従来と同等あるいはそれ以上の通信精度を実
現できる。

以上では１等化器のタップを偶数、奇数の２つのグルー
プに分割し、データ受信中これらを交互に使用している
が、タップを２つおき、３つおきに区切って３．４ある
いはそれ以上の数のグループに分割し、３ないし４ある
いはそれ以上のボー周期で使用するグループを切換えて
もよい。

また、上記実施例では単位遅延器の遅延時間Ｔはボー周
期に相当するものとしたが、異なる遅延周期を用いるダ
ブルサンプリング等止器（通信学会通信方式研究資料Ｃ
５７４−２：１．１９７４−０５などに記ａ）などにお
いても同様のタップのグループ制御が可能である。

もちろん、本発明は等化アルゴリズムそのものを制約す
るものではないから、ＭＳＥ法以外の等化アルゴリズム
（ＺＦ法など）を用いる場合でも同様に実施できる。ま
た、タップ数は図示の９タツプに限定されないのはもち
ろんである。

［発明の効果］ 以上から明らかなように、本発明によれば、直列接続さ
れた複数の遅延素子と、この各遅延素子の各タップ出力
に接続され、タップゲインを乗算する複数の乗算器とこ
の各乗算器の出力を加算する加算器から成る複数のタッ
プ処理回路を有する自動等止器において、前記複数のタ
ップ処理回路を複数グループに分割するとともに、等化
調整期間中に右いては前記複数のタップ処理回路の全グ
ループを使用して前記乗算器のタップゲインを調節し、
通信期間中においては受信周期に応じて前記いずれかの
グループのタップ処理回路を順次選択して前記乗算器の
タップゲインを調節する制御手段を設けた構成を採用し
ているので、等止器のタップ処理回路を複数のグループ
に分割し１通信期間中はこれらをデータ受信に同期して
順次選択して使用しているので、タップゲイン演算のた
めの処理量を大きく低減でき１等化性能１等化速度など
を低下させることなく、簡単安価に装置を構成でき、装
置を構成する回路への付加機能の追加も容易に行なえる
などの優れた利点がある。

【図面の簡単な説明】

第１図は本発明による等止器のブロック図、第２図は第
１図の構成における等化制御手順を示したフローチャー
ト図、第３図は従来の自動等化器のブロック図、第４図
（Ａ）、（Ｂ）は等止器の等化器のタップ係数を示した
線図である。 １００・・・等止器　　　１００ａ・−・遅延素子１０
０ｂ・・・乗Ｗ器　　１００ｃ・・−レジスタ３０１．
３０２．３１１・−・加算器 １０１−・・判定器 ３０３ａ、３０３　ｂ−・−スイッチ ３０９・・・ボー周期周波数発生器 ３１０・・・カウンタ ３１１・・・比較器 ３１２・・・セレクタ ＞’？Ｆ＋−１ 〉６トｂマハ

Claims (1)

1. 【特許請求の範囲】 １）直列接続された複数の遅延素子と、この各遅延素子
   の各タップ出力に接続され、タップゲインを乗算する複
   数の乗算器とこの各乗算器の出力を加算する加算器から
   成る複数のタップ処理回路を有する自動等化器において
   、 前記複数のタップ処理回路を複数グループに分割すると
   ともに、 等化調整期間中においては前記複数のタップ処理回路の
   全グループを使用して前記乗算器のタップゲインを調節
   し、通信期間中においては受信周期に応じて前記いずれ
   かのグループのタップ処理回路を順次選択して前記乗算
   器のタップゲインを調節する制御手段を設けたことを特
   徴とする自動等化器。