JPH02250321A - Manufacture of semiconductor integrated circuit device - Google Patents

Manufacture of semiconductor integrated circuit device

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JPH02250321A
JPH02250321A JP7061889A JP7061889A JPH02250321A JP H02250321 A JPH02250321 A JP H02250321A JP 7061889 A JP7061889 A JP 7061889A JP 7061889 A JP7061889 A JP 7061889A JP H02250321 A JPH02250321 A JP H02250321A
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JP
Japan
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film
aluminum
silicon
prevent
bonding pad
Prior art date
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Application number
JP7061889A
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Japanese (ja)
Inventor
Shinji Nishihara
晋治 西原
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPH02250321A publication Critical patent/JPH02250321A/en
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Abstract

PURPOSE:To prevent a halation during an exposure process by depositing a silicon film on an upper layer of an aluminum film to be used as a wiring layer. CONSTITUTION:A barrier metal film 24 used to prevent aluminum from being penetrated to a semiconductor substrate 1 is deposited on a main face of the semiconductor substrate 1; an aluminum film 25 and a silicon film 26 are deposited on it. By this constitution, the silicon film 26 functions so as to reduce a reflection factor on the surface of the aluminum film 25, and can prevent a halation during an exposure process. Since silicon is introduced into an aluminum wiring part 21 by heat which is applied during a process after the aluminum wiring part 21 has been formed, a reflection factor on the surface of the aluminum wiring part 21 is restored and a detection by means of an image processing apparatus can be made easy. Thereby, it is possible to prevent the halation during the exposure process and to restore the reflection factor on the surface of the aluminum wiring part without executing a proprietary process after the exposure process has been finished.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法、特にフォトリ
ングラフィ技術に適用して有効な技術に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor integrated circuit device, and particularly to a technique that is effective when applied to photolithography technology.

〔従来技術〕[Prior art]

フォトリングラフィ技術は半導体集積回路装置の製造工
程において必須の技術である。これは下地膜にパターニ
ングを才1こなう際に、上記下地膜上にフォトレジスト
膜を堆積させ、所要のパターンを持つマスクを介して上
記フォトレジスト膜を、例えば紫外線にて感光させ、そ
の分子構造を変化させた後に現像をおこなうことによっ
て、上記フォトレジスト膜に所望のパターンを形成する
技術である。上記フォトレジスト膜には、多層レジスト
膜と単層レジスト膜とがあるが、現在では簡便な単層レ
ジスト膜が広く用いられている。
Photolithography technology is an essential technology in the manufacturing process of semiconductor integrated circuit devices. When patterning the base film, a photoresist film is deposited on the base film, and the photoresist film is exposed to, for example, ultraviolet light through a mask with a desired pattern. This is a technique for forming a desired pattern on the photoresist film by performing development after changing the molecular structure. The above-mentioned photoresist film includes a multilayer resist film and a single-layer resist film, but the simple single-layer resist film is currently widely used.

ところでアルミニウムのような金属にて成る下地層上に
堆積された上記単層フォトレジスト膜を露光する場合に
は、ハレーションの影響を考慮する必要がある。ここで
ハレーションとは、上記アルミニウム下地膜に凹凸が存
在し、その凹凸の側面が基板に対して垂直でない場合に
、上方から照射された光が上記側面にて斜め方向に反射
し1本来露光されるべきでない領域の上記フォトレジス
ト膜が不所望に露光されてしまう現象である。ハレーシ
ョンが起こると、上記フォトレジスト膜には所望のパタ
ーンとは異なったパターンが形成されてしまう。例えば
ポジティブレジスト膜を用いる場合において、ハレーシ
ョンにより不所望に露光された上記ポジレジスト膜は分
子構造が変化して現像液に溶解されるようになる。上記
不所望に溶解性となった部分は現像により除去されてし
まい、上記ポジレジスト膜をマスクとしてアルミニウム
下地膜をエツチングすると、不所望な露光の起こった部
分の下層に位置するアルミニウムも不所望に除去され、
上記アルミニウムにて形成される配線パターンの不所望
な欠落や断線が発生する。
By the way, when exposing the single-layer photoresist film deposited on a base layer made of metal such as aluminum, it is necessary to take into account the influence of halation. Here, halation refers to the existence of unevenness in the aluminum base film, and when the side surfaces of the unevenness are not perpendicular to the substrate, light irradiated from above is reflected in an oblique direction by the side surfaces, which is not originally exposed. This is a phenomenon in which the photoresist film in an area that should not be exposed is undesirably exposed. When halation occurs, a pattern different from the desired pattern is formed in the photoresist film. For example, when a positive resist film is used, the molecular structure of the positive resist film that has been undesirably exposed to light due to halation changes and becomes soluble in a developer. The undesirably soluble parts are removed by development, and when the aluminum base film is etched using the positive resist film as a mask, the aluminum underlying the undesirably exposed parts is also undesirably removed. removed,
Undesirable omissions and disconnections occur in the wiring pattern formed of aluminum.

反対にネガティブレジスト膜を用た場合には、不所望に
露光された上記ネガレジスト膜は分子構造が変化して不
要性となり、現像後も残存する。このためエツチング工
程後には、不所望な露光の起こった部分の下層に位置す
るアルミニウムは不所望に残存し、配線の絶縁不良や短
絡発生の原因となる。−上記ハレーションによる配線パ
ターン不良を防止するために、」1記アルミニウム下地
膜の表面に、例えばシリコン(Si)や、モリブデンシ
リサイド(MoSi、)のように反射率の低い材質を堆
積させ、上記下地膜表面からの反射光を低減させる方法
が考案されている。上記方法によれば、シリコンやモリ
ブデンシリサイドの反射率はアルミニウムの約半分程度
であり、またレジスト膜は一定の露光量が与えられない
と反応が起こらないため、シリコンやモリブデンシリサ
イド表面で反射した紫外線は上記レジスト膜を溶解性ま
たは不要性に変化させることができず、ハレーションに
よる上記レジスト膜の不所望な反応、及びそれに起因す
る配線パターン不良発生を防止することができる。
On the other hand, when a negative resist film is used, the molecular structure of the negative resist film that has been undesirably exposed changes and becomes unnecessary, and remains even after development. Therefore, after the etching process, the aluminum located under the portion where the undesired exposure occurred remains undesirably, causing poor insulation of the wiring and short circuit. - In order to prevent wiring pattern defects due to the above-mentioned halation, a material with low reflectivity such as silicon (Si) or molybdenum silicide (MoSi) is deposited on the surface of the aluminum base film described in 1. Methods have been devised to reduce reflected light from the earth's surface. According to the above method, the reflectance of silicon and molybdenum silicide is about half that of aluminum, and since the resist film does not react unless a certain amount of exposure is given, the ultraviolet rays reflected from the silicon or molybdenum silicide surface The resist film cannot be made soluble or unnecessary, and it is possible to prevent undesired reactions of the resist film due to halation and the occurrence of wiring pattern defects due to the halation.

尚、アルミニウム表面の反射率を低下させる技術につい
て記載された文献の例としては、V L SI  Mu
ltilevel  I nterconnact、i
on Conference1988  June 1
3−14  P、453がある。
Incidentally, as an example of a document describing a technique for reducing the reflectance of an aluminum surface, V L SI Mu
ltilevel I interconnect, i
on Conference1988 June 1
There are 3-14 P, 453.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

半導体集積回路装置を製造する機械には高い位置決め精
度が要求される。このため上記製造機械は高精度の位置
決めテーブルと画像処理装置を備えており、上記画像処
理装置が上記半導体集積回路装置の位置を検出し、該半
導体集積回路装置が正規の位置に来るよう修正をおこな
う。このとき上記半導体集積回路装置の位置を検出する
ための基準として、上記半導体基板の周囲に形成された
ポンディングパッドを用いることが多い。上記画像処理
装置は上記ポンディングパッドの検出に上記ポンディン
グパッドと周囲の部材との反射率の違いを利用し・てい
る。ところで上記半導体集積回路装置において、ハレー
ション防止のためアルミニウム膜上層にモリブデンシリ
サイド膜が形成されている場合、例えば水素アニールの
ような後工程において熱が加えられると、上記モリブデ
ンシリサイドはアルミニウム膜表面中に拡散して合金を
形成する。上記合金の反射率は上記モリブデンシリサイ
ドと同様にアルミニウムに較べて低くなる。上記ポンデ
ィングパッドが上記モリブデンシリサイドとアルミニウ
ムとの合金のように反射率の低い材質にて形成されてい
ると、上記画像処理装置は上記ポンディングパッドの位
置を検出することが困難となる。またワイヤボンダによ
るボンディング工程において、上記ポンディングパッド
の表面に上記合金が存在すると、ボンディング特性が劣
化してしまう。そのため上記水素アニール工程をおこな
う前に上記モリブデンシリサイド膜を除去して、上記ポ
ンディングパッド表面の反射率を回復し、またボンディ
ング特性の劣化を防止する必要がある。上記モリブデン
シリサイド膜の除去はエツチングにておこなうが、工程
数が増加するうえに作業時間も長くなるという問題点が
ある。 また、ハレーション防止のために上記アルミニ
ウム膜上層にシリコン膜を形成した場合、後工程におい
て熱が加えられると上記シリコンはアルミニウム膜中に
導入される。ところで上記アルミニウム膜中には、上記
アルミニウムの半導体基板への突き抜けを防止するため
のシリコンを予め添加しである。このため、上記シリコ
ン膜がアルミニウム膜中に導入された場合には、上記ア
ルミニウム膜中のシリコン撚度が過剰となり、上記過剰
となったシリコンは上記アルミニウム膜中に析出して当
該アルミニウムの電気抵抗を不所望に増大させてしまう
という問題点のあることが本発明者によって見い出され
た。
Machines that manufacture semiconductor integrated circuit devices are required to have high positioning accuracy. For this reason, the manufacturing machine is equipped with a highly accurate positioning table and an image processing device, and the image processing device detects the position of the semiconductor integrated circuit device and corrects the semiconductor integrated circuit device so that it is in the correct position. Let's do it. At this time, a bonding pad formed around the semiconductor substrate is often used as a reference for detecting the position of the semiconductor integrated circuit device. The above-mentioned image processing device uses the difference in reflectance between the above-mentioned bonding pad and surrounding members to detect the above-mentioned bonding pad. By the way, in the above-mentioned semiconductor integrated circuit device, when a molybdenum silicide film is formed on the aluminum film to prevent halation, when heat is applied in a post-process such as hydrogen annealing, the molybdenum silicide is formed on the surface of the aluminum film. Diffusion to form alloys. Similar to the molybdenum silicide, the reflectance of the alloy is lower than that of aluminum. If the bonding pad is made of a material with low reflectance, such as the alloy of molybdenum silicide and aluminum, it becomes difficult for the image processing device to detect the position of the bonding pad. Furthermore, in the bonding process using a wire bonder, if the alloy is present on the surface of the bonding pad, the bonding characteristics will deteriorate. Therefore, before performing the hydrogen annealing step, it is necessary to remove the molybdenum silicide film to restore the reflectance of the bonding pad surface and prevent deterioration of the bonding characteristics. Although the molybdenum silicide film is removed by etching, there are problems in that the number of steps increases and the working time becomes longer. Further, when a silicon film is formed on the aluminum film to prevent halation, the silicon is introduced into the aluminum film when heat is applied in a subsequent step. By the way, silicon is added to the aluminum film in advance to prevent the aluminum from penetrating into the semiconductor substrate. Therefore, when the silicon film is introduced into the aluminum film, the silicon twist in the aluminum film becomes excessive, and the excess silicon precipitates into the aluminum film, reducing the electrical resistance of the aluminum. The inventor of the present invention has discovered that there is a problem of undesired increase.

本発明の目的は、露光工程においてはアルミニウム膜表
面の反射率を低減させてハレーションを防止し、露光工
程終了後は専用の工程を設けることなく、また上記アル
ミニウム膜の抵抗値の不所望な増大を引き起こすことな
くポンディングパッド表面の反射率を容易に回復させる
ことのできる半導体集積回路装置の製造方法を堤供する
事にある。
The purpose of the present invention is to reduce the reflectance of the aluminum film surface during the exposure process to prevent halation, and to prevent an undesired increase in the resistance value of the aluminum film without requiring a dedicated process after the exposure process. It is an object of the present invention to provide a method for manufacturing a semiconductor integrated circuit device that can easily restore the reflectance of the surface of a bonding pad without causing damage.

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔課題を解決するための手段〕[Means to solve the problem]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
A brief overview of typical inventions disclosed in this application is as follows.

すなわち半導体基板主面上に、アルミニウムの半導体基
板への突き抜けを防止するためのバリヤメタル膜を堆積
させ、上記バリヤメタル膜上層にアルミニウム膜を堆積
させ、上記アルミニウム膜上にシリコン膜を堆積させる
ものである。
That is, a barrier metal film for preventing aluminum from penetrating into the semiconductor substrate is deposited on the main surface of the semiconductor substrate, an aluminum film is deposited on the barrier metal film, and a silicon film is deposited on the aluminum film. .

また上記アルミニウム膜中には、上記アルミニウムの上
記半導体基板への突き抜けを防止するには不充分な量の
シリコンを含有させて形成するものである。
Further, the aluminum film is formed to contain an insufficient amount of silicon to prevent the aluminum from penetrating into the semiconductor substrate.

さらにフォトリソグラフィ技術を用いて上記アルミニウ
ム配線を形成した後の製造工程中に加わる熱を利用して
上記シリコン膜中のシリコンを上記アルミニウム配線中
に導入させ、上記アルミニウム配線表面には上記シリコ
ン膜が存在しないようにするものである。
Further, silicon in the silicon film is introduced into the aluminum wiring using heat applied during the manufacturing process after forming the aluminum wiring using photolithography technology, so that the silicon film is formed on the surface of the aluminum wiring. It makes it so that it doesn't exist.

〔作 用〕[For production]

上記した手段によれば、上記アルミニウム膜の上層に堆
積したシリコン膜は、上記アルミニウム膜表面の反射率
を低減させるように働き、露光工程におけるハレーショ
ンを防止することができる。
According to the above-described means, the silicon film deposited on the upper layer of the aluminum film acts to reduce the reflectance of the surface of the aluminum film, thereby making it possible to prevent halation in the exposure process.

また、アルミニウム配線形成後におこなわれる熱処理工
程中に加わる熱にて、上記シリコン膜中のシリコンを上
記アルミニウム配線中に導入することにより、上記アル
ミニウム配線にて形成されるポンディングパッド表面の
反射率を回復させ、画像処理装置による上記ポンディン
グパッドの識別を容易とすることができる。また上記シ
リコン膜を除去するための工程を省略することができる
In addition, by introducing silicon in the silicon film into the aluminum wiring using the heat applied during the heat treatment process performed after forming the aluminum wiring, the reflectance of the surface of the bonding pad formed with the aluminum wiring can be reduced. The bonding pad can be recovered and easily identified by an image processing device. Further, the step for removing the silicon film can be omitted.

また、上記アルミニウム膜中には、上記アルミニウムの
半導体基板への突き抜けを防止するには不充分な量のシ
リコンを含有させて形成するため、上記シリコンを上記
アルミニウム膜中に導入させたときに、上記アルミニウ
ム膜中のシリコン濃度が過剰となり、その抵抗値が不所
望に増加する事態を防止することができる。
Furthermore, since the aluminum film is formed with an insufficient amount of silicon to prevent the aluminum from penetrating into the semiconductor substrate, when the silicon is introduced into the aluminum film, It is possible to prevent a situation where the silicon concentration in the aluminum film becomes excessive and its resistance value increases undesirably.

また上記アルミニウム膜の下層にバリヤメタル膜を形成
することにより、上記シリコンの導入以前に当該アルミ
ニウム膜が上記半導体基板への突き抜けを起こす事態を
防止することができる。
Further, by forming a barrier metal film under the aluminum film, it is possible to prevent the aluminum film from penetrating into the semiconductor substrate before introducing the silicon.

〔実施例〕〔Example〕

f!52図は本発明の一実施例である半導体集積回路装
置の入力保護回路部の縦断面図である。本図に示される
入力保護回路は、特に制限されないが、P−型半導体基
板1上に形成されたDRAM (ダイナミック・ランダ
ム・アクセス・メモリ)の、例えばアドレス入力端子で
あるポンディングパッドIJと、アドレス入力パッファ
を構成するトランジスタのゲート電極との間に接続され
るものとする。上記基板の外周部に延在形成されたN−
型半導体領域8内にはN中型半導体領域にて成るガ−ド
リング9が延在形成されている。上記入力保護回路は上
記ガードリング9の内側直近部に形成されており、所要
の大きさを持゛ち入力保護抵抗を兼ねるN−型ウェル領
域12と、上記ウェル領域12に隣接して形成されたN
チャンネル型クランプMISFETQiとで構成されて
いる。また上記N−型ウェル領域12の表面中央部には
、上記N−型ウェル領域12よりも小さく、ポンディン
グパッド11と接続されるためのN◆型半導体領域20
が形成されている。上記N−型ウェル領域12は入力保
護抵抗を兼ねている。上記クランプMISFETQiの
ソース電極13は、上記ウェル領域12と接触しており
、上記クランプMISFETQiのドレイン電極14は
ソース電極13と所定の間隔を持って形成され、その上
層には酸化シリコンにて成るゲート酸化膜16を介して
多結晶シリコンにて成るゲート電極15が形成される。
f! FIG. 52 is a longitudinal sectional view of an input protection circuit section of a semiconductor integrated circuit device according to an embodiment of the present invention. The input protection circuit shown in this figure includes, for example, a bonding pad IJ, which is an address input terminal, of a DRAM (dynamic random access memory) formed on a P-type semiconductor substrate 1, but is not particularly limited thereto. It is assumed that the address input buffer is connected between the gate electrode of the transistor constituting the address input buffer. N- is formed extending on the outer periphery of the substrate.
A guard ring 9 made of an N-type semiconductor region is formed extending within the N-type semiconductor region 8 . The input protection circuit is formed immediately inside the guard ring 9, and is formed adjacent to an N-type well region 12 having a required size and serving as an input protection resistor, and the well region 12. N
It is composed of a channel type clamp MISFETQi. Further, at the center of the surface of the N-type well region 12, an N◆-type semiconductor region 20, which is smaller than the N-type well region 12 and is connected to the bonding pad 11, is provided.
is formed. The N-type well region 12 also serves as an input protection resistor. The source electrode 13 of the clamp MISFETQi is in contact with the well region 12, the drain electrode 14 of the clamp MISFETQi is formed with a predetermined distance from the source electrode 13, and a gate made of silicon oxide is formed on the upper layer. A gate electrode 15 made of polycrystalline silicon is formed with an oxide film 16 interposed therebetween.

上記ゲート電極15上には酸化シリコンにて成る層間絶
縁膜19が形成されており、上記ゲート電極15及び層
間絶縁膜19の側面には酸化シリコンにて成るサイドウ
オールスペーサ26が形成されている。上記入力保護回
路構成用素子を含む上記半導体基板1上層には酸化シリ
コンにて成る絶縁膜30が形成される。上記絶縁膜30
の上記N+型半導体領域20上にはコンタクトホール3
0Aが開口され、上記コンタクトホール30Aを介して
上記N+型半導体領域20とポンディングパッド11と
に接続されるアルミニウム配線21が形成される。また
本図には示さないが、上記絶縁膜30の上記ソース電極
13上の所要部分にもコンタクトホールが開口され、上
記コンタクトホールを介して上記ソース電極13に接続
されるとともに入力回路に接続される配線が形成される
An interlayer insulating film 19 made of silicon oxide is formed on the gate electrode 15, and sidewall spacers 26 made of silicon oxide are formed on the side surfaces of the gate electrode 15 and interlayer insulating film 19. An insulating film 30 made of silicon oxide is formed on the upper layer of the semiconductor substrate 1 including the input protection circuit elements. The insulating film 30
A contact hole 3 is formed on the N+ type semiconductor region 20 of
0A is opened, and an aluminum wiring 21 is formed which is connected to the N+ type semiconductor region 20 and the bonding pad 11 via the contact hole 30A. Although not shown in this figure, a contact hole is also opened in a required portion of the insulating film 30 above the source electrode 13, and the contact hole is connected to the source electrode 13 through the contact hole and connected to the input circuit. The wiring is formed.

さらに上記絶縁膜30の上記ゲート電極15.及び上記
ドレイン電極14上の所要部分にはコンタクトホール3
0C,Dがそれぞれ開口され、上記コンタクトホール3
0C,Dを介して上記ゲート電極15、及び上記ドレイ
ン電極14に接続されるとともに接地端子Vssに接続
されるアルミニウム配線23が形成される。上記ポンデ
ィングパッド11及びアルミニウム配線21.23の下
面にはモリブデンシリサイド膜24が形成されている。
Further, the gate electrode 15 of the insulating film 30. A contact hole 3 is formed in a required portion on the drain electrode 14.
0C and D are opened respectively, and the contact holes 3
An aluminum wiring 23 is formed which is connected to the gate electrode 15 and the drain electrode 14 through 0C and 0C and to the ground terminal Vss. A molybdenum silicide film 24 is formed on the lower surfaces of the bonding pad 11 and the aluminum wiring 21,23.

上記アルミニウム配線21.23を含む層間絶縁膜30
上層にはナイトライドにて成るパッシベーション膜31
が堆積されており、上記パッシベーション1llJ31
の上記ポンディングパッド11上には開口31Aが形成
されている。上記開口31は、該半導体集積回路装置を
配線基板上に実装した後、金線またはアルミニウム線に
よるワイヤボンディングにて上記配線基板との接続を採
る時に、上記ポンディングパッド11を露呈させるため
に形成されている。上記ポンディングパッド11は上記
r)RAMを各種の製造機械にセットするにあたり、上
記製造機械に搭載された画像処理装置が上記DRAMの
位置を検出するための基準としても用いられる。
Interlayer insulating film 30 including the aluminum wiring 21 and 23
The upper layer is a passivation film 31 made of nitride.
is deposited, and the above passivation 1llJ31
An opening 31A is formed on the above-mentioned bonding pad 11. The opening 31 is formed to expose the bonding pad 11 when connecting the semiconductor integrated circuit device to the wiring board by wire bonding using gold wire or aluminum wire after mounting the semiconductor integrated circuit device on the wiring board. has been done. The above-mentioned bonding pad 11 is also used as a reference for detecting the position of the above-mentioned DRAM by an image processing device mounted on the above-mentioned manufacturing machine when setting the above-mentioned r) RAM in various manufacturing machines.

上記ポンディングパッド及び配線を構成するアルミニウ
ム中には適当量のシリコンが含有されている。上記アル
ミニウムにて成るポンディングパッド及び配線を形成す
るときには、まずシリコンを含有しないアルミニウム膜
を堆積させた後、その上層に本図に示されないシリコン
膜を形成する。
A suitable amount of silicon is contained in the aluminum constituting the bonding pad and wiring. When forming the bonding pads and wiring made of aluminum, an aluminum film not containing silicon is first deposited, and then a silicon film not shown in the figure is formed on top of the aluminum film.

上記シリコン膜は上記アルミニウム膜表面の反射率を低
減させ、露光工程におけるハレーションを防止するため
のものである。上記アルミニウム膜にはシリコンが含有
されていないため、上記コンタクトホール30A〜30
Dにて半導体基板1中に突き抜けてしまう虞れがある。
The silicon film is used to reduce the reflectance of the aluminum film surface and prevent halation during the exposure process. Since the aluminum film does not contain silicon, the contact holes 30A to 30
There is a risk that it may penetrate into the semiconductor substrate 1 at point D.

そのため上記アルミニウム膜下層に形成された上記モリ
ブデンシリサイド膜24が突き抜は防止のバリヤメタル
として働く。上記シリコン膜はアルミニウム配線21.
23.及びポンディングパッド11形成後の、例えばア
ニール工程における熱により上記アルミニウム配線21
,23、及びポンディングパッド11内に導入される。
Therefore, the molybdenum silicide film 24 formed under the aluminum film acts as a barrier metal to prevent punching. The silicon film is the aluminum wiring 21.
23. And after the bonding pad 11 is formed, the aluminum wiring 21 is
, 23 and into the bonding pad 11.

このため上記ポンディングパッド11表面の反射率が回
復し、上記画像処理装置による上記ポンディングパッド
の検出が容易となる。また上記アルミニウム膜を堆積さ
せるときにはシリコンを含有させていないため、上記ア
ルミニウム配線21.23″及びボンディングパッド1
1の、シリコンが導入された後の上記シリコン濃度が過
剰となることを防止できる。
Therefore, the reflectance of the surface of the bonding pad 11 is restored, making it easier for the image processing device to detect the bonding pad. Furthermore, since silicon is not included when depositing the aluminum film, the aluminum wiring 21.23'' and the bonding pad 1
No. 1, it is possible to prevent the silicon concentration from becoming excessive after silicon is introduced.

上記ポンディングパッド11からこの入力保護回路にプ
ラスのサージが流入すると上記N−ウェル領域12の電
位が上がり、基板1との接合部にてブレイクダウンが起
き、基板に電流が流れる。
When a positive surge flows into the input protection circuit from the bonding pad 11, the potential of the N-well region 12 increases, breakdown occurs at the junction with the substrate 1, and current flows through the substrate.

上記サージの一部は隣接するクランプM I S F 
F:TのN1型領域であるソース電極13に流入し。
Part of the above surge is caused by the adjacent clamp MISF
It flows into the source electrode 13 which is the N1 type region of F:T.

基板1との接合部にてブレイクダウンが起き、基板に電
流が流れる。上記ソース電極13は1例えばアドレス入
力バッファを構成するトランジスタのゲート電極に接続
されているが、上記N−ウェル領域12が高い抵抗成分
を持つため上記サージは緩和され、上記トランジスタに
高電圧が印加されないように働く、上記ソース電極13
又は及び上記N−ウェル領域12からP−型基板1に流
れた電流により、上記N−ウェル領域12とP−型基板
1と上記N−型半導体領域8とで構成されるNPN型寄
生バイポーラトランジスタのエミッタ・ベース電流が流
れ、当該トランジスタがONN状上なる。このため上記
サージ電流は上記N−型半導体領域8の内側に形成され
たガードリング9を通じて電源端子V c cへと流れ
る。またブレイクダウンにより基板に電流が流れ、基板
電位が急峻に上昇するが、上記電流はN+型半導体領域
であるドレイン電極14に順方向電流として流れる。
Breakdown occurs at the junction with the substrate 1, and current flows through the substrate. The source electrode 13 is connected to, for example, the gate electrode of a transistor constituting an address input buffer, but since the N-well region 12 has a high resistance component, the surge is alleviated and a high voltage is applied to the transistor. The source electrode 13 works to prevent
Or, by the current flowing from the N-well region 12 to the P-type substrate 1, an NPN parasitic bipolar transistor formed of the N-well region 12, the P-type substrate 1, and the N-type semiconductor region 8 is formed. An emitter-base current flows, and the transistor becomes ON. Therefore, the surge current flows to the power supply terminal Vcc through the guard ring 9 formed inside the N-type semiconductor region 8. Furthermore, a current flows through the substrate due to the breakdown, and the substrate potential rises sharply, but the current flows as a forward current into the drain electrode 14, which is an N+ type semiconductor region.

すなわち上記ガードリング9を通って電源端子■n(1
へのサージの経路、及び上記ドレインff1tii4を
通って接地端子Vssへのサージの経路が形成され、基
板電位の急峻な上昇を緩和する。また当該入力保護回路
にマイナスのサージが流入した場合には上記N−ウェル
領域12の電位が低下し、隣接するクランプM I S
 F’ E T Q jのソース電極13の電位を低下
させようとする。上記ソース電極13はアドレス入力バ
ッファを構成するトランジスタのゲート電極に接続され
ているが、上記N−ウェル領域12が高い抵抗成分を持
つため上記サージは緩和され、上記トランジスタに高電
圧が印加されないように働く。またこの時クランプMT
SFETQiのゲート・ソース電圧がそのしきい値電圧
を越え、上記MISFETQiがON状態となり、接地
端子V s sよりの電流が流れ上記領域13の電位低
下を補うため上記入力回路トランジスタのゲートは保護
される。また上記N−ウェル領域12の電位が低下する
ため、上記領域12直近のP−型基板1より順方向の電
流が上記領域12に流入し、基板電位が急峻に低下する
。この基板電位低下により上記P−型基板1と上記N−
型半導体領域8との接合部においてブレイクダウンが起
きるため、上記ガードリング8を通じて電源端子■Cc
より電流が供給され、基板電位の急峻な低下を抑制する
。また上記P−型基板1とクランプMISFETのドレ
イン電極14との接合部においてもブレイクダウンが起
き、基板電位の急峻な低下を補うよう接地端子V s 
sより電流が供給される。すなわち電源端子VQQ又は
及び接地端子Vssへのサージの経路が形成され、基板
電位の急峻な低下を緩和する。
That is, the power terminal ■n (1
A surge path to the ground terminal Vss is formed through the drain ff1tii4, and a surge path to the ground terminal Vss is formed to alleviate the steep rise in the substrate potential. Further, when a negative surge flows into the input protection circuit, the potential of the N-well region 12 decreases, and the adjacent clamp MIS
An attempt is made to lower the potential of the source electrode 13 of F' ET Q j. The source electrode 13 is connected to the gate electrode of the transistor constituting the address input buffer, but since the N-well region 12 has a high resistance component, the surge is alleviated and high voltage is not applied to the transistor. to work. At this time, clamp MT
The gate-source voltage of SFETQi exceeds its threshold voltage, the MISFETQi turns on, and a current flows from the ground terminal Vss to compensate for the potential drop in the region 13, so the gate of the input circuit transistor is protected. Ru. Further, since the potential of the N-well region 12 decreases, a forward current flows into the region 12 from the P-type substrate 1 in the vicinity of the region 12, and the substrate potential decreases sharply. Due to this substrate potential drop, the P- type substrate 1 and the N-
Since breakdown occurs at the junction with the type semiconductor region 8, the power supply terminal ■Cc is connected through the guard ring 8.
More current is supplied, suppressing a steep drop in substrate potential. Breakdown also occurs at the junction between the P-type substrate 1 and the drain electrode 14 of the clamp MISFET, and the ground terminal V s
Current is supplied from s. That is, a surge path is formed to the power supply terminal VQQ or the ground terminal Vss, thereby alleviating a steep drop in the substrate potential.

次に、第2図に示される入力保護回路の製造工程を第1
図(a)〜(f)に基づいて説明する。
Next, the manufacturing process of the input protection circuit shown in FIG.
This will be explained based on FIGS. (a) to (f).

第1図(a)に示すように、I)型不純物を低濃度に拡
散させたP−型半導体基板1上の所要部分にN型不純物
を低濃度に拡散させてN−型半導体にて成るウェル領域
8及び12を形成した後、酸化シリコンにて成る素子間
分離用絶縁膜17、及びゲート酸化膜16として働く酸
化シリコン膜を形成する。次に基板表面全体に多結晶シ
リコン及び酸化シリコンを順次堆積させ、エツチングに
て所要の形状を持つゲートi’!極15とその上層の絶
縁膜19を形成する。
As shown in FIG. 1(a), an N-type semiconductor is formed by diffusing N-type impurities at a low concentration into required parts of a P-type semiconductor substrate 1 in which I) type impurities are diffused at a low concentration. After forming the well regions 8 and 12, a silicon oxide film serving as an element isolation insulating film 17 made of silicon oxide and a gate oxide film 16 is formed. Next, polycrystalline silicon and silicon oxide are sequentially deposited over the entire surface of the substrate, and etched to form the gate i'! A pole 15 and an insulating film 19 above it are formed.

次に第1図(b)に示すように、基板主面上の所要位置
にN型不純物を高濃度に導入し、N十型半導体領域20
、ソース領域】3、ドレイン電極14、ガードリング9
を形成する。次に上記ゲート酸化膜15、絶縁膜】9を
含む半6体基板上に酸化シリコン膜を堆積させた後に方
向性イオンエツチングをおこない、上記ゲート[pi4
15、絶縁膜19の側面にサイドウオールスペーサ26
を形成する。次に上記基板主面上に酸化シリコンにて成
る絶縁膜30を堆積させた後に、上記絶縁膜30の、上
記N+型半導体領域20、ドレイン電極14.及び上記
ゲート電極15上の所要部分に、コンタクトホール30
A、D、Cをそれぞれ開口する。
Next, as shown in FIG. 1(b), a high concentration of N-type impurities is introduced into a predetermined position on the main surface of the substrate, and an N-type semiconductor region 20 is formed.
, source region] 3, drain electrode 14, guard ring 9
form. Next, after depositing a silicon oxide film on the semi-six substrate including the gate oxide film 15 and the insulating film 9, directional ion etching is performed to form the gate oxide film 15 and the insulating film 9.
15. Side wall spacer 26 on the side of the insulating film 19
form. Next, after depositing an insulating film 30 made of silicon oxide on the main surface of the substrate, the N+ type semiconductor region 20, the drain electrode 14. A contact hole 30 is formed in a required portion on the gate electrode 15.
Open A, D, and C, respectively.

次に、第2図に示される入力保護回路の製造工程を第1
図(a)〜(f)に基づいて説明する。
Next, the manufacturing process of the input protection circuit shown in FIG.
This will be explained based on FIGS. (a) to (f).

第1図(a)に示すように、P型不純物を低濃度に拡散
させたP−型半導体基板上の所要部分にN型不純物を低
濃度に拡散させてN−型半導体にて成るウェル領域8及
び12を形成した後、酸化シリコンにて成る素子間分離
用絶縁膜17、及びゲート酸化膜16として働く酸化シ
リコン膜を形成する。次に基板表面全体に多結晶シリコ
ン及び酸化シリコンを順次堆積させ、エツチングにて所
要の形状を持つゲート電極15及び絶縁膜19を形成す
る。
As shown in FIG. 1(a), a well region is made of an N-type semiconductor by diffusing N-type impurities at a low concentration into required parts of a P-type semiconductor substrate having a low concentration of P-type impurities diffused therein. After forming 8 and 12, a silicon oxide film serving as an inter-element isolation insulating film 17 made of silicon oxide and a gate oxide film 16 is formed. Next, polycrystalline silicon and silicon oxide are sequentially deposited over the entire surface of the substrate, and etched to form a gate electrode 15 and an insulating film 19 having a desired shape.

次に第1図(b)に示すように、基板主面上の所要位置
にN型不純物を高濃度に導入し、N+型半導体領域20
、ソース領域13、ドレイン電極14、ガードリング9
を形成する。次に上記ゲート電極15及び絶縁膜19を
含む半導体基板上に酸化シリコンを堆積させた後に方向
性イオンエツチングをおこない、上記ゲート電極15及
び絶縁[19の側面にサイドウオールスペーサ26を形
成する。次に上記基板主面上に酸化シリコンにて成る絶
縁膜30を堆積させた後に、上記絶縁膜30の、上記N
中型半導体領域20、ドレイン電極14、及び上記ゲー
ト電極15上の所要部分に、コンタクトホール30A、
D、Cをそれぞれ開口する。
Next, as shown in FIG. 1(b), N-type impurities are introduced at a high concentration into predetermined positions on the main surface of the substrate, and the N+-type semiconductor region 20 is
, source region 13, drain electrode 14, guard ring 9
form. Next, silicon oxide is deposited on the semiconductor substrate including the gate electrode 15 and the insulating film 19, and then directional ion etching is performed to form sidewall spacers 26 on the side surfaces of the gate electrode 15 and the insulating film 19. Next, after depositing an insulating film 30 made of silicon oxide on the main surface of the substrate, the N of the insulating film 30 is
Contact holes 30A,
Open D and C respectively.

次に第1図(o)に示すように、上記絶縁膜30上層に
、例えば100[入コ程度の厚さのモリブデンシリサイ
ド膜24を堆積させ、次にその上に1例えば0.8[μ
m]程度の厚さのアルミニウム膜25を堆積させ、さら
にその上に、例えば600[入]程度の厚さのシリコン
膜26を堆積させる。このとき上記アルミニウム膜25
中のシリコン濃度は殆どゼロとしておく。アルミニウム
中のシリコン濃度が低いと、コンタクトホール部におい
て突き抜けが発生し易い、これは半導体基板中のシリコ
ンが熱によってアルミニウム中に容出し、その結果上記
アルミニウムが半導体基板中に入り込む現象である。本
実施例において上記アルミニウム膜25の下層に形成さ
れた上記モリブデンシリサイド膜24は、上記アルミニ
ウム膜25、及び上記P″′′型体栽板1に対し反応温
度が高いためバリヤメタルとして働き、上記突き抜は現
象を防止することができる。
Next, as shown in FIG. 1(o), a molybdenum silicide film 24 having a thickness of, for example, 100 [mu]
An aluminum film 25 having a thickness of approximately 600 m is deposited thereon, and a silicon film 26 having a thickness of, for example, approximately 600 m is deposited thereon. At this time, the aluminum film 25
The silicon concentration inside is set to almost zero. When the silicon concentration in aluminum is low, penetration is likely to occur in the contact hole portion. This is a phenomenon in which silicon in the semiconductor substrate is expelled into the aluminum by heat, and as a result, the aluminum enters into the semiconductor substrate. In this embodiment, the molybdenum silicide film 24 formed under the aluminum film 25 has a high reaction temperature with respect to the aluminum film 25 and the P'''' type planting board 1, so it acts as a barrier metal and acts as a barrier metal. Extraction can prevent the phenomenon.

次に第1図(d)に示すように、上記アルミニウム膜2
5上層に、特に制限されないが、ポジタイプのレジスト
膜27を堆積させ、エツチングにて除去すべきアルミニ
ウム膜25の上層の上記レジスト膜27のみを、例えば
紫外線にて選択的に露光させる。上記レジスト膜27は
現像液に対して不容解性であるが、上記紫外線にて露光
されると溶解性へと分子構造が変化するものである。
Next, as shown in FIG. 1(d), the aluminum film 2
Although not particularly limited, a positive type resist film 27 is deposited on the upper layer of the aluminum film 25, and only the resist film 27 on the upper layer of the aluminum film 25 to be removed by etching is selectively exposed to, for example, ultraviolet light. The resist film 27 is insoluble in the developer, but when exposed to the ultraviolet rays, its molecular structure changes to become soluble.

上記アルミニウム膜25は反射率が高いため、上記アル
ミニウム膜25上に直接上記レジスト膜27を堆積させ
ると、例えばソース電極13直上部のように、上記アル
ミニウム膜が基板に対して9D、行または垂直でない部
分にて紫外線が斜め方向に反射してハレーションが発生
し1例えば上記N+型半導体領域20直上部のような、
本来露光されるべきでない部分のレジスト膜27が不所
望に露光されてしまう。本実施例では上記アルミニウム
膜25の上層に反射率の低いシリコン膜26を堆積させ
ているため、上記斜め方向に反射する紫外線の光束も弱
くなる。上記レジスト膜27は一定以上の光量、即ち光
束と時間の積が与えられないと溶解性に変化しないため
、上記レジスト膜27が不所望に露光される所謂ハレー
ションの発生を防止することができる。
Since the aluminum film 25 has a high reflectance, if the resist film 27 is deposited directly on the aluminum film 25, the aluminum film will be deposited 9D, in a row or perpendicularly to the substrate, for example directly above the source electrode 13. Halation occurs when ultraviolet rays are reflected in an oblique direction in areas where the area is not exposed, such as directly above the N+ type semiconductor region 20.
Parts of the resist film 27 that should not be exposed are undesirably exposed. In this embodiment, since the silicon film 26 with low reflectance is deposited on the aluminum film 25, the luminous flux of the ultraviolet rays reflected in the oblique direction is also weakened. Since the resist film 27 does not become soluble unless a certain amount of light is applied, that is, the product of luminous flux and time, it is possible to prevent the occurrence of so-called halation in which the resist film 27 is undesirably exposed to light.

次に第1図(8)に示すように現像工程により、上記露
光されて溶解性となった部分のレジスト膜27を選択的
に除去し、所望のパターンを形成する。上記所望のパタ
ーンに形成されたレジスト膜27は、上記アルミニウム
膜25をエツチングするときのマスクとなる。
Next, as shown in FIG. 1(8), a developing step is performed to selectively remove the exposed and soluble portions of the resist film 27 to form a desired pattern. The resist film 27 formed in the desired pattern serves as a mask when etching the aluminum film 25.

次に第1図(f)に示すように、上記アルミニウム膜2
5にエツチングをおこない、コンタクトホール30Aを
介して上記N1型半導体領域20に接続されるとともに
一方の端がポンディングパッド11となるアルミニウム
配線21、及びコンタクトホール30Bを介して上記ソ
ース電極13に接続されるとともに入力回路に接続され
るアルミニウム配PA23を形成する。次に上記半導体
集積回路装置内に形成された1−ランジスタのしきい値
電圧の安定化、及びアルミニウム配線と半導体基板との
導通の確実化のため、400〜500[℃]の熱により
水素アニールをおこなう。」1記水素アニールの熱によ
り上記ポンディングパッド11、アルミニウム配線21
.23の表面に形成されていた上記シリコン膜26は、
上記ポンディングパッドやアルミニウム配線の中に導入
され、上記ポンディングパッド11宍面の反射率が回復
する。上記反射率が回復することにより、画像処理装置
による上記ポンディングパッドの検出が容易となる。本
実施例においては上記シリコン膜26を除去するために
上記水素アニールの熱を利用しており、改めてシリコン
除去のための工程を設ける必要がなく、工程の簡略化と
作業時間の短縮を図ることができる。
Next, as shown in FIG. 1(f), the aluminum film 2
5, and the aluminum wiring 21 is connected to the N1 type semiconductor region 20 through the contact hole 30A and whose one end becomes the bonding pad 11, and connected to the source electrode 13 through the contact hole 30B. At the same time, an aluminum wiring PA23 is formed which is connected to the input circuit. Next, in order to stabilize the threshold voltage of the 1-transistor formed in the semiconductor integrated circuit device and to ensure conduction between the aluminum wiring and the semiconductor substrate, hydrogen annealing is performed using heat at 400 to 500 [°C]. will be carried out. ” 1. Due to the heat of hydrogen annealing, the bonding pad 11 and the aluminum wiring 21
.. The silicon film 26 formed on the surface of 23 is
It is introduced into the bonding pad and aluminum wiring, and the reflectance of the surface of the bonding pad 11 is restored. By restoring the reflectance, it becomes easier for the image processing device to detect the bonding pad. In this embodiment, the heat of the hydrogen annealing is used to remove the silicon film 26, and there is no need to provide a separate process for removing silicon, thereby simplifying the process and shortening the working time. I can do it.

上記シリコン膜26が導入される以前の上記ポンディン
グパッド11、及びアルミニウム配線21.23にはシ
リコンが殆ど含有されていないため、上記シリコン膜2
6が導入された後の上記ポンディングパッド11、及び
アルミニウム配線21.23のシリコン濃度が過剰にな
ることもなく。
Before the silicon film 26 is introduced, the bonding pad 11 and the aluminum wiring 21.23 contain almost no silicon, so the silicon film 26
The silicon concentration of the bonding pad 11 and the aluminum interconnections 21 and 23 after the introduction of silicon nitride 6 does not become excessive.

上記過剰となったシリコンの析出により上記ポンディン
グパッド11、及びアルミニウム配線21゜23の抵抗
値が不所望に増加するという事態を防1卜することがで
きる。また、上記ポンディングパッド′11、及びアル
ミニウム配線21.23中に導入されたシリコンは、上
記ポンディングパッド11、及びアルミニウム配線21
.23のシリコン基板への突き抜けを防止するように働
く。上記モリブデンシリサイド膜24のバリヤメタルと
しての働きとあいまって、上記ポンディングパッド11
、及びアルミニウム配線21.23の突き抜は防止作用
は一層確実なものとなる。上記ポンディングパッド11
、及びアルミニウム配線21゜23中のシリコン濃度は
上記シリコン膜26の膜厚を加減することにより適宜コ
ントロールすることができる。
It is possible to prevent an undesirable increase in the resistance values of the bonding pad 11 and the aluminum interconnections 21 and 23 due to the excessive deposition of silicon. Further, the silicon introduced into the bonding pad '11 and the aluminum wiring 21.23 is
.. It works to prevent the penetration of the silicon substrate 23 into the silicon substrate. In combination with the function of the molybdenum silicide film 24 as a barrier metal, the bonding pad 11
, and the effect of preventing punching of the aluminum wiring 21, 23 becomes even more reliable. The above-mentioned pounding pad 11
, and the silicon concentration in the aluminum wirings 21 and 23 can be appropriately controlled by adjusting the thickness of the silicon film 26.

また上記ポンディングパッド11、及びアルミニウム1
1.23中に導入されたシリコンは、同じシリコンの周
囲に析出しようとする傾向がある。
In addition, the above-mentioned bonding pad 11 and aluminum 1
Silicon introduced in 1.23 tends to precipitate around the same silicon.

このため、コンタクトホール30A−D内において接触
している上記P−型半導体基板】上に上記シリコンが不
所望に析出し、上記コンタクトホール部の抵抗値を不所
望に増大させる可能性があるが、上記ポンディングパッ
ド11、及びアルミニウム21.23下面に形成された
上記モリブデンシリサイド膜24中にシリコンが含有さ
れているため、上記ポンディングパッド11、及びアル
ミニウム21.23中のシリコンがコンタクトホール部
のみに析出して、上記コンタクトホール部での抵抗値が
不所望に増大することを防止する。
Therefore, the silicon may undesirably precipitate on the P-type semiconductor substrate that is in contact with the contact holes 30A-D, and the resistance value of the contact hole portion may undesirably increase. , Since silicon is contained in the molybdenum silicide film 24 formed on the lower surface of the bonding pad 11 and the aluminum 21.23, the silicon in the bonding pad 11 and the aluminum 21.23 forms a contact hole portion. This prevents an undesirable increase in the resistance value at the contact hole portion due to precipitation only in the contact hole.

上記実施例によれば、以下の作用効果を得るものである
According to the above embodiment, the following effects are obtained.

(1)アルミニウム膜25の上層に形成されたシリコン
膜26は、上記アルミニウム膜25よりも反射率が低い
ため、露光工程におけるハレーションを防止することが
できる。
(1) Since the silicon film 26 formed on the upper layer of the aluminum film 25 has a lower reflectance than the aluminum film 25, halation in the exposure process can be prevented.

(2)シリコン膜26は、水素アニール工程における熱
によってアルミニウム膜25の中に4人され、上記アル
ミニウム膜25にて形成されるポンディングパッド11
の反射率が回復するため、画像処理装置による上記ポン
ディングパッド11の検出が容易となる。
(2) The silicon film 26 is formed into the aluminum film 25 by heat in the hydrogen annealing process, and the bonding pad 11 formed in the aluminum film 25 is
Since the reflectance of the bonding pad 11 is restored, it becomes easy to detect the bonding pad 11 by an image processing device.

(3)上記シリコン膜26をアルミニウム膜25中に導
入するために水素アニール工程における熱を利用するた
め、上記シリコン膜26を除去する工程を改めて設ける
必要がなく、工程を簡略化できるとともに作業時間が短
縮できる。
(3) Since the heat in the hydrogen annealing process is used to introduce the silicon film 26 into the aluminum film 25, there is no need to provide a new process for removing the silicon film 26, which simplifies the process and reduces work time. can be shortened.

(4)アルミニウム膜25のシリコン含有量はほぼゼロ
であるため、上層のシリコン膜26を導入した後に、上
記ポンディングパッド11、及びアルミニウム配線21
.23のシリコン含有量が過ルミニウム配、l121,
23の抵抗値が不所望に増大することを防止することが
できる。
(4) Since the silicon content of the aluminum film 25 is almost zero, after introducing the upper silicon film 26, the bonding pad 11 and the aluminum wiring 21 are
.. The silicon content of 23 is perluminium, l121,
It is possible to prevent the resistance value of 23 from increasing undesirably.

(5)アルミニウム膜25の下層にはモリブデンシリサ
イドl]l 24が形成されているため、シリコン含有
量がほぼゼロである上記アルミニウム膜25の、半導体
基板への突き抜けを防止することができる。
(5) Since the molybdenum silicide l]l 24 is formed in the lower layer of the aluminum film 25, it is possible to prevent the aluminum film 25, which has almost zero silicon content, from penetrating into the semiconductor substrate.

(6)アルミニウム膜25の下層に形成されたモリブデ
ンシリサイド膜24は、上記ポンディングパッド11、
及びアルミニウム配線21.23中に導入されたシリコ
ンをその上層に析出させ得るため、上記シリコンがコン
タクトホール部のみに析出して抵抗値が不所望に高くな
る事態を防止することができる。
(6) The molybdenum silicide film 24 formed under the aluminum film 25 is connected to the bonding pad 11,
Since the silicon introduced into the aluminum wirings 21 and 23 can be deposited in the upper layer thereof, it is possible to prevent the silicon from depositing only in the contact hole portions and resulting in an undesirably high resistance value.

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが1本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である事は言うまでもない。
Although the invention made by the present inventor has been specifically described above based on examples, it goes without saying that the present invention is not limited thereto and can be modified in various ways without departing from the gist thereof.

例えば、本実施例では配線層は1層としたが、必ずしも
これに限定されるものではなく、2層以上の多層配線構
造とすることもできる。
For example, although the wiring layer is one layer in this embodiment, it is not necessarily limited to this, and a multilayer wiring structure having two or more layers can also be used.

また、本実施例ではアルミニウム膜の下層にはモリブデ
ンシリサイド膜を形成したが、必ずしもこれに限定され
るものではなく、チタニウムシリサイド膜やチタニウム
タングステン膜等のバリヤメタルを適宜採用することが
できる。
Further, in this embodiment, a molybdenum silicide film is formed under the aluminum film, but the invention is not necessarily limited to this, and a barrier metal such as a titanium silicide film or a titanium tungsten film can be appropriately employed.

以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるr)RAMに適用
する場合について説明したが、本発明はそれに限定され
るものではなく、その他の半導体集積回路装置に広く利
用することができる。
In the above explanation, the invention made by the present inventor has mainly been explained in the case where it is applied to r) RAM, which is the field of application that forms the background of the invention, but the present invention is not limited thereto, and is applicable to other semiconductor integrated circuits. It can be widely used in circuit devices.

本発明は少なくともアルミニウム配線層と上記アルミニ
ウム配線にて成るポンディングパッドを持つ条件のもの
に適用することができる。
The present invention can be applied to a device having at least an aluminum wiring layer and a bonding pad made of the aluminum wiring.

〔発明の効果〕〔Effect of the invention〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
Among the inventions disclosed in this application, the effects obtained by typical ones are as follows.

すなわち配線層となるアルミニウム膜上層にシリコン膜
を堆積させることにより、上記アルミニウム膜表面の反
射率を低減させて露光工程におけるハレーションを防止
することができるという効果がある。
That is, by depositing a silicon film on the aluminum film that will become the wiring layer, there is an effect that the reflectance of the surface of the aluminum film can be reduced and halation in the exposure process can be prevented.

また、上記シリコンはアルミニウム配線形成後の工程に
て加わる熱によって上記アルミニウム配線中に導入され
るため、上記アルミニウム配線表面の反射率が回復し、
画像処理装置による検出が容易となるという効果がある
。また、上記シリコンを除去するための工程を設ける必
要がないため、工程数及び作業時間を短縮することがで
きるという効果がある。
In addition, since the silicon is introduced into the aluminum wiring by heat applied in the process after forming the aluminum wiring, the reflectance of the aluminum wiring surface is restored.
This has the effect of facilitating detection by an image processing device. Furthermore, since there is no need to provide a step for removing the silicon, there is an effect that the number of steps and working time can be reduced.

また上記アルミニウム膜を、当該アルミニウム膜の半導
体基板への突き抜けを防止するには不充分な量のシリコ
ンを含有させて形成することにより、上記シリコンが尋
人された後の上記アルミニウム配線中のシリコン濃度が
過剰となることを防止することができるという効果があ
る。
In addition, by forming the aluminum film to contain an insufficient amount of silicon to prevent the aluminum film from penetrating into the semiconductor substrate, the silicon in the aluminum wiring after the silicon is removed can be removed. This has the effect of preventing the concentration from becoming excessive.

また上記アルミニウム膜下層にバリヤメタル膜を堆積さ
せることにより、不充分な量のシリコンを含有させて形
成された上記アルミニウム膜の、上記半導体基板への突
き抜けを防止することができるという効果がある。
Further, by depositing a barrier metal film on the lower layer of the aluminum film, it is possible to prevent the aluminum film formed by containing an insufficient amount of silicon from penetrating into the semiconductor substrate.

【図面の簡単な説明】[Brief explanation of drawings]

第1図(a)〜(f)は本発明に係るアルミニウム配線
を適用した半導体集積回路装置の製造工程の一例を順次
示す縦断面図、 第2図は第1図に示す半導体集積回路装置の縦断面図で
ある。 1・・・P型半導体基板、11・・・ポンディングパッ
ド、21.23・・・アルミニウム配線、24・・・モ
リブデンシリサイド膜、25・・・アルミニウム膜、2
6・・・シリコン膜、27・・・レジスト膜。 第 図 (b) 第 図 (f) 第 図 (d) 第 図
1(a) to (f) are vertical sectional views sequentially showing an example of the manufacturing process of a semiconductor integrated circuit device to which aluminum wiring according to the present invention is applied, and FIG. 2 is a longitudinal sectional view of the semiconductor integrated circuit device shown in FIG. 1. FIG. DESCRIPTION OF SYMBOLS 1... P-type semiconductor substrate, 11... Bonding pad, 21.23... Aluminum wiring, 24... Molybdenum silicide film, 25... Aluminum film, 2
6... Silicon film, 27... Resist film. Figure (b) Figure (f) Figure (d) Figure

Claims (1)

【特許請求の範囲】 1、フォトリソグラフィ技術を用いてアルミニウム配線
を形成する半導体集積回路装置の製造方法において、上
記アルミニウムの半導体基板への突き抜けを防止するた
めのバリヤメタル膜を半導体基板主面上に堆積させる工
程と、上記バリヤメタル膜上層にアルミニウム膜を堆積
させる工程と、上記アルミニウム膜上にシリコン膜を堆
積させる工程とを含む半導体集積回路装置の製造方法。 2、上記バリヤメタル膜上層にアルミニウム膜を堆積さ
せる工程において、上記アルミニウム膜中には、上記ア
ルミニウムの上記半導体基板への突き抜けを防止するに
は不充分な量のシリコンを含有させるようにした請求項
1記載の半導体集積回路装置の製造方法。 3、フォトリソグラフィ技術を用いて上記アルミニウム
配線を形成した後に加えられる熱によって、上記シリコ
ン膜を成すシリコンを上記アルミニウム配線中に導入し
、上記アルミニウム配線表面には上記シリコン膜を存在
させないようにする工程を含む請求項1記載の半導体集
積回路装置の製造方法。
[Claims] 1. In a method of manufacturing a semiconductor integrated circuit device in which aluminum wiring is formed using photolithography technology, a barrier metal film is provided on the main surface of the semiconductor substrate to prevent the aluminum from penetrating into the semiconductor substrate. A method for manufacturing a semiconductor integrated circuit device, comprising the steps of depositing, depositing an aluminum film on the barrier metal film, and depositing a silicon film on the aluminum film. 2. In the step of depositing an aluminum film on the upper layer of the barrier metal film, the aluminum film contains silicon in an amount insufficient to prevent the aluminum from penetrating into the semiconductor substrate. 1. The method for manufacturing a semiconductor integrated circuit device according to 1. 3. Silicon forming the silicon film is introduced into the aluminum wiring by heat applied after forming the aluminum wiring using photolithography technology, so that the silicon film is not present on the surface of the aluminum wiring. 2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, further comprising the step of:
JP7061889A 1989-03-24 1989-03-24 Manufacture of semiconductor integrated circuit device Pending JPH02250321A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04372157A (en) * 1991-06-21 1992-12-25 Mitsubishi Electric Corp Method for forming multilayer wiring structure
US5302538A (en) * 1992-08-04 1994-04-12 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing field effect transistor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04372157A (en) * 1991-06-21 1992-12-25 Mitsubishi Electric Corp Method for forming multilayer wiring structure
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