JPH02228169A - Laser beam modulated signal generating circuit - Google Patents
Laser beam modulated signal generating circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、レーザビームプリンタに用いるレーザビーム
変調信号発生回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a laser beam modulation signal generation circuit used in a laser beam printer.
(従来の技術)
周知のように、レーザビームプリンタでは、レーザビー
ムを主走査方向に走査して感光ドラム上に所望の先縁を
形成し、この先住をトナー等の転写記録するものである
が、レーザビームを走査する際に、該レーザビームを記
録すべき画像に対応して変調する必要がある。(Prior Art) As is well known, in a laser beam printer, a laser beam is scanned in the main scanning direction to form a desired leading edge on a photosensitive drum, and this leading edge is transferred and recorded with toner, etc. When scanning the laser beam, it is necessary to modulate the laser beam in accordance with the image to be recorded.
第3図は従来のレーザビーム変調信号発生回路の回路図
である。図において、1は1画素周波数の0倍(例えば
n=8)の周波数のクロック信号CKを出力するクロッ
ク発生器、2はクロック発生器1から出力されるクロッ
クCKを分周し、1画素周期に対応したメモリ読出しク
ロックRCKを発生するカウンタ、3は読出しクロック
信号RCKをカウントし、メモリ4に対する複数画素単
位のアドレス信号を出力するメモリアドレスカウンタ(
以下、MAC)、4はメモリ、5はメモリ4から8ビッ
ト並列に出力される画信号を直列8ビツトの画信号に変
換する並列/直列変換回路(以下、P/S )である。FIG. 3 is a circuit diagram of a conventional laser beam modulation signal generation circuit. In the figure, 1 is a clock generator that outputs a clock signal CK with a frequency of 0 times the 1 pixel frequency (for example, n = 8), and 2 is a clock generator that divides the clock CK output from the clock generator 1 and has a period of 1 pixel. A counter 3 generates a memory read clock signal RCK corresponding to the memory address counter (3) that counts the read clock signal RCK and outputs an address signal in units of multiple pixels to the memory 4.
MAC), 4 is a memory, and 5 is a parallel/serial conversion circuit (hereinafter referred to as P/S) for converting an 8-bit parallel image signal outputted from the memory 4 into a serial 8-bit image signal.
ここで、メモリ4においては、1つのメモリアドレスに
つきレーザビームを変調するための画信号が主走査方向
の8画素単位で記憶されている。Here, in the memory 4, image signals for modulating the laser beam are stored in units of eight pixels in the main scanning direction for each memory address.
以上の構成において、クロック発生器1から発生された
クロックCKは力、ウンタ2で例えば8分周され、メモ
リ4の読出しクロック信号RCKとしてMAC3および
P/85に供給される。MAC3は図示しない同期検出
器により得られるレーザビームの走査タイミングを示す
同期信号5YNCが入力端子6から入力されると、メモ
リ読出しクロック信号RCKに従ってメモリ4へのアド
レス信号およびP/S5へのラッチ信号LTの発生を開
始する。P/S5は8画素分の画信号の時間毎に入力さ
れるラッチ信号LTによりメモリ4から並列に読出され
た8画素分の画信号を取込んだ後、該画信号をメモリ読
出しクロック信号RCKにより1画素単位で時系列の直
列画信号に変換し、出力端子7から図示しないレーザス
キャナユニットへレーザビーム変調信号として出力する
。この動作は同期信号5YNCの到来毎、すなわち主走
査方向の各ライン毎に繰返される。In the above configuration, the clock CK generated from the clock generator 1 is frequency-divided by, for example, 8 by the clock counter 2 and is supplied to the MAC 3 and P/85 as the read clock signal RCK of the memory 4. When the synchronization signal 5YNC indicating the scanning timing of the laser beam obtained by a synchronization detector (not shown) is input from the input terminal 6, the MAC 3 sends an address signal to the memory 4 and a latch signal to the P/S 5 in accordance with the memory read clock signal RCK. Start generation of LT. The P/S 5 takes in the image signals for 8 pixels read out in parallel from the memory 4 using the latch signal LT inputted every time for the image signals for 8 pixels, and then reads out the image signals from the memory using the memory readout clock signal RCK. The signal is converted into a time-series serial image signal pixel by pixel, and output as a laser beam modulation signal from the output terminal 7 to a laser scanner unit (not shown). This operation is repeated every time the synchronization signal 5YNC arrives, that is, for each line in the main scanning direction.
ところが、上記のような動作を行う場合において、レー
ザビームの走査と読出しクロックRCKとの間には同期
関係がないため、第4図(a)に示す同期信号5YNC
のタイミングに対し、読出しクロック信号RCKが同図
(b)、(d)に示すように各ライン毎でずれしまい、
このような読出しクロック信号RCKをもとに発生する
PO〜P8の各#J素のレーザビーム変調信号LSも同
図(c)、(e)に示すようにずれてしまう。このずれ
は最大で読出しクロックRCKの1周期分、つまり1画
素分のずれとなり、主走査方向の画素位置がずれて画質
を劣化させることになる。However, when performing the above operation, since there is no synchronization relationship between laser beam scanning and readout clock RCK, the synchronization signal 5YNC shown in FIG. 4(a)
With respect to the timing, the read clock signal RCK shifts for each line as shown in (b) and (d) of the figure
The laser beam modulation signals LS of each #J element of PO to P8 generated based on such a read clock signal RCK also shift as shown in FIGS. This deviation is at most one cycle of the read clock RCK, that is, one pixel, and the pixel position in the main scanning direction is shifted, degrading the image quality.
これを改善するために、第3図の破11Aで示すように
同期信号5YNCをカウンタ2のリセット端子に接続し
、周期信号5YNCによってカウンタ2をリセットする
ように構成すれば、第5図のタイムチty −hに示す
ように、同期信号5YNCと読出しクロック信号のタイ
ミングのずれは同期信号5YNCが入力されるタイミン
グで第3図(b)、(d)、(f)のように矯正される
ため、レーザビーム変調信号LSも同図(c)、(e)
。In order to improve this problem, if the synchronizing signal 5YNC is connected to the reset terminal of the counter 2 as shown at 11A in FIG. 3, and the counter 2 is reset by the periodic signal 5YNC, the time clock in FIG. As shown in ty-h, the timing difference between the synchronizing signal 5YNC and the read clock signal is corrected at the timing when the synchronizing signal 5YNC is input as shown in FIGS. 3(b), (d), and (f). , the laser beam modulation signal LS is also shown in (c) and (e) in the same figure.
.
(Q)にようにタイミングが揃い、カウンタ2に加えら
れるクロック信号CKの1周期分以内のずれに抑えられ
る。この例では、カウンタ2は8分周となっているため
、読出しクロック信号RCKの1/8、つまり画信号の
1/8画素分のずれしか発生しない。このため、良好な
画伽を得ることができる。The timings are aligned as shown in (Q), and the deviation is suppressed to within one period of the clock signal CK applied to the counter 2. In this example, since the frequency of the counter 2 is divided by 8, only a shift of 1/8 of the read clock signal RCK, that is, a shift of 1/8 pixel of the image signal occurs. For this reason, good painting can be obtained.
しかしなながら、このようにした場合、第5図(b+、
(d)、<f)で示す読出しクロック信号RCKは
同期@号5YNCのタイミングの前後においてその周期
が不N続になる部分が発生する。However, in this case, Fig. 5 (b+,
The read clock signal RCK shown in (d) and <f) has a discontinuous period before and after the timing of synchronization@5YNC.
従って、読出しクロック信号RCKをレーザビーム変調
信号発生回路以外の制御に使用する場合にその周期変動
によって各種の不都合が発生する。Therefore, when the read clock signal RCK is used to control a circuit other than the laser beam modulation signal generation circuit, various problems occur due to the period fluctuation.
(発明が解決しようとする課題)
上述のように従来のレーザビーム変調信号発生回路では
、同期信号5YNCとメモリ読出し信号RCKが同期関
係にないため、1ライン毎のレーザビーム変調信号LS
のタイミングずれが発生し、良好な画像が得られなくな
り、これを改善するためにカウンタ2を同期信@5YN
Cでリセットするようにすると、メモリ読出しクロック
信号RCKの周期が部分的に不連続となる部分が発生し
、他の制御回路のクロックとして使用不可能となる問題
があった。(Problems to be Solved by the Invention) As described above, in the conventional laser beam modulation signal generation circuit, the synchronization signal 5YNC and the memory read signal RCK are not in a synchronous relationship, so the laser beam modulation signal LS for each line is
A timing shift occurs, making it impossible to obtain a good image.In order to improve this, counter 2 is sent as a synchronous signal
If reset is performed using C, there is a problem in that the period of the memory read clock signal RCK becomes partially discontinuous, making it impossible to use it as a clock for other control circuits.
本発明はこれらの問題を除去し、メモリ続出しクロック
信号を連続的な一定周期に保ったまま、各ライン毎のレ
ーザビーム変w4信号のタイミングを揃え、良好な画質
が得られるレーザビーム変調信号発生回路を提供するこ
とを目的とする。The present invention eliminates these problems and aligns the timing of the laser beam modulation W4 signal for each line while keeping the memory successive clock signal at a continuous constant cycle, thereby providing a laser beam modulation signal that can provide good image quality. The purpose is to provide a generation circuit.
(発明の構成)
(yI題を解決するための手段)
本発明は、1画素の0倍(n≧2の整数)の周波数のク
ロック信号を発生するクロック信号発生手段と、このク
ロック信号発生手段から発生されるクロック信号をn分
周して1画素に対応した周期の読出しクロック信号を発
生する分周手段と、この分周手段から出力される読出し
クロック信号をカウントシ、前記メモリに対する複数画
素単位のアドレス信号を出力するメモリアドレス指定手
段と、メモリの各アドレスから読出された複数画素単位
の画信号を前記分周手段から出力される続出しクロック
信号によって時系列の直列画信号に変換して出力する並
列/直列変換手段と、前記並列/直列変換手段から出力
される直列画信号を前記クロック信号発生手段から発生
されるクロック信号によって順次に遅延し、1つの画素
につき1/n画素周期ずつ遅延されたn個の遅延画信号
を出力する遅延手段と、この遅延手段から出力されるn
gの遅延画信号のうち#記同期信号の発生タイミングに
おける前記分周手段の分周値に対応する1つの遅延画信
号を選択し、この選択した遅延画信号を1つの画素のレ
ーザビーム変調信号として出力する選択手段とを備える
ことにより構成される。(Structure of the Invention) (Means for Solving Problem yI) The present invention provides a clock signal generating means for generating a clock signal with a frequency of 0 times that of one pixel (an integer of n≧2), and this clock signal generating means. frequency dividing means for dividing the frequency of a clock signal generated by n to generate a read clock signal with a period corresponding to one pixel; memory address designating means for outputting an address signal; Parallel/serial converting means to output, and serial image signals outputted from the parallel/serial converting means are sequentially delayed by a clock signal generated from the clock signal generating means, and each pixel is processed by 1/n pixel period. a delay means for outputting n delayed image signals; and a delay means for outputting n delayed image signals;
Among the delayed image signals of g, one delayed image signal corresponding to the frequency division value of the frequency dividing means at the generation timing of the # synchronization signal is selected, and the selected delayed image signal is used as a laser beam modulation signal of one pixel. and a selection means for outputting as.
(作用)
本発明では、メモリ読出しクロック信号の連続性を保っ
たままメモリからのデータの読出しを行い、並列/直列
変換手段から出力される直列画信号をクロック信号発生
手段から発生されるクロック信号によって順次に遅延し
、1つの画素につき1/n画素周期ずつ遅延されたn個
の遅延画信号を得、このn個の遅延画信号のうち同WA
@号の発生タイミングにおける分周手段の分周値に対応
する1つの遅延画信号を選択し、この選択した遅延画信
号を1つの画素のレーザビーム変調信号として出力する
ようにしている。このため、各ライン毎の1ii*のず
れを1/nに抑えることができるとと共に、メモリ読出
しクロックの周期に不連続となる部分がなくなり、他の
制御回路のクロック信号として何等支承なく使用するこ
とができる。(Function) In the present invention, data is read from the memory while maintaining the continuity of the memory read clock signal, and the serial image signal output from the parallel/serial conversion means is converted into the clock signal generated from the clock signal generation means. to obtain n delayed image signals delayed by 1/n pixel period for each pixel, and among these n delayed image signals, the same WA
One delayed image signal corresponding to the frequency division value of the frequency dividing means at the generation timing of the @ symbol is selected, and the selected delayed image signal is output as a laser beam modulation signal of one pixel. Therefore, the deviation of 1ii* for each line can be suppressed to 1/n, and there is no discontinuous part in the cycle of the memory read clock, so it can be used as a clock signal for other control circuits without any problems. be able to.
(実施例)
第1図は本発明の一実施例を示す回路図であり、1はク
ロック発生器、2はカウンタ、3はMAC14はメモリ
、5はP/S16は同期信@5YNCの入力端子、7は
レーザビーム変調信号LSの出力端子、8はシフトレジ
スタ、9はデータセレクタ、10はラッチである。(Embodiment) Fig. 1 is a circuit diagram showing an embodiment of the present invention, in which 1 is a clock generator, 2 is a counter, 3 is a MAC 14 is a memory, and 5 is a P/S 16 is an input terminal of a synchronous signal @5YNC. , 7 is an output terminal for the laser beam modulation signal LS, 8 is a shift register, 9 is a data selector, and 10 is a latch.
クロック発生器1で発生したクロック信号CKはカウン
タ2で例えば8分周され、メモリ読出しクロック信号R
CKとしてMAC3およびP/S5に供給される。MA
C3は図示しない同期検出器により得られるレーザビー
ムの走査タイミングを示す同期信号5YNCが入力端子
6から入力されると、メモリ読出しクロック信@RCK
に従ってメモリ4へのアドレス信号およびP/S5への
ラッチ信号LTの発生を開始する。P/S5は8画素分
の時間毎に入力されるラッチ信号LTにより、メモリ4
から並列に読出される8画素分の画信号を取込んだ後、
メモリ読出しクロック信号RCKにより直列の画信号に
変換して順次出力し、シフトレジスタ8へ入力する。シ
フトレジスタ8は入力された1画素型位の画信号を分周
前のクロック信号CKでシフトシ、1クロック分ずつ遅
延11fllが大きくなる画信号を8ビット並列に出力
し、データセレクタ9へ入力する。一方、ラッチ10は
入力端子6より入力される同期信号5YNCによりカウ
ンタ2のカウント値(2°=Q1 、21=Q2.22
=Q3)をラッチし、その値をデータセレクタ9の選択
制御端子へ入力する。データセレクタ9はラッチ10の
出力により指定されたシフトレジスタ8の出力を選択し
、出力端子7より図示しないレーザスキャナユニットヘ
レーザ(−ム変調信号LSとして出力する。The clock signal CK generated by the clock generator 1 is frequency-divided by, for example, 8 by the counter 2, and the clock signal CK is divided into 8 by the counter 2, and the clock signal CK is divided by 8, and the clock signal CK is generated by the counter 2.
It is supplied to MAC3 and P/S5 as CK. M.A.
C3 generates a memory read clock signal @RCK when a synchronization signal 5YNC indicating the scanning timing of the laser beam obtained by a synchronization detector (not shown) is input from the input terminal 6.
Accordingly, generation of an address signal to the memory 4 and a latch signal LT to the P/S 5 is started. The P/S 5 is connected to the memory 4 by the latch signal LT input every 8 pixels.
After capturing image signals for 8 pixels read out in parallel from
The image signals are converted into serial image signals in response to the memory read clock signal RCK, sequentially output, and input to the shift register 8. The shift register 8 shifts the input image signal of approximately 1 pixel size using the clock signal CK before frequency division, outputs an 8-bit parallel image signal with a delay of 11 flll increasing by 1 clock, and inputs it to the data selector 9. . On the other hand, the latch 10 receives the count value of the counter 2 (2°=Q1, 21=Q2.22
=Q3) and inputs the value to the selection control terminal of the data selector 9. The data selector 9 selects the output of the shift register 8 specified by the output of the latch 10, and outputs it from the output terminal 7 to a laser scanner unit (not shown) as a laser beam modulation signal LS.
第2図はその動作波形図であり、同図(a>は同期信号
5YNC,同図(b)はクロック信号CK1同図(C)
はカウンタ2のカウント値n(n=0〜7)、(d)、
(Q)、(j>は読出しクロック信号RCK、(e)、
(h)、(lはメモリ読出し画信号LSS、(f)、(
j)、(J)はレーザビーム変lI@号LSを示す。Figure 2 shows its operating waveform diagram, where (a> is the synchronizing signal 5YNC, (b) is the clock signal CK1, and (C) is the same as the clock signal CK1.
is the count value n of counter 2 (n=0 to 7), (d),
(Q), (j> is the read clock signal RCK, (e),
(h), (l is memory readout image signal LSS, (f), (
j) and (J) show the laser beam change II @ No. LS.
以下、第2図に基づき本実施例の動作を説明する。The operation of this embodiment will be explained below based on FIG.
まず、第2図(a)のタイミングで同期信号5YNCが
到来すると、前記したようにMAC3がメモリ4の読出
し動作を開始すると共に、ラッチ10がカウンタ2のカ
ウント値nをラッチする。First, when the synchronizing signal 5YNC arrives at the timing shown in FIG. 2(a), the MAC 3 starts the read operation of the memory 4 as described above, and the latch 10 latches the count value n of the counter 2.
カウンタ2は8分周を行うものであるため、nはrOJ
〜「7」の値である。そして。「0」から「7」になる
までクロック信号GKが入力される度にそのカウント値
は増加し、「7」に達した次のクロック信号CKにより
「0」に戻り、再び増加する動作を繰返す。従って、メ
モリ読出しクロック信!RCKはカウンタ2のカランt
−fri nが「0〜3」の間は低レベル、「4〜7」
の間は高レベルの波形となる。Since counter 2 performs frequency division by 8, n is rOJ
~ "7" value. and. The count value increases each time the clock signal GK is input from "0" to "7", returns to "0" by the next clock signal CK that reaches "7", and repeats the increasing operation again. . Therefore, memory read clock signal! RCK is counter 2's callan t
-frin is low level between "0-3", "4-7"
During this period, the waveform is at a high level.
今、第2図(C)に示すようにn=7のタイミングで同
期信号5YNCが入力されたとすると、メモリ読出しク
ロック信@RCKは同図(d)のタイミングとなり、メ
モリ読出し画信号LSSはそのタイミングに同期して同
図(e)のように出力される。データセレクタ9は選択
制御端子に与えられる値、つまりラッチ10の出力によ
り、シフトレジスタ8のn+1ピツ]・分だけ遅れた画
信号を選択するよう設定されている。この場合、8ビッ
ト遅れの出力を選択し、同図(f)に示すタイミングで
レーザビーム変調信号LSを出力する。Now, if the synchronization signal 5YNC is input at the timing n=7 as shown in FIG. 2(C), the memory read clock signal @RCK will be at the timing shown in FIG. The signal is output in synchronization with the timing as shown in FIG. 2(e). The data selector 9 is set to select the image signal delayed by n+1 bits of the shift register 8 according to the value applied to the selection control terminal, that is, the output of the latch 10. In this case, the 8-bit delayed output is selected and the laser beam modulation signal LS is output at the timing shown in FIG.
また、n=4の場合、メモリ読出しクロック信号RCK
は同図(q)のタイミングとなり、メモリ読出し画信号
LSSは同図(h)のように出力される。データセレク
タ9は5ビット遅れの出力を選択し、同図(i)のタイ
ミングでレーザビーム変調信号LSとして出力する。こ
れにより、信号LSのタイミングは同図(f)のタイミ
ングと一致する。In addition, when n=4, memory read clock signal RCK
The timing is as shown in (q) in the same figure, and the memory readout image signal LSS is outputted as shown in (h) in the same figure. The data selector 9 selects the 5-bit delayed output and outputs it as the laser beam modulation signal LS at the timing shown in FIG. As a result, the timing of the signal LS coincides with the timing shown in FIG. 3(f).
さらに、n=0の場合、メモリ読出しクロック信号RC
Kは同図(j)のタイミングとなり、メモリ読出し画信
号LSSはデータは同図(k)のように出がされる。デ
ータセレクタ9は1ビット遅れの出力を選択し、同図(
il)のタイミングでレーザビーム変調信号LSとして
出力する。これにより、信号しSのタイミングは同図(
f”)および(i)のタイミングと一致する。そして、
n=7、n=4.n=oのいずれの場合においても、カ
ウンタ2のカウント値に対して何ら干渉しないため、メ
モリ読出しクロック信号RCKには不連続な部分は全く
発生しない。Furthermore, if n=0, memory read clock signal RC
K is at the timing shown in FIG. 5(j), and the data of the memory readout image signal LSS is outputted as shown in FIG. 4(k). The data selector 9 selects the output with a 1-bit delay, and selects the output with a 1-bit delay (
It is output as a laser beam modulation signal LS at the timing of il). As a result, the timing of the signal S is as shown in the figure (
f”) and (i). And,
n=7, n=4. In any case where n=o, there is no interference with the count value of the counter 2, so no discontinuous portion occurs in the memory read clock signal RCK.
以上説明したように本発明においては、メモリ読出しク
ロック信号の3T!続性を保ったままメモリからのデー
タの読出しを行い、並列/直列変換手段から出力される
直列画信号をりロック信号発生手段から発生されるクロ
ック信号によって順次に遅延し、1つの画素につき1/
n画素周期ずつ遅延されたn個の遅延画信号を得、この
n@の遅延画信号のうち同期@号の発生タイミングにお
ける分周手段の分周値に対応する1つの遅延画信号を選
択し、この選択した遅延画信号を1つの画素のレーザビ
ーム変調信号として出力するようにしている。このため
、各ライン毎の画像のずれを1/nに抑えて良好な画質
を鐙保できたうえ、メモリ読出しクロック信号の周期に
不連続となる部分がなくなり、他の制御回路のクロック
信号として何等支承なく使用することができるという効
果が得られる。As explained above, in the present invention, the memory read clock signal is 3T! The data is read from the memory while maintaining continuity, and the serial image signals output from the parallel/serial conversion means are sequentially delayed by the clock signal generated from the lock signal generation means. /
Obtain n delayed image signals delayed by n pixel periods, and select one delayed image signal corresponding to the frequency division value of the frequency dividing means at the generation timing of the synchronization @ signal from among the n@ delayed image signals. , this selected delayed image signal is output as a laser beam modulation signal for one pixel. Therefore, it is possible to suppress the image shift for each line to 1/n and maintain good image quality, and there is no discontinuity in the period of the memory read clock signal, so it can be used as a clock signal for other control circuits. The effect is that it can be used without any problems.
第1図は本発明の一実施例を示す回路図、第2図はその
動作を説明するためのタイムチャート、第3図は従来の
レーザビーム変調信号発生回路の回路図、第4図および
第5図は第3図に示した従来のレーザビーム変調信号発
生回路の動作を説明するためのタイムチャートである。
1・・・クロック発生器、2・・・カウンタ、3・・・
メモリアドレスカウンタ、4・・・メモリ、5・・・並
列/直列変換回路、6・・・入力端子、7・・・出力端
子、8・・・シフトレジスタ、9・・・データセレクタ
、10・・・ラッチ。
第1図
第3図
第4図FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a time chart for explaining its operation, FIG. 3 is a circuit diagram of a conventional laser beam modulation signal generation circuit, and FIGS. FIG. 5 is a time chart for explaining the operation of the conventional laser beam modulation signal generation circuit shown in FIG. 1...Clock generator, 2...Counter, 3...
Memory address counter, 4... Memory, 5... Parallel/serial conversion circuit, 6... Input terminal, 7... Output terminal, 8... Shift register, 9... Data selector, 10. ··latch. Figure 1 Figure 3 Figure 4
Claims (1)
画信号を主走査方向の複数画素単位で記憶したメモリを
備え、このメモリの各アドレスに記憶した複数画素単位
の画信号を並列に読出し、該画信号を1画素に対応した
周期の読出しクロック信号によつて時系列の直列画信号
に変換し、レーザビーム変調信号として出力するレーザ
ビーム変調信号発生回路において、 1画素のn倍(n≧2の整数)の周波数のクロック信号
を発生するクロック信号発生手段と、このクロック信号
発生手段から発生されるクロック信号をn分周して1画
素に対応した周期の読出しクロック信号を発生する分周
手段と、 この分周手段から出力される読出しクロック信号をカウ
ントし、前記メモリに対する複数画素単位のアドレス信
号を出力するメモリアドレス指定手段と、 前記メモリの各アドレスから読出された複数画素単位の
画信号を前記分周手段から出力される読出しクロック信
号によつて時系列の直列画信号に変換して出力する並列
/直列変換手段と、 前記並列/直列変換手段から出力される直列画信号を前
記クロック信号発生手段から発生されるクロック信号に
よつて順次に遅延し、1つの画素につき1/n画素周期
ずつ遅延されたn個の遅延画信号を出力する遅延手段と
、 この遅延手段から出力されるn個の遅延画信号のうち前
記同期信号の発生タイミングにおける前記分周手段の分
周値に対応する1つの遅延画信号を選択し、この選択し
た遅延画信号を1つの画素のレーザビーム変調信号とし
て出力する選択出力手段と を備えることを特徴とするレーザビーム変調信号発生回
路。[Scope of Claims] A memory that stores an image signal for modulating a laser beam in units of multiple pixels in the main scanning direction is provided in one memory address, and the image signal in units of multiple pixels stored in each address of this memory is provided. In a laser beam modulation signal generation circuit that reads out image signals in parallel, converts the image signals into time-series serial image signals using a readout clock signal with a period corresponding to one pixel, and outputs the signal as a laser beam modulation signal, n of one pixel is used. A clock signal generating means for generating a clock signal with a frequency twice (an integer of n≧2), and a read clock signal having a period corresponding to one pixel by dividing the clock signal generated from the clock signal generating means by n. a memory address designating means for counting the read clock signals outputted from the frequency dividing means and outputting address signals in units of a plurality of pixels to the memory; and a plurality of clock signals read from each address of the memory. Parallel/serial conversion means for converting a pixel-by-pixel image signal into a time-series serial image signal using a readout clock signal output from the frequency dividing means, and outputting the serial image signal output from the parallel/serial conversion means; a delay means for sequentially delaying the image signal by a clock signal generated from the clock signal generation means and outputting n delayed image signals delayed by 1/n pixel period per pixel; Among the n delayed image signals outputted from the means, one delayed image signal corresponding to the frequency division value of the frequency dividing means at the generation timing of the synchronization signal is selected, and the selected delayed image signal is divided into one pixel. 1. A laser beam modulation signal generation circuit comprising: selective output means for outputting the laser beam modulation signal as a laser beam modulation signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1050520A JPH02228169A (en) | 1989-03-01 | 1989-03-01 | Laser beam modulated signal generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1050520A JPH02228169A (en) | 1989-03-01 | 1989-03-01 | Laser beam modulated signal generating circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02228169A true JPH02228169A (en) | 1990-09-11 |
Family
ID=12861254
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1050520A Pending JPH02228169A (en) | 1989-03-01 | 1989-03-01 | Laser beam modulated signal generating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02228169A (en) |
-
1989
- 1989-03-01 JP JP1050520A patent/JPH02228169A/en active Pending
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