JPH02199532A - 剰余乗算の方法および回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、Ａ×ＢｍｏｄＮなる剰余乗算を高速に実行す
る方法および回路に関する。

（従来の技術） 剰余乗算は、暗号演算処理にとって有用なＭ”ｍｏｄＮ
なるべき剰余を組み立てることができ、暗号処理に利用
可能なものである。

従来の剰余乗算Ａ・×ＢｍｏｄＮは、一般に第１１図に
示すように、ＡＸＢを計算した後、Ｎで除算し、その剰
余、すなわち余りをもって結果とする。

第１１図では、２を基数とする乗算と２を基数とする除
算とを組み合わｉている。従って、この剰余乗算の例で
はＡ、Ｂ、Ｎの２進数における桁数を偶数ｎとすると、
乗算用に最大ｎ−１回の部分積Ａの加算と、除算用に最
大ｎ回の除数Ｎの加減算が必要となる。なお、第１１図
は２進８桁の場′場合を示し、同図においてＡ１０はＡ
または０であることを示す。

ｎが増大すると、この方法を汎用計算機上で実行する場
合、３２ビツト等の単位で分割するため更に加減算の回
数が増大し、高速処理できなかった。

そこで、専用回路が必要となるが、加算器として、毎回
加算で桁上がり伝搬を完了させつつ実行する所謂リップ
ルキャリー加算器を選択すれば、著しく時間がかかる。

すなわち、１桁当りの加算時間をｔｃとすると、剰余乗
算番するのに、最大２ｎ２　ｔｃ待時間必要とする。従
って、桁上がり伝搬を毎加算す１桁分だけにし、各桁並
列に加算する所謂キャリーセーブ加算器を選択する。そ
して、この加算途中では、桁上がりを保持するレジスタ
Ｒｃａｒｒｙおよび和を保持するレジスタＲｓｕｍに分
けて保持する。

（発明が解決しようとする課題） 従来の方法を使用して、専用回路を実現する場合、ｎビ
ット幅のキャリーセーブ加算器とりップルキャリー加算
器とで構成すれば、約４ｎｔｃ時間かかるが、べき乗剰
余の用途では、この剰余乗算を約２ｎ回繰り返すので、
約８ｎ２　ｔｃ待時間かり、扱う値の桁が大きい安全な
Ｒ３Ａ暗号を実現する場合、著しく低速となるという問
題がある。

そこで、従来、乗算は部分積を並列に加算する並列加算
器により実現し、除算には剰余テーブルを参照した加算
を″繰り返すことで加算回数を減らす対策が取られてい
る（鳥居他によるｒＲ８Ａ高速並列乗除ＬＳＩの構成」
、信学総全第１３８８（１９８７年）、および用村他に
よるｒＲ８Ａ暗号方式における剰余計算の高速化」、信
学部門第１４　（１９８７年）を参照）。

しかしなから、並列乗算機の対策は、ｎビット幅の加算
を単位とするた゛め、ハード量が膨大となる。そこで、
時系列処理を増加させてハード量を削減することになる
が、途中結果を回路から待避するなどデータの□出し入
れが必要となるため、低速処理となるばかりでなく、制
御が複雑となるという問題がある。−力、除算を実行す
るためめ剰余テーブルの対策は、テーブルのメモリ量を
大きくするばかりで゛なく、ｎビット幅の剰余データを
演算器に出し入れするので、速度紅よび回路量の点で効
率的でなく、制御も複雑であるという問題がある。従っ
て、これらの対策は速度、回路量回路設計の複雑さの点
で根本的な解決法ではなかった。

本発明は、上記に鑑みてなされたもので、その目的とす
るところは、速度性能に優れ、回路構成が簡単で設計が
容易な剰余乗算の方法および回路を提供することにある
。

ｒ発明の構成］ （課題を解決するための手段） 上記目的を達成するため、本発明の剰余乗算の方法は、
入力変数ＡＳＢ、Ｎおよび作業変数Ｒに対応するレジス
タを有するレジスタブロックと、変数Ｎの正規化、制御
パラメータの生成および順序制御機能を有する制御ブロ
ックと、レジスタブロックに蓄積される変数Ａ、Ｎ、Ｒ
の値を入力に加算する演算ブロックとを有する剰余乗算
装置において入力変数Ａ、Ｂ、Ｎに対してＡ×Ｂｍｏｄ
Ｎなる剰余乗算を行う剰余乗算方法であって、（イ）入
力変数Ａを−Ｎ／２≦Ａ＜Ｎ／２の範囲に変形し、（ロ
）作業変数Ｒを０に初期化し、（ハ）変数ＡＳＢ、Ｒか
ら整数Ｃを生成し、変数Ｂから変数すを生成し、変数Ｒ
ＳｂＡＳｃＮの値を加算し、この加算した和を新たに作
業変数Ｒとし、（ニ）変数Ｒを桁上げシフトし、変数Ｎ
の桁数に合せて、前記（ハ）の処理を変数Ｎの桁数を越
えるまで繰り返し実施し、（ホ）変数Ｒの値に応じて変
数Ｎを加算し、０≦ＲＡＮの範囲にして剰余乗算結果と
することを要旨とする。

また、本発明の剰余乗算回路は、入力変数Ａ１ＢＳＮを
入力ポートから受信し、各部にデータを分配する第１の
手段と、加減算、シフト等の演算を実行する第２の手段
と、全体を制御する第３の手段と、第２の手段から出力
ポート幅にあわせて必要な値を選択する第４の手段と、
第４の手段の出力から加算用桁上げ伝搬を実行し下位桁
から部′公的に結果を生成し出力ポートからデータを出
力する第５の手段とを有することを要旨とする。

（作用） 本発明の剰余乗算の方法では、従来のように乗算が終了
した後に除算を行うのでなく、乗算に使用される部分積
の加減算の間に除数Ｎの１倍または２倍の加減算を適宜
挾み込み、これにより計算している過程の剰余の絶対値
を一定の範囲におさめ、演篇対象を常にＮ程度に抑える
ことができ、データ待避処理の制御が不要であり、速度
性能の向上、回路規模の削減、設定の容易化を図ること
ができる。

また、本発明の剰余乗算回路では、ｎ個分の繰り返し単
位のセルを単純に並べて回路を構成するため、設計が容
易であり、更に繰り返し処理においては逐次加減算結果
を観測しつつ次の処理を決めるＢａｋｅ　ｒの方法と異
なり、２回の加減算を一括して処理できる点を利用し、
倍程度高速にできる。また、ＬＳＩ等のように回路全体
を１つにまとめると、大量のデータ待避処理が不要なの
で、速度性能のみならず内部処理の秘匿性に優れた暗号
回路に応用できる特徴を有する回路となる。またセルの
′追加により拡張が容易に行える。

（実施例） 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の第１の実施例に関わる剰余乗算の方法
を実施する回路構成を示すブロック図であり、第２図が
８ビツトデータ長の場合について第１の実施例である高
速剰余乗算アルゴリズムの概念を示す説明図である。

第１図に示す剰余乗算回路は、入力変数Ａ、　Ｂおよび
Ｎ１および作業変数Ｒに対応するレジスタを有するレジ
スタブロック１、変数Ｎの正規化、制御パラメータ生成
、順次制御機能を有する制御ブロック２およびレジスタ
ブロック１に蓄積された変数Ａ、ＮおよびＲの値を入力
に加算する演算ブロック３で構成されている。レジスタ
ブロック１は入力ポートから入力されるＡｘＢｇ＋ｏｄ
Ｎを行うための入力変数Ａ、ＢおよびＮをそれぞれＡレ
ジスタ１１、Ｂレジスタ１３およびＮレジスタ１５、お
よび作業変数Ｒを保持するＮレジスタ１７を有し、Ｎレ
ジスタ１７は和および桁上がりをそれぞれ保持するＲｓ
ｕｍレジスタ１７ｓおよびＲｃａｒｒｙレジスタ１７ｃ
から構成されている。制御ブロック２は、変数Ｎを正規
化するＮ正規化回路２１、制御パラメータ生成回路２３
およびシーケンス制御回路２５から構成されている。ま
た、演算ブロック３は、Ａ変形回路３１、Ｎ変形回路３
３、Ｎ変形回路３５、キャリーセーブ加算回路３７およ
び加算器３９から構成されている。

第１図に示す剰余乗算回路において、Ａレジスタ１１に
入力された入力変数Ａは制御ブロック２の制御パラメー
タ生成回路２３に入力されＡ＞Ｎ／２の場合、Ａ−Ｎを
新しいＡ　するように変数Ａ、Ｎ、Ｈの各Ａ変形回路３
１、Ｎ変形回路３３、Ｎ変形回路３５の出力をそれぞれ
Ａ、−Ｎ、Ｏとし、キャリーセーブ加算回路３７で処理
した後で、桁上がり伝搬機能のある加算器３９を介して
Ａレジスタ１１に再入力上、Ａを０≦Ａ＜Ｎの範囲から
−Ｎ／２≦Ａ＜Ｎ／２の範囲に変形する。シーケンス制
御回路２５において、作業変数Ｒを保持するＲレジスタ
１７を０にリセットする。それから、Ａレジスタ１１、
Ｂレジスタ１３、Ｒレジスタ１７の値を制御ブロック２
０制御パラメータ生成回路２３に供給し、変数ＡＳＢ、
Ｒから変数Ｃを決定するとともに、変数Ｂから変数すを
決定する。また、演算ブロック３のＡ変形回路３１、Ｎ
変形回路３３、Ｎ変形回路３５の出力をそれぞれｂＡ、
ｃＮＳＲとして、キャリーセーブ加算回路３７で加算し
、この加算した和をＲレジスタ１７に供給して作業変数
Ｒとする。シーケンス制御回路２５において、変数Ｒを
桁上げシフトし、Ｎ桁数ｎに対応して上記処理を繰り返
し行う。Ｒレジスタ１７のＲの値を制御ブロック２の制
御パラメータ生成回路２３に供給し、Ａ変形回路３１、
Ｎ変形回路３３、Ｎ変形回路３５の出力をそれぞれ０、
ＮまたはＯ，Ｒとし、キャリーセーブ加算回路３７で加
算処理した後、加算器３９により桁上がり伝搬させつつ
、下位の桁から順に出力ポート′から出力する。すなわ
ち、Ｒの値に応じてＮを加算し、Ｒを０≦Ｒ＜Ｈの範囲
に変形して剰余乗算結果として出力する。

上記実施例は、第２図かられかるように、乗算に使用さ
れる部分積の加減算の間に除数Ｎの１倍または２倍の加
減算を適宜挟み込み、これにより計算している過程の剰
余の絶対値を一定の範囲におさめ、演算対象を常にＮ程
度に押えることができるようになっている。従って、デ
ータの待避処理の制御が不要であり、速度性能の向上、
回路規模の削減、設計の容易化を図ることができる。

なお、本方法と同じく乗算用加算および除算用加減算を
逐次実行することを特徴とする第１２図に示すＢ、ａｋ
ｅｒの方法が提案されているが（参考文献：　Ｐ、ｗ、
Ｂａｋｅｒ：“Ｆａｓｔ　ＣｏｍｐｕｔａＩｏｎ　ｏ［
’　Ａ＊ＢＭｏｄｕｌｏ　Ｎ”、ＥＩｅｃｔｒｏｎ、Ｌ
ｅｔｔ、、　２Ｂ−２５，ｐｐ、７９４−７９５（１９
８７年）、速度性能が本方法よりも劣る。本方法とＢａ
ｋｅ　ｒの方法との大きな違いは、被乗数Ａを予め変形
するか否かの違いと、部分積の値を加算に先だって利用
して除算用の加減算量を調整することによる。このため
、Ｂａｋｅｒの方法は乗算が基数２の加算に、除算は基
数４の加減算で実行するので、Ｎの２進数の桁数をｎと
すると、ｎ回の繰り返し演算が必要となるのに対して、
本方法は両演算とも基数４にできるため、繰り返しの回
数を約半分に削減でき、約２倍高速化することができる
。

次に、表１は本発明の第、２の実施例に係わる剰余乗算
の方法としてＡ×ＢｍｏｄＮなる高速剰余乗算を行うア
ルゴリズムを示しているが、これはレジスタをベースと
する算法に応用している。なお、ここで使用されるレジ
スタの相互関係を第３図に示す。

表１．ＡｘＢ　　１ｌｏｄＮ剰余乗算のアルゴリズムス
テップ１　（Ｈの正規化） ＮのＭＳＢが１となるまで、シフト分だけＮとＡを左シ
フト。

ステップ２（初期処理） Ｒ−０とする Ｎ＜２なら、Ａ−Ａ−Ｎ ステップ３（繰り返し処理） （ｋ　−ｎ　／　２　＋　１から１まで逐次減算）ｃ−
ｆ　ｃ　（４Ｒ＋ｂ　（ｋ）　Ａ。

ｂ　（ｋ−１）、Ａ） Ｒ−４Ｒ＋ｂ　（ｋ）Ａ＋ｃＮ ステップ４（終了処理） Ｒ＜０なら、Ｒ−Ｒ＋Ｎ ステップ５　（Ｎを元に戻す） Ａ　−ＲＳｕｍ　＋　ＲＣａｒｒｙ シフト分だけＮとＡを右シフト、Ａの値を結果とする。

注１．ｂ　　（ｋ）−−２Ｂ　　［２Ｋ］　　＋Ｂ　　
ｃ２に一１コ＋　ｂ　［２ｋ　−２］、 但し、ｂ　　（０）−０、ｂ　　（ｎ／２に＋１）−Ｂ
　　［ｎｌ　　、　Ｂ　　［０コ　　＝　０注２．ｆｃ
関数は後述する表３参照。

表１では、Ｒ−Ｒｓｕｍ　＋　Ｒｅａｒｒｙと定義し、
最終加算以外はキャリーセーブ加算を意味する。すなわ
ち、例えば、Ｒ−Ｒ＋ｂＡはＲ８０１１１■Ｒｅａｒｒ
）’ΦｂＡを新たにＲｓｕｍに設定し、Ｒｓｕａ＋　Ａ
　Ｒｃａｒｒｙ　ＶＲｃａｒｒｙ　Ａ　（ｂＡ）　Ｖ　
（ｂＡ）　ＡＲｓｕｍを２倍し、薪たにＲｃａｒｒｙに
設定する。ここで、■は排他的論理和を示す。但し、Ｒ
を求めるのに２つの加算を一括して求める場合、これよ
り複雑になる。また、Ｎｓ、Ａｓ５ＲｓはそれぞれＮ、
Ａ。

Ｒの上位数桁を示す。ｆｃ関数として、後述する表３を
選択した場合はｎ−５桁目以上、また表４を選択した場
合はｎ−４桁以上の値を指す。また、Ｂの下から１桁の
Ｂ　［ｉ］のように表現する。

本実施例には、レジスタ長を固定したまま本方法の剰余
乗算ができるように正規化処理のステップ１を付加し、
第１図では制御ブロック２におけるＮ正規化回路２１で
実行される。これは、Ｎレジスタ１５とＡレジスタ１１
を順次左にシフトし、Ｎの最上位桁のｎ桁目が１となる
まで繰り返すことで行われる。

なお、表１におけるステップ５はキャリーセーブ加算に
よる結果を桁上がり伝搬させ、正しい１つの値を求める
ことと、ステップ１による正規化変形を元に戻す処理で
ある。

また、次の表２は本発明の第３の実施例としてＡ×Ｂｍ
ｏｄＮなる高速剰余乗算を行うアルゴリズムを示してい
るが、これは第２の実施例においてステップ２からステ
ップ４を起き換えたものである。

表２．Ａ×ＢｍｏｄＮ剰余乗算のアルゴリズムステップ
１　（Ｎ正規化） 　Ｏ ＮのＭＳＢが１となるまで、シフト分だけＮとＡを左シ
フト。

ステップ２（初期処理） Ｒ−０、ｃ−Ｑとする。

Ｎ＜２なら、Ａ−Ａ−Ｎ ステップ３（繰り返し処理） （ｋ　−ｎ　／　２　＋１から１まで逐次減算）Ｒ−４
（Ｒ＋ｃＮ）　＋ｂ　（ｋ）　Ａｃ−ｆ　ｃ　（Ｒ，ｂ
　（ｋ　　１）　、　Ａ）ステップ４（終了処理） Ｒ−Ｒ＋ｃＮ Ｒ＜Ｑなら、Ｒ−Ｒ＋Ｎ ステップ５　（Ｎを元に戻す） Ａ　−Ｒｓｕｌｌ　＋　Ｒｅａｒｒｙ シフト分だけＮとＡを右シフト、Ａの値を結果とする。

注１．　ｂ　（ｋ）　−−２Ｂ　［２ｋｌ　＋Ｂ　［２
に−１１＋ｂ　［２に一２］、 但し、ｂ　　（０’）−０，ｂ　　（ｎ／２に＋１）−
Ｂ　［ｎｌ、’Ｂ　［０］　’＝’０注２．ｆｃ関数は
後述する表３参照。

この第３の実施例は第２の実施例と数学的に等価である
。第２の実施例を応用する場合によっては、ステップ３
の和４Ｒ＋Ａが新しく求めるＣとＲの両方に使用された
め、Ｃの決定に時間がかがる場合がある。そこで、第３
の実施例は、部分除数ｃＮを繰り返し１段分ずつ遅らせ
、同時処理対応可能としたり但し、終了処理における加
算の回数が１回増大する。

更に、次の表３は本発明の第４の実施例を示している。

この実施例は上述した第２および第３の実施例に利用可
能な関数、ｆ　ｃを示している。

表３．関数ｆｃ　（Ｒ，ｂ、ａ）のアルゴリズムステッ
プ１（場合分け） Ｒｓ＜Ｑならステップ３へ。

ステップ２　（Ｒ≧０の場合） ｆｃ−Ｏ Ｒｓ＞ＮならＲｓ−Ｒｓ−Ｎｓ。

ｆｃ−１ １１Ｎｓ＜Ｒｓなら、ｆｃ−ｆｃ＋１ ｆｃ−ｆｃ ステップ４ヘ ステップ３（Ｒ＜０の場合） ｆ　ｃ−０，Ｒｓ　−−Ｒｓ Ｒｓ＞Ｎｓなら、Ｒｓ−Ｒｓ−Ｎｓ。

ｆ　ｃ＝１ 髪−１１Ｎ　ｓ　＜　Ｒｓなら、 ｆｃ−ｃ＋１ ステップ４ 終了 注１．境界値ｉ、、ｉ−，の値、 但し、　　土のうち上はａｂ≧０の場合、下はａｂ＜０
の場合である。

注２．１−ｆｆｉ”はＡの値により高速剰余乗算アルゴ
リズムのステップ２の処理後決定されているとする。

本実施例は後述する根拠に説明するように、（Ｒ＋ｂＡ
／４）／Ｎが一定の範囲一９／１６〜９／１６に収まる
ように制御する場合の一例である。

また、本実施例では、予めｌ　Ａ／Ｎ　Ｉを分母８また
は１６について大小分類し、比較用の境界指標を単純化
した。このとき、Ｎについて上位６桁分の比較で充電で
ある。

また、次の表４は本発明の第５の実施例を示している。

ステップ１（場合分け Ｒｓ＜０ならステップ３へ。

ステップ２　（Ｒ≧０の場合） ｆｃ−Ｏ Ｒｓ＞Ｎｓなら、Ｒｓ−、Ｒｓ Ｎｓ。

ｆｃ−１ １ＬＩ　Ｎｓ＜Ｒｓなら、ｆｃ−ｆｃ＋１ｆｃ−、−ｆ
ｃ ステップ４ヘ ステップ３（Ｒ＜Ｏの場合） ｆ　ｃ−０，Ｒｓ　−−Ｒｓ Ｒｓ＞Ｎｓなら、Ｒｓ−Ｒｓ　　Ｎ　Ｓ　％ｃ−１ １−＋ｌＮｓ＜Ｒｓなら、 ｆｃ日ｆｃ＋１ ステップ４ 終了 注１．境界値斐１＋１−＋の値、 １　＋　　−１／　２−　ｂ　Ａ　／　４　Ｎ　。

−更−ｔ−１／２＋ｂＡ／４Ｎ をｂ−〇、±１．±２の各場合について求めておく。

この実施例は、前述した第４の実施例と同じく（Ｒ＋ｂ
Ａ／４）／Ｎが一定の範囲一９／１６〜９／１６に収ま
るよに制御する場合であるが、予め比較指標として１／
２±（ｂＡ／４Ｎ）が高い精度で求められる場合に対応
する。このとき、Ｎについて上位５桁の比較で十分であ
る。

第４図は以上説明した第１〜第５の実施例の根拠につい
て説明するためのロバートラン図である（参考文献：　
Ｋ、　Ｈｗａｎｇによる「コンピュータの高速演算方式
」、近代科学社、１９８０年）。

第４図は繰り返し処理の途中の処理を表している。ここ
で、前後関係を表すために、剰余をＲｋと次のＲｋ−１
とする。横軸はそれまでの剰余Ｒｋを４倍して次の部分
積ｂ　（ｋ）Ａを加算した値をプロットするための座標
であり、第２図において部分積を加算した時に相当する
。また、縦軸は次のＲｋ−１を導くための座標で、プロ
ットした横座標における太線で示したグラフがその縦座
標を指定する。この時選択されるグラフによりＣ＝−２
〜３が決定される。両者に゛は次の関係がある。

Ｒｋ−１−４Ｒｋ＋ｂ　　（ｋ）　　Ａ＋ｃＮここで、
−９／１６−ｂ　（ｋ−１）Ａ／４＜Ｒｋ１／Ｎ＜９／
１６−ｂ　（ｋ−ｉ）Ａ／４である。

このグラフは、横軸上の０、±１、±２を交点とする斜
めの４５度の直線で、横座標−９／４から９／４の範囲
かつ縦軸−９／１６−ｂ　（ｋ−１）Ａ／４Ｎから９〜
１６−ｂ　（ｋ−１）Ａ／４Ｎの範囲の短形内の部分で
ある。この結果、ｍ＋ｂＡ／４は一９／１６〜’９／１
６の範囲とでき、何回繰り返してもこの範囲となる。

一方、ｂＡの値によりグラフの表示領域が変化し、それ
に伴い境界も変動する。第４および第５の実施例では、
ＡがＮ／２前後のとき、ｃ−Ｑとｃ　−−’　１のグラ
フの境界斐１はｂ０のとき、１／２であるが、ｂ−２で
Ａが正の時１／４まで移動する。

第４および第５の実施例では、各グラフが横軸に対して
２価関数となる境界領域が１／８の幅を有するので、幅
を利用して、（４Ｒｋ＋ｂ　（ｋ）Ａ）／Ｎの計算を正
確に求めなくても、Ｒｋの上位数桁とＡの符号とＮの上
位数桁を使用した比較で、Ｃの値を正しく決定できるよ
うにしている。

以上の精度および比較用の境界値の根拠について説明す
る。

まず、（Ｒ＋ｂＡ／４）／Ｎの絶対値を９７１６以下に
設定する理由について説明する。

剰余Ｒは常に次式の範囲にあるとする。

ｄ　−ｂ　Ａ／４　Ｎ≦Ｒ／Ｎ≦ｄ　−ｂ　Ａ／４　Ｎ
。

ｄ＞０　　　　　　　　　　　　　　　　　・・・（１
）このとき、ｃｘ−２，−１＋　　ｏ、１．２とするに
は、 ２−ｄ−ｂＡ／４Ｎ＜４ｄ≦２＋ｄ −ｂ　Ａ／４　Ｎ　　　・・・（２） また、 ＡＩ≦Ｎ／２　　　　　　　　　　　　　・・・（３）
なるＡに０≦Ａ＜ＮのＡが変形されるめで、ｂ−−２，
−１，０，１，２の範囲、式（＋）、　（２）、　（３
）を場合分けすると、以下のようになる。

７／２０≦ｄ≦７／１２　　　　　　　・・・（４）し
かるに、グラフの各隣接の境界が重なる２価関数とする
ためには、 ２ｄ〉１　　　　　　　　　　　　　　・・・（５）が
必要なので、式（４）、　（５）から以下の式が導かれ
る。

１／２＜ｄ≦７／１２　　　　　　　　・・・（６）こ
の範囲にある分数からｄを選定すればよい。

精度計算を容易にするために、ｄを表す分数のうち、分
母が２のべき乗のうち最小のものとして、ｄ−９／１６
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　・・・く７）となるのである。

次に、比較用のＮｓおよびＲｓの桁数の決定理由につい
て説明する。

Ｒｓ　／　（Ｎ　ｓ　＋　１　）　＜　Ｒ／　Ｎ　＜　
（Ｒｓ＋１）／Ｎｓ　　・・・（８） これから、 ｌ　Ｒ／　Ｎ　−Ｒｓ　／　Ｎ　ｓ　Ｉ　＜　（１／　
Ｎ　ｓ　）・・・（９） が導かれる。

従って、Ｎｓがｍ桁とすると、 Ｎｓ≧２ｍ−１・・・（ゆ であるので、誤差は２１−ｍ以下となる。

このとき、境界指標として、第５の実施例を仮定すれば
、境界指標を中心として１７１６前後が誤差として許容
範囲であるので、 ｍ≧５　　　　　　　　　　　　　　　・・・０１）が
必要となる。

一方、第４の実施例を仮定すれば、境界指標を中心とし
て１／１６−１／３２−１／３２前後が誤差として許容
範囲であるので、 ｍ≧６　　　　　　　　　　　　　　　・・・＠が必要
となるのである。

第５図は本発明の剰余乗算の方法とＢａｋｅ　ｒの方法
との速度比較結果を示す表である。これはｎビット幅の
演算器が存在するとき、その繰り返しの加減算の回数を
比較したものである。例えば、平均的なりのビットが１
，０等分に分布していた場合、Ｂａｋｅｒの方法は乗算
用にｎ　／　２回、本発明の方法は４を基数とする２ビ
ツトずつシフトし、Ｂｏｏｔｈの乗算器と同じｎ／２ｘ
（３／４）回となる。この結果、平均的には、本発明の
方法はＢａｋｅ　ｒの方力法り７割早く、最悪状態で２
倍早い。

本発明に対応する回路構成は一般の従来法と異なり、回
路構成を単純な繰り返し性のあるセルによるこ構成に応
用できる。更に、変数ｂＳｃ倍の処理は最大１桁のシフ
トですみ、剰余Ｒの４倍も２桁に固定したシフトである
ので、簡単な回路構成にできる。また、回路を□いった
い構成にすれば、途中経過を外に出さないので、□処理
内容の秘匿性が守られる。

第６図は本発明の第６の実施例に関わる剰余除算回路の
構成を示すブロック図である。同図に示す剰余乗算回路
は、入力変数Ａ、Ｂ、Ｎをパラレル入力ポートから供給
され、各部にデータを分配する第１の手段を構成する入
力分配回路４１と、加減算、シフト等の演算を実際に行
うように３隣接間で互いに接続される複数のセル４３ａ
、４３ｂ、・・・、４３ｉ、・・・４３ｎ＋３からなる
第２の手段を構成する演算部４３と、前記セルの次の処
理内容を決めるとともに、また全体の動作を制御する第
３の手段を構成する制御回路４５と、パラレル出力ポー
トのビット幅に合わせて前記演算部４３に蓄積されたＲ
ｓｕｍ　、　Ｒｅａｒｒｙを下位桁から選択して順次出
力する第４の手段を構成する出力選択回路４７と、Ｒｓ
ｕｍ　、　Ｒｅａｒｒｙのように内部表現されている出
力選択回路４７の出力から最終結果Ｒ−ＲｓＬＩＤ　＋
　ＲＣａｒｒｙの一部を実行して出力ポートからデータ
を出力する、すなわち出力選択回路４７の出力から和を
作り出す加算器内臓出力整形回路４９とを有する。

前記制御回路４′５は乗算Ｂをここに蓄積してｂを生成
すること、゛上位桁のセルに蓄積される剰余Ｒｓｕｍと
Ｒｃａｒｒｙを読みだしてＣを生成すること、セルの処
理−斉に終わったところで再び新しいＲｓｕｍとＲｅａ
ｒｒ３’でレジスタの中身を書き換えることが主な機能
である。また、加算内臓出力整形回路４９において、出
力幅から溢れたキャリは蓄積され、次の入力の下位ビッ
トに桁上がりとして一緒に加算される。

第７図は本発明の第７の実施例に係わる剰余乗算回路に
使用されるセルの回路構成を示すブロック図である。同
図に示すセルは、前述した第６図の剰余乗算回路の各セ
ル４３ｉに適用し得るものであり、また前述した第２の
実施例に対応するものである。

第７図に示すセルは、Ｎ　、　Ａ　ＳＲｃａｒｒｙおよ
びＲｓｕｍをそれぞれ保持するＮレジスタ５１、レジス
タ５３、ＲＣａｒｒｙレジスタ５５およびＲｓｕｍレジ
スタ５７と、ｂＡ生成回路５９と、ｃＮ生成回路６１と
、５入力キャリーセーブ加算器６３とから構成されてい
る。

ｂＡ生成回路５９は、ｂ−−２のとき、Ａ［ｉ−１］を
反転出力し、ｂ−１のとき、Ａ　［ｉｌを反転出力し、
ｂ−０のとき、論理Ｏを出力し、ｂ−１のとき、Ａ［ｉ
コを出力し、ｂ−２のとき、Ａ［ｉ−１］を出力する。

また、ｃＮ生成回路６１はｂＡ生成回路５９と同じ機能
を有する。

５入力キャリーセーブ加算器６３は、第８図に詳細に示
すように、２個の全加算器６５．６７で構成される。上
述した各実施例において説明した加算口□数で説明する
と、その２回分この５入力キャリーセーブ加算器６３が
同時に行っている。この５入力キャリーセーブ加算器６
３は前述した表１におけるＲ−４Ｒ＋ｂＡ＋ｃＮを一度
に行うものである。

本実施例では、セルｎ＋３からセルｎ−５における５入
力キャリーセーブ加算器６３の中間結果Ｃ−と、＋ｎ１
．ｄｓ、ｕｓを使用して、４Ｒ＋ｂＡ−時的に求め、Ｃ
を生成する必要があるのでこのような構成になっている
。

第９図・は本発明の第８の実施例に関わる剰余乗算回路
に使用されるセルの回路構成を示すブロック図である。

同図に示すセルは、前述した第６図の剰余乗算回路の各
セル４３ｉに適用し得るものであり、また前述した第３
の実施例に対応するものである。

第９図に示すセルは、第７図に示したセルにおいて５入
力キャリーセーブ加算器６３の代わりに第１０図で後述
する５人カキャーリーセーブ加算器６９を使用した点が
異なるもので、その他の構成は同じであるが、Ａレジス
タ５３が２ビツトシフトしている点が異なっている。

第９図の５入力キャリーセーブ加算器６９は、第１０図
に示すように、２個の半加算器７１，７３と、１個の全
加算器７５と、論理和回路７７゜７９と、論理積回路８
１とから構成されている。

第７の実施例で説明したように、この５入力キャリーセ
ーブ加算器６９で２回分の加算を同時に行う。また、本
５入力キャリーセーブ加算器６９は前述した表２におけ
、るＲ＝４　（Ｒ十ｃＮ）＋ｂＡを一度に行うものであ
る。全加算器が半加算器２段分からなるとすると、第７
の実施例の加算器の３／４の遅延時間で済む。

この第８の実施例の場合、演算初期からＣが決定されて
、いるので、第１０図のような回路構成を選択できる。

本実施例は回路規模に余裕があり、高速を狙うのに適し
ている。

［発明の効果］ 以上説明したように、本発明によれば、速度性能に優れ
、回路規模が小さく、回路構成が簡単で設計が容易な剰
余乗算方法および回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わる剰余乗算の方法
を実施する回路構成を示すブロック図、第２図は８ビツ
トデータ長の場合について第１図の剰余乗算の方法にお
ける高速剰余乗算アルゴリズムの概念を示す説明図、第
３図は本発明の第２の実施例に使用されるレジスタの相
互関係を示す説明図、第４図は本発明の詳細な説明する
ため。 のロバートラン図、第５図は本発明の剰余乗算の方法と
Ｂａｋｅ　ｒの方法との速度比較結果を示す表、第６図
は本発明の第６の実施例に関わる剰余乗算回路の構成を
示すブロック図、第７図は本発明の第７の実施例に係わ
る剰余乗算回路に使用されるセルの回路構成を示すブロ
ック図、第８図は第７図のセルに使用されている５人カ
キャリーセ−ブ加算器の構成を示すブロック図、第９図
は本発明の第８の実施例に係わる剰余乗算回路に使用さ
れるセルの回路構成を示すブロック図、第１０図は第９
図のセルに使用される５入力キャリーセーブ加算器の構
成を示すブロック図、第１１図は従来の剰余乗算の説明
図、第１２図はＢａｋｅ　ｒのアルゴリズムの説明図で
ある。 １・・・レジスタブロック　２・・・制御ブロック３・
・・演算ブロック　　　１１・・・Ａレジスタ１３・・
・Ｂレジスタ　　　１５・・・Ｎレジスタ１７・・・Ｒ
レジスタ　　　２１・・・Ｎ正規化回路２３・・・制御
パラメータ生成回路 ２５・・・シーケンス制御回路 ３１・・・Ａ変形回路　　　３３・・・Ｎ変形回路３５
・・・Ｒ変形回路 ３７・・・キャリーセーブ加算回路

Claims (8)

【特許請求の範囲】
1. （１）入力変数Ａ、Ｂ、Ｎおよび作業変数Ｒに対応する
   レジスタを有するレジスタブロックと、変数Ｎの正規化
   、制御パラメータの生成および順序制御機能を有する制
   御ブロックと、レジスタブロックに蓄積される変数Ａ、
   Ｎ、Ｒの値を入力に加算する演算ブロックとを有する剰
   余乗算装置において入力変数Ａ、Ｂ、Ｎに対してＡ×Ｂ
   ｍｏｄＮなる剰余乗算を行う剰余乗算方法であって、 （イ）入力変数Ａを−Ｎ／２≦Ａ＜Ｎ／２の範囲に変形
   し、 （ロ）作業変数Ｒを０に初期化し、 （ハ）変数Ａ、Ｂ、Ｒから整数ｃを生成し、変数Ｂから
   変数ｂを生成し、変数Ｒ、ｂＡ、ｃＮの値を加算し、こ
   の加算した和を新たに作業変数Ｒとし、 （ニ）変数Ｒを桁上げシフトし、変数Ｎの桁数に合せて
   、前記（ハ）の処理を変数Ｎの桁数を越えるまで繰り返
   し実施し、 （ホ）変数Ｒの値に応じて変数Ｎを加算し、０≦Ｒ＜Ｎ
   の範囲にして剰余乗算結果とすることを特徴とする剰余
   乗算方法。
2. （２）（イ）変数Ｎのレジスタの最上位桁が１になるま
   で、変数ＮとＡのレジスタを親じだけ左シフトし、 （ロ）Ｒ＝０とし、Ｎ＜２Ａの場合にはＡをＡ−Ｎとし
   、 （ハ）変数Ｂのレジスタの上位桁から順に、隣接数桁の
   値から変数ｂと次のｂの値ｂ′の値を決め、４Ｒ＋ｂＡ
   、ｂ′およびＡの符号によりｃを決め、４Ｒ＋ｂＡ＋ｃ
   Ｎを新しいＲの値として繰り返し （ニ）Ｒ＜０の場合にはＲ＋Ｎを新しいＲとし、（ホ）
   Ｒの値を前記ステップ（イ）でシフトした分だけ右シフ
   トして、Ｒを剰余乗算の結果とすることを特徴とする請
   求項（１）記載の剰余乗算方法。
3. （３）（イ）変数Ｎのレジスタの最上位桁が１になるま
   で、変数ＮとＡのレジスタを同じだけ左シフトし、 （ロ）Ｒ＝０、ｃ＝０とし、Ｎ＜２Ａの場合にはＡをＡ
   −Ｎとし、 （ハ）変数Ｂのレジスタの上位桁から順に、隣接数桁の
   値からｂを決め、４（Ｒ＋ｃＮ）＋ｂＡを新しいＲの値
   とし、Ｂから次の隣接数桁から新しいｂを決め、ｂ、Ｒ
   、Ａの符号により新しいｃとして順次繰り返し、 （ニ）Ｒ＋ｃＮを新しいＲとし、その時Ｒ＜０ならＲ＋
   Ｎを次のＲとし、 （ホ）作業レジスタＲを前記ステップ（イ）でシフトし
   た分だけ右シフトし、Ｒを剰余乗算の結果とすることを
   特徴とする請求項（１）記載の剰余乗算方法。
4. （４）Ｒの上位桁数をＲｓとし （イ）ｃ＝０とし、Ｒｓ＜０の場合にはステップ（ハ）
   に進み、 （ロ）Ｒｓ＜Ｎｓの場合には、Ｒｓ−ＢＳを新しいＲｓ
   とし、ｃ＝−１とし、ｌ１Ｎｓ＜Ｒｓの場合には、ｃ−
   １を新しいｃとして終了し、（ハ）Ｒｓの絶対値をＲｓ
   とし、Ｒｓ＜Ｎｓの場合には、Ｒｓ＝Ｒｓ＝−Ｎｓおよ
   びｃ＝１とし、｜ｌ−１｜Ｎｓ＜Ｒｓの場合には、ｃ＋
   １を新しいｃとして終了し、 但し、１６ｌ１として、ｂ＝０のとき８、｜ｂ｜＝１の
   とき８−ｌ′、｜ｂ｜＝２なら８−ｌ”であり、 −１６ｌ−１として、ｂ＝０のとき８、｜ｂ｜＝１のと
   き８＋ｌ′、｜ｂ｜＝２なら８＋ｌ”であり、 ここで、ｌ′として、｜Ａ／Ｎ｜＜（１／８）のとき０
   、（１／８）≦｜Ａ／Ｎ｜＜（３／８）のとき±１、（
   ３／８）≦｜Ａ／Ｎ｜のとき±２とし、 ｌ”として、｜Ａ／Ｎ｜（１／１６）のとき０、（１／
   １６）≦｜Ａ／Ｎ｜＜（３／１６）のとき±１、（３／
   １６）≦｜Ａ／Ｎ｜＜（５／１６）のとき±２、（５／
   １６）≦｜Ａ／Ｎ｜＜（７／１６）のとき±３、（７／
   １６）≦｜Ａ／Ｎ｜のとき±４であるｌ′およびｌ”を
   予め求めておき、それぞれｂＡ≧０のとき正符号、ｂＡ
   ＜０のとき負符号とすることを特徴とする請求項（２）
   または（３）記載の剰余乗算方法。
5. （５）Ｒの上位数桁をＲｓとして、 （イ）ｃ＝０とし、Ｒｓ＜０の場合にはステップ（ハ）
   に進み、 （ロ）Ｒｓ＞Ｎｓの場合には、Ｒｓ−Ｎｓを新しいＲｓ
   とし、ｃ＝−１とし、ｌ１Ｎｓ＜Ｒｓの場合には、ｃ−
   １を新しいｃとして終了し、（ハ）Ｒｓの絶対値をＲｓ
   とし、Ｒｓ＞Ｎｓの場合には、Ｒｓ＝Ｒｓ−Ｎｓおよび
   ｃ＝１とし、｜ｌ−１｜Ｎｓ＜Ｒｓの場合には、ｃ＋１
   を新しいｃとして終了し、 但し、ｌ１として、（１／２）−（ｂＡ／４Ｎ）をＢ＝
   ０、±１、±２の各場合について、および−ｌ−１とし
   て、（１／２）＋（ｂＡ／４Ｎ）をｂ＝０、±０、±２
   の各場合について予め求めておくことを特徴とする請求
   項（２）または（３）記載の剰余乗算方法。
6. （６）入力変数Ａ、Ｂ、Ｎを入力ポートから受信し、各
   部にデータを分配する第１の手段と、加減算、シフト等
   の演算を実行する第２の手段と、全体を制御する第３の
   手段と、第２の手段から出力ポート幅にあわせて必要な
   値を選択する第４の手段と、第４の手段の出力から加算
   用桁上げ伝搬を実行し下位桁から部分的に結果を生成し
   出力ポートからデータを出力する第５の手段とを有する
   ことを特徴とする剰余乗算回路。
7. （７）前記第２の手段は、変数Ｎ、Ａ、Ｒに対応するレ
   ジスタＮ、レジスタＡおよびＲ＝Ｒｃａｒｒｙ＋Ｒｓｕ
   ｍなるレジスタＲｃａｒｒｙおよびＲｓｕｍと、１桁分
   を構成するレジスタと、Ａの隣接２桁分のレジスタから
   データを選択するかまたは論理０を出力するｂＡ生成回
   路と、Ｎの隣接２桁分のレジスタからデータを選択する
   かまたは論理０を出力するｃＮ生成回路と、５入力キャ
   リーセーブ加算器とからなるセルを複数配列して構成さ
   れ、前記５入力キャリーセーブ加算器は２つの全加算器
   から構成されることを特徴とする請求項（６）記載の剰
   余乗算回路。
8. （８）前記第２の手段は、変数Ｎ、Ａ、Ｒに対応するレ
   ジスタＮ、レジスタＡおよびＲ＝Ｒｃａｒｒｙ＋Ｒｓｕ
   ｍなるレジスタＲｃａｒｒｙおよびＲｓｕｍと、１桁分
   を構成するレジスタと、Ａの隣接２桁分のレジスタから
   データを選択するかまたは論理０を出力するｂＡ生成回
   路と、Ｎの隣接２桁分のレジスタからデータを選択する
   かまたは論理０を出力するｃＮ生成回路と、５入力のキ
   ャリーセーブ加算器とからなるセルを複数配列して構成
   され、前記５入力キャリーセーブ加算器は２つの半加算
   器、１つの全加算器、２つの論理和回路、および１つの
   論理積回路から構成されることを特徴とする請求項（７
   ）記載の剰余乗算回路。