JPH02198158A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速半導体装置の、特にマイクロ波帯域(数G
Hz以上)の高周波信号を伝送するための半導体パッ
ケージに関し、轟該パッケージ内配線において負荷に応
じてインピーダンス整合を可能とする技術に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is applicable to high-speed semiconductor devices, particularly in the microwave band (several Gigabytes).
The present invention relates to a semiconductor package for transmitting a high frequency signal (Hz or higher), and relates to a technology that enables impedance matching in accordance with the load in wiring within the package.
半導体チップは、パッケージのキャビティの中に搭載さ
れ、ボンディングワイヤを介してパッケージの基板(ベ
ース)の中の高周波伝送のための配線(伝送線路)の一
部である信号配虜に接続される。この信号量、!#!は
、パッケージの中を前記半導体チップの主面と平行な方
向に延在して、アクタリードに接続される。従来の半導
体装置は、パッケージの中の半導体チップがマイクロ波
帯域で動作をする場合には、前記信号配縁をマイクロス
トリップライン又はストリップラインに構成していた。A semiconductor chip is mounted in a cavity of a package, and connected via bonding wires to a signal conductor that is part of wiring (transmission line) for high-frequency transmission in the substrate (base) of the package. This amount of signal! #! extends inside the package in a direction parallel to the main surface of the semiconductor chip and is connected to the actuator lead. In conventional semiconductor devices, when a semiconductor chip in a package operates in a microwave band, the signal wiring is configured as a microstrip line or a strip line.
そして、高速信号は前記伝送線路の終端(すなわち前記
信号間、碌の反対側)に接続された終端抵抗に吸収され
る。Then, the high-speed signal is absorbed by a terminating resistor connected to the end of the transmission line (ie, between the signals, on the opposite side of the line).
また、前記半導体チップの搭載面は、半導体チップのポ
ンディングパッドと前記信号配線との高さをほぼ等しく
するため、信号配線が設けられている面より窪んだ構造
となっている。そして、半導体チップは、上からキャッ
プで蓋をされて封止されるが、このキャップは、前記信
号配鞭やボンディングワイヤ間のアイソレージ冒ン特性
を高めるために、金属で形成し、さらに接地される。Further, the mounting surface of the semiconductor chip has a structure recessed from the surface on which the signal wiring is provided so that the heights of the bonding pads of the semiconductor chip and the signal wiring are approximately equal. The semiconductor chip is then covered and sealed with a cap, which is made of metal and grounded in order to improve the isolation characteristics between the signal wiring and bonding wires. Ru.
また、さらに数十G Hzの高周波伝送の為には、その
伝送線のインピーダンスを、負荷のもつインピーダンス
に整合させることが必要である。Furthermore, for high frequency transmission of several tens of GHz, it is necessary to match the impedance of the transmission line to the impedance of the load.
通常は、この更なる高周波伝送刊は負荷インピーダンス
を500としている場合が多く、終端抵抗も50Ωに形
成される。従って、パッケージ内配線のインピーダンス
は50Ωのマイクロストリップライン又はストリップラ
インで構成されることが多い。マイクロストリップライ
ンは、一般に、誘電体(絶傾体)とその表面上のストリ
ップ導体(配置線導体)と誘電体下部の導体(接地板)
とで構成されている。ストリップラインは誘電体中にス
トリップ導体が埋設された形態のものである。Normally, the load impedance of this further high frequency transmission is often set to 500, and the terminating resistor is also formed to 50Ω. Therefore, the impedance of wiring inside the package is often composed of a 50Ω microstrip line or stripline. A microstrip line generally consists of a dielectric (absolutely tilted body), a strip conductor on its surface (placement line conductor), and a conductor below the dielectric (ground plane).
It is made up of. A strip line has a strip conductor embedded in a dielectric material.
上記伝送線のインピーダンスはストリップ導体の幅と厚
み及び絶縁体(誘電体)の厚みから一義的に決まるが、
製造プロセス上のバラツキ(材at寸法など)により、
そのインピーダンスのバラツキも大きく(±15%程度
)、また、出来上った伝送線のインピーダンスを補正す
ることが不可能であり、インピーダンスを変更する為に
は、伝送線の寸法変更が必要となる。The impedance of the above transmission line is uniquely determined by the width and thickness of the strip conductor and the thickness of the insulator (dielectric).
Due to variations in the manufacturing process (material dimensions, etc.),
The variation in impedance is large (approximately ±15%), and it is impossible to correct the impedance of the completed transmission line, and in order to change the impedance, it is necessary to change the dimensions of the transmission line. .
半導体パッケージ内に収納された半導体素子(チップ)
の各端子の伝送層のインピーダンスは必ずしも50Ωに
そろっているわけではないので、マイクロ波帯では個々
のインピーダンスに応じて伝送線のインピーダンスを調
整して整合させる必要がある。マイクロ波パッケージに
おけるパッケージ配線の一例は、チップの電極(端子)
とリードフレームとをAu線やA!線などのコネクタ用
ワイヤにより結線して成るものがある。Semiconductor element (chip) housed in a semiconductor package
Since the impedance of the transmission layer of each terminal is not necessarily equal to 50Ω, it is necessary to adjust and match the impedance of the transmission line according to the individual impedance in the microwave band. An example of package wiring in a microwave package is the chip electrode (terminal).
and the lead frame using Au wire or A! Some are connected using connector wires such as wires.
こ5した場合、特に、当該コネクタ用ワイヤ部分では上
記の如くインピーダンスを整合させることが困難である
。In this case, it is difficult to match the impedance as described above, especially in the connector wire portion.
つまり、インピーダンスが整合していないと当該非整合
部分において信号の反射や損失を生じる為、半導体素子
の誤動作を招く。In other words, if the impedances are not matched, signal reflection and loss occur in the non-matching portions, leading to malfunction of the semiconductor element.
なお、このようなマイクロ波伝送パッケージについて述
べた文献の例としては、McGraw−Hill、
Inc社1966年コピーライトrFOUNDATIO
NS FORMICROWAVE ENGINEE
RINGJ p 372〜373、日経マグロクヒル社
刊「日経エレクトロニクスJ1987年4月20日号9
90〜91.[日経マイクロデバイスJ1986年6月
号p47〜49が挙げられる。Examples of literature describing such microwave transmission packages include McGraw-Hill;
Inc. 1966 Copyright rFOUNDATIO
NS FORMICROWAVE ENGINEE
RINGJ p 372-373, Nikkei Electronics J April 20, 1987 issue 9, published by Nikkei McGloch Hill.
90-91. [Nikkei Microdevice J June 1986 issue, pages 47-49.
本発明者は、前記ストリップライン及びマイクロストリ
ップラインに構成された信号配線を検討した結果1次の
問題点を見出した。The inventor of the present invention discovered the first problem as a result of studying the signal wiring configured in the strip line and microstrip line.
まず、前記信号配線は、平板状をしており、しかも厚さ
が20〜25μm程度と非常に薄くなっている。このた
め、信号配線の窟を0.21程度に太き(取ってもその
断面積が小さいため、インダクタンス、配線抵抗、配線
容量が大きく 、 (l!号の伝搬速度の向上を図るこ
とが難しかった。これら信号配線のインダクタンス、配
線抵抗、配線容量の低減を図るためKは、前記信号配線
の配線長を短くしなけれはならないが、前述のように、
信号配線がパッケージの中を半導体チップの主面と平行
な方向、すなわち横方向に延在しているため。First, the signal wiring has a flat plate shape and is very thin, with a thickness of about 20 to 25 μm. For this reason, it is difficult to improve the propagation speed of the signal wiring by making the signal wiring hole as thick as 0.21mm (even if it is, the cross-sectional area is small, so the inductance, wiring resistance, and wiring capacitance are large). In order to reduce the inductance, wiring resistance, and wiring capacitance of these signal wirings, the wiring length of the signal wirings must be shortened, but as mentioned above,
This is because the signal wiring extends inside the package in a direction parallel to the main surface of the semiconductor chip, that is, in the lateral direction.
配線長を短くすることが非常に雌かしかりた。It was very important to shorten the wiring length.
また、前述のように、パッケージの半導体テップが搭載
されている窪みの部分と、信号配線が設けられている面
との間の段差部には、ストリップライン又はマイクロス
トリップラインの接地導体が設けられていないため、こ
こから高周波信号が漏洩し、信号配線間で相互作用(ク
ロストーク)を生じる。In addition, as mentioned above, a strip line or microstrip line ground conductor is provided at the step between the recessed part of the package where the semiconductor chip is mounted and the surface where the signal wiring is provided. Because they are not connected to each other, high-frequency signals leak from here, causing interaction (crosstalk) between signal wires.
更に、高周波(数十G Hz程度)帯域で動作する半導
体チップの場合、外部端子(ポンディングパッド)とリ
ード間を接続するワイヤ部分がインビーダンス不整合に
係わって(る。Furthermore, in the case of a semiconductor chip that operates in a high frequency band (approximately several tens of GHz), a wire portion connecting an external terminal (ponding pad) and a lead is involved in impedance mismatch.
一方、前記キャップは平板で、その厚さが薄いため、キ
ャップ自身のインダクタンスや抵抗か大きく、6GHz
〜10GHz付近になるとボンディングワイヤがアンテ
ナとなって′社友が生じ自己共振を起して、半導体装置
の高周波伝送特性を劣化させていた。このキャップのイ
ンダクタンスや抵抗を低減するためには、キャップの厚
さを厚くすればよいが、そうするとパッケージの高さが
高くなるという問題が生じる。また、前記のようにキャ
ップが平板状をしていると、ボンディングワイヤまでの
距離が大きいため、ボンディングワイヤから出る電気力
線をシールドするのが難しくなり、ボンディングワイヤ
間のアイソレージ1ンが不充分になり、電気力線どうし
がつながって誤動作の原因となる。On the other hand, since the cap is a flat plate and its thickness is thin, the inductance and resistance of the cap itself are large.
When the frequency is around 10 GHz, the bonding wire becomes an antenna, causing self-resonance and deteriorating the high frequency transmission characteristics of the semiconductor device. In order to reduce the inductance and resistance of the cap, it is possible to increase the thickness of the cap, but this poses a problem of increasing the height of the package. In addition, if the cap is flat as described above, the distance to the bonding wire is long, making it difficult to shield the electric lines of force coming out from the bonding wire, and the isolation between the bonding wires is insufficient. This causes the electric lines of force to connect with each other, causing malfunctions.
これらのことから、信号配、腺同志が干渉し合うという
問題があった。For these reasons, there was a problem that the signal distribution and glands interfered with each other.
本発明の目的は、高速半導体装置において、信頼性の向
上をはかることができる技術を提供することにある。An object of the present invention is to provide a technique that can improve reliability in a high-speed semiconductor device.
本発明の他の目的は、数G Hz〜数十G Hzの高周
波信号を伝送する際に、信号配線間の相互作用を防止す
ることができる半導体装置を提供することにある。Another object of the present invention is to provide a semiconductor device that can prevent interaction between signal lines when transmitting high frequency signals of several GHz to several tens of GHz.
本発明の他の目的は、負荷に応じて個々の伝送線でのイ
ンピーダンス整合を可能とし、コネクタ用ワイヤ部分で
の不整合を補償し、適切なマイクロ波信号の伝送を可能
として、素子の誤動作を防止する技術を提供することに
ある。Another object of the present invention is to enable impedance matching in individual transmission lines depending on the load, compensate for mismatch in the connector wire section, enable proper microwave signal transmission, and malfunction of elements. The goal is to provide technology to prevent this.
本発明の他の目的は、基板に接置された終端抵抗(負荷
: Zt、 )のインピーダンスと伝送線路のインピー
ダンスを整合可能にしたパッケージを提供することにあ
る。Another object of the present invention is to provide a package in which the impedance of a terminating resistor (load: Zt) placed in contact with a substrate and the impedance of a transmission line can be matched.
本発明の他の目的は、マイクロ波伝送に好適な配給構造
を提供することにある。Another object of the invention is to provide a distribution structure suitable for microwave transmission.
本発明の前記ならびにその他の目的と新規な特徴は1本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、チップとパッケージ、パッケージを実装する
回路の間でインピーダンスの整合をはかるために、伝送
線路を使ったものである。That is, a transmission line is used to match impedance between the chip, the package, and the circuit that mounts the package.
まず第一に、半導体チップを封止したパッケージの基板
の中に信号配線を備えた半導体装置において、前記信号
配給の周囲に、前記信号配線と同軸方向で同軸ケーブル
状に複数本の定電位配線を設けた。First of all, in a semiconductor device having signal wiring in a substrate of a package in which a semiconductor chip is sealed, a plurality of constant potential wirings are arranged around the signal distribution in the form of a coaxial cable in the same direction as the signal wiring. has been established.
更に、前記半導体チップの主面に対して垂直な方向に延
在するように、前記信号配崎及び定電位配線を設げたも
のである。Further, the signal wiring and constant potential wiring are provided so as to extend in a direction perpendicular to the main surface of the semiconductor chip.
また更に、パッケージを封止するキャップの中央部をそ
の周辺部より厚く形成した。Furthermore, the center part of the cap for sealing the package is made thicker than the peripheral part.
次に、より高周波帯域(数十GHz)で動作するチップ
においては、個々の伝送線にチエビシエフ形のローパス
フィルター(リード先端部)を配電するとともに、当該
フィルターにボンディングワイヤを付加するようにした
。Next, in a chip that operates in a higher frequency band (several tens of GHz), a Tievishiev-type low-pass filter (lead tip) is distributed to each transmission line, and a bonding wire is attached to the filter.
上述した手段によれば、前記信号配線の周囲に設けられ
た定電位配線によって信号配線同志の間が同軸ケーブル
と同程度にシールドされるので、アイソレージ1ン特性
を向上することができる。According to the above-mentioned means, the constant potential wiring provided around the signal wiring shields the signal wiring to the same extent as a coaxial cable, so that the isolation characteristics can be improved.
また、前記信号配線と定電位配線の間隔を調整すること
により、信号配線のインピーダンスを所望の値(例えば
50Ω)に設定することができる。Further, by adjusting the interval between the signal wiring and the constant potential wiring, the impedance of the signal wiring can be set to a desired value (for example, 50Ω).
更に高周波帯域で動作する半導体チップにおいては、ロ
ーパスフィルターをチエビシエフ形に形成し、さらにボ
ンディングワイヤを付加することにより、当該フィルタ
ー特性の周波数及びインピーダンスを可変とし、負荷に
応じて個々の伝送線のインピーダンスを整合させること
ができる。Furthermore, in semiconductor chips that operate in high frequency bands, the low-pass filter is formed in the Tievisiev shape, and bonding wires are added to make the frequency and impedance of the filter characteristics variable, and the impedance of individual transmission lines can be adjusted according to the load. can be matched.
以下、本発明の半導体装置を図面を用いて説明する。 Hereinafter, the semiconductor device of the present invention will be explained using the drawings.
まず、半導体装置全体の概略構成を説明する。 First, the general configuration of the entire semiconductor device will be explained.
第1図乃至第3図において、100はパッケージの基板
であり、例えばセラミック(Al1 Os )からなっ
ている。この基板1ooのキャビティ(凹部)101の
底には、単結晶シリコンやGaA3等からなる主面にA
I等によって配線が施こされ回路を形成している半導体
チップ1が金属膜2を介して搭載されている。半導体チ
ップl上に形成されている外部端子(ポンディングパッ
ド)13は、ボンディングワイヤ3を介して基板100
に形成された導体4に接続されている。In FIGS. 1 to 3, reference numeral 100 denotes a substrate of the package, which is made of ceramic (Al1Os), for example. At the bottom of the cavity (recess) 101 of this substrate 1oo, there is an A
A semiconductor chip 1 is mounted with a metal film 2 interposed therebetween. External terminals (bonding pads) 13 formed on the semiconductor chip l are connected to the substrate 100 via bonding wires 3.
It is connected to a conductor 4 formed in the.
5は半導体装置の配線導体、つまり信号配線であり、基
板100のキャビティ101より外側の部分に円柱状に
複数設けられている。そして、それぞれの信号配線5と
信号配線50間には一種の配線導体である内部電位配1
fs6が円柱状に設けられている。また、基板100の
外側の側面には外部電位配線7が設けられており、この
外部定電位配線7と、内部定電位配線6と、金属膜2と
で信号配線5をシールドするように形成されている。Reference numeral 5 denotes wiring conductors of the semiconductor device, that is, signal wirings, and a plurality of them are provided in a cylindrical shape in a portion of the substrate 100 outside the cavity 101. An internal potential wiring 1, which is a kind of wiring conductor, is provided between each signal wiring 5 and the signal wiring 50.
fs6 is provided in a cylindrical shape. Further, an external potential wiring 7 is provided on the outer side surface of the substrate 100, and the external constant potential wiring 7, the internal constant potential wiring 6, and the metal film 2 are formed so as to shield the signal wiring 5. ing.
ここで、信号配線5.定電位配線6,7は、例えばモリ
ブデン(Mo)を含んだ主としてタングステン(W)か
らなる。基板100の上には金属からなるキャップ8が
、金属膜9を介して設けられており、このキャップ8で
ボンディングワイヤ3や半導体チップ1を外部電界から
シールドしている。Here, signal wiring 5. The constant potential wirings 6 and 7 are mainly made of tungsten (W) containing, for example, molybdenum (Mo). A cap 8 made of metal is provided on the substrate 100 with a metal film 9 in between, and the cap 8 shields the bonding wires 3 and the semiconductor chip 1 from external electric fields.
前記金属膜2は、キャビティ101の底面から壁面のほ
ぼ全域に設けられ%特にキャビティ101の壁面では、
導体40近くまで設けることによって、信号配線5から
出る電気力線の漏洩をできるだけ少くしている。信号配
線5は、基板100の中を高さ方向、すなわち半導体テ
ップ1の主面と垂直な方向に延在して設けられており、
その上端には導体4が接続されている。この導体4は、
キャビティ101の中の金属膜2からは絶縁されている
。信号配線5の下端は、基板100の底面に複数設けら
れているアクタ−リード10のうちの所定のアウターI
J−ドlOに接続されている。なお、基板100の中に
は電源配線すなわち、電源電位vccを給電する配線や
接地電位Va11を給電する配線が設けられるが、この
電源配線も信号間部5と同様に、基板100の高さ方向
に延在して設けられている。信号配線5の間の内部定電
位配線6は、信号配線5と平行に、また同一方向に延在
して設けられている。それぞれの信号配線5と内部定電
位配線6はほぼ直線的に並ぶように配列されている。な
お、前記電源電位を給電する配線と信号配線5の間、電
源電位を給電する配線と接地電位を給電する配線の間、
接地電位を給電する配線と信号配線50間にも内部定電
位配線6を設げている。これら信号配線5や内部定電位
配線6は。The metal film 2 is provided over almost the entire wall surface from the bottom surface of the cavity 101. Particularly on the wall surface of the cavity 101,
By providing the conductor close to the conductor 40, leakage of electric lines of force coming out from the signal wiring 5 is minimized. The signal wiring 5 is provided extending inside the substrate 100 in the height direction, that is, in a direction perpendicular to the main surface of the semiconductor chip 1.
A conductor 4 is connected to its upper end. This conductor 4 is
It is insulated from the metal film 2 inside the cavity 101. The lower end of the signal wiring 5 is connected to a predetermined outer I of the plurality of actor leads 10 provided on the bottom surface of the substrate 100.
Connected to J-do lO. Note that power wiring, that is, a wiring for feeding the power supply potential vcc and a wiring for feeding the ground potential Va11, is provided in the substrate 100, but this power wiring also extends in the height direction of the substrate 100, similar to the signal intervening section 5. It is located extending to. The internal constant potential wiring 6 between the signal wirings 5 is provided so as to extend in parallel with the signal wirings 5 and in the same direction. The respective signal wirings 5 and internal constant potential wirings 6 are arranged substantially linearly. Note that between the wiring that supplies the power supply potential and the signal wiring 5, between the wiring that supplies the power supply potential and the wiring that supplies the ground potential,
An internal constant potential wiring 6 is also provided between the wiring for feeding the ground potential and the signal wiring 50. These signal wiring 5 and internal constant potential wiring 6.
直径が例えば0.20の円柱状導体からなっている。It is made of a cylindrical conductor with a diameter of, for example, 0.20.
前記外部定電位配線7は、板状に形成してあり、基板1
00の側面の信号配線5に対応した位置に設けられてい
る。また、外部定電位配線7は、信号配線5より長くさ
れて、基板100の下面近くから上端近くまで設げられ
ている。ただし、外部定電位配線7は、信号配線5が接
続されているアウターリード10からは絶縁されている
。この外部定電位配線7と、内部定電位配線6と、金属
膜2とは、第3図に示したようにイト号配線5に対して
同軸ケーブル状に配列されている。The external constant potential wiring 7 is formed into a plate shape, and is connected to the substrate 1.
It is provided at a position corresponding to the signal wiring 5 on the side surface of 00. Further, the external constant potential wiring 7 is longer than the signal wiring 5 and is provided from near the bottom surface of the substrate 100 to near the top end. However, the external constant potential wiring 7 is insulated from the outer lead 10 to which the signal wiring 5 is connected. The external constant potential wiring 7, the internal constant potential wiring 6, and the metal film 2 are arranged in the form of a coaxial cable with respect to the item wiring 5, as shown in FIG.
ここで第3図において、配線間の寸法は、およそX−0
,635mm、 Y=0.7朋、Z=0.3龍である。Here, in Figure 3, the dimension between the wires is approximately X-0
, 635 mm, Y = 0.7 mm, Z = 0.3 mm.
更に、金属膜2と、内部定電位記&!6.外部定電位配
緑7と、アウターリード10と、キャップ8とのそれぞ
れの接続関係を第4図に示す。Furthermore, the metal film 2 and the internal constant potential recorder &! 6. FIG. 4 shows the connection relationship between the external constant potential distribution green 7, the outer lead 10, and the cap 8.
第4図は、金属膜2と、内部定電位記#!6.外部定電
位配#!7と、アウターリード10と、キャップ8との
それぞれの接続関係を説明するための半導体装置の模式
的な断面図である。FIG. 4 shows the metal film 2 and the internal constant potential #! 6. External constant potential distribution #! 7, an outer lead 10, and a cap 8. FIG.
前記外部定電位配線7.内部定を位配称6.金gN2の
七れ七れの間は、基板100内の接続配線11によって
接続され、またそれぞれの内部定電位配線6の上端は、
基板100の上面の金属膜9を介してキャップ8に接続
されている。また、例えば何本かの内部定電位配線6は
、アクタ−リードlOのうちの定電位例えば接地電位V
SSを給電するためのアウターリード10に接続され工
いる。また、内部定電位配線5のうちの所定のものは、
ボンディングワイヤ3を介して、牛導体チッグ1上の定
電位を給電するためのポンディングパッド、例えば接地
電位vsaを給電するためのポンディングパッドに接続
されている。前記伯号配奥5から外部定電位配祿7.内
部定亀位配鞄6及び金属膜2までのそれぞれの距離なA
整することにより、便号配縁5のインピーダンスを匈々
な値に設定することができる。The external constant potential wiring 7. Internal definition as positional name 6. The seven wires of gold gN2 are connected by the connection wire 11 in the substrate 100, and the upper end of each internal constant potential wire 6 is
It is connected to the cap 8 via the metal film 9 on the upper surface of the substrate 100. Further, for example, some of the internal constant potential wirings 6 are connected to a constant potential of the actor lead lO, for example, the ground potential V.
It is connected to the outer lead 10 for supplying power to the SS. Further, a predetermined one of the internal constant potential wirings 5 is
It is connected via a bonding wire 3 to a bonding pad for supplying a constant potential on the cow conductor chig 1, for example, to a bonding pad for supplying a ground potential vsa. From the said Hakugo distribution 5 to the external constant potential distribution 7. The respective distances A to the internal fixed position arrangement 6 and the metal film 2
By adjusting the impedance of the number wiring 5, it is possible to set the impedance to various values.
前記キャップ8は、その下面の中央部かキャビティ10
1の方へ出るように1周辺部より中央部を厚くしである
。キャップ80周辺部の厚さは、例えば150μm程度
、中央部の厚さは500μm程度である。The cap 8 has a center portion on its lower surface or a cavity 10.
The center part is thicker than the periphery part so that it extends toward the part 1. The thickness of the peripheral portion of the cap 80 is, for example, approximately 150 μm, and the thickness of the central portion is approximately 500 μm.
前記@酸膜2.外部定電位配吻7及び基板100の上面
の金属膜9は、タングステ/(W)Mの上にニッケル(
Ni )メッキをし、さらに金(Au)メッキをしたも
のからなっている。基板100と信号配線5.内部定電
位配線6及び接続配線11は、グリーンシートを積層し
、これに熱処理をして形成したものである。導体4はタ
ングステン(W)16からなり、基板100から露出し
ている部分にはニッケル(Ni )メッキ、さらにその
上に金(Au)メッキが施しである。アウターリード1
00及びキャップ8は、例えば42アロイ(Ni:42
%、Cu:58%)で構成されている。Said @ acid film 2. The metal film 9 on the upper surface of the external constant potential distribution 7 and the substrate 100 is made of nickel (nickel) on tungsten/(W)M.
It is made of a material plated with Ni) and further plated with gold (Au). Substrate 100 and signal wiring 5. The internal constant potential wiring 6 and the connection wiring 11 are formed by laminating green sheets and subjecting them to heat treatment. The conductor 4 is made of tungsten (W) 16, and the portion exposed from the substrate 100 is plated with nickel (Ni), and further plated with gold (Au). Outer lead 1
00 and the cap 8 are made of, for example, 42 alloy (Ni:42
%, Cu: 58%).
なお、本発明の半導体装置は、第5図及び第6図に示し
たように構成することもできる。Note that the semiconductor device of the present invention can also be configured as shown in FIGS. 5 and 6.
第5図は、第1図に示した本発明の一実施例の半導体装
置と異る他の実施例である半導体装置の構成を説明する
ための図、
第6図は、第5図に示した半導体装置の信号配線5が設
けられている部分の拡大平面図である。5 is a diagram for explaining the configuration of a semiconductor device according to another embodiment of the present invention, which is different from the semiconductor device according to the embodiment shown in FIG. 1, and FIG. FIG. 2 is an enlarged plan view of a portion of the semiconductor device in which signal wiring 5 is provided.
第5図に示すように、外部定電位記#7を基板100の
中に設け、第6図に示すように、内部定電位配線6.外
部定電位配線7.金属膜2をそれぞれ信号配#3I5の
周囲に同軸ケーブル状に設けて、信号配線5のシールド
を行なう。As shown in FIG. 5, an external constant potential wire #7 is provided in the substrate 100, and as shown in FIG. 6, an internal constant potential wire 6. External constant potential wiring7. A metal film 2 is provided around each signal line #3I5 in the form of a coaxial cable to shield the signal line 5.
以上、説明した本実施例の半導体装置の構成から次の効
果を得ることができる。The following effects can be obtained from the configuration of the semiconductor device of this embodiment described above.
半導体チップ1を封止したパッケージの基板100の中
に信号配線5を備えた半導体装置において、前記信号配
線5の周囲に、前記信号配445と同軸方向で同軸ケー
ブル状に複数本の定電位配線(内部定電位配線6.外部
定電位記、誠7及び金属、嗅2からなる)をそれぞれ設
けたことにより、この定電位配縁によりて信号配線5同
志の間が同軸ケーブルと同程度にシールドされるので、
信号配線5間のアイソレーション特性を向上することが
できる。また、前記信号配線5と定電位配線(内部定篭
位配・絨6.外部定奄位配線7.金属膜2)の間隔を調
整することにより、信号配縁5のインピーダンスを所望
の値(例えは50Ω)にすることかできる。In a semiconductor device including a signal wiring 5 in a substrate 100 of a package in which a semiconductor chip 1 is sealed, a plurality of constant potential wirings in the form of a coaxial cable are arranged around the signal wiring 5 in the same axial direction as the signal wiring 445. (consisting of internal constant potential wiring 6, external constant potential register, Makoto 7 and metal, 2), this constant potential wiring provides shielding between the signal wiring 5 to the same extent as a coaxial cable. Because it is done,
Isolation characteristics between the signal lines 5 can be improved. Furthermore, by adjusting the distance between the signal wiring 5 and the constant potential wiring (internal constant potential wiring 6, external constant potential wiring 7, metal film 2), the impedance of the signal wiring 5 can be adjusted to a desired value ( For example, it can be set to 50Ω).
また、信号配W$5のほとんどの部分か、金属膜2、内
部定電位配線6及び外部定電位配線7でシールドされて
いるので、信号配線5からの漏洩電気力線を非常に少く
することができる。Furthermore, since most of the signal wiring W$5 is shielded by the metal film 2, the internal constant potential wiring 6, and the external constant potential wiring 7, leakage lines of electric force from the signal wiring 5 can be extremely reduced. Can be done.
また、信号配a5が基板100の底面から上面に向けて
高さ方向に設けられていることにより、その長さを非常
に短くすることかできるので、インダクタンスL、配線
抵抗R2配線容量Cのそれぞれを低減することができる
。In addition, since the signal wiring a5 is provided in the height direction from the bottom surface to the top surface of the board 100, its length can be made very short, so that each of the inductance L, wiring resistance R2, and wiring capacitance C can be reduced.
また、信号配線5が円柱導体からなることにより、同じ
配線幅のマイクロストリップラインに較べて断面積が大
きくなるので、単位長さ(例えば1llII)当りのイ
ンダクタンスLを約l/3.配緘抵抗Rを約1/8に低
減できる。Furthermore, since the signal wiring 5 is made of a cylindrical conductor, the cross-sectional area is larger than that of a microstrip line with the same wiring width, so the inductance L per unit length (for example, 1llII) is approximately 1/3. The gutter resistance R can be reduced to about 1/8.
また、キャップ8の中央部分を厚(したことにより、そ
の中央部がボンディングワイヤ3に近くなり、ボンディ
ングワイヤ3から出る電気力線12を遮蔽することがで
きるので、ポンディングワイヤ3同志の間のアインレー
シ覆ン特性を向上することができる。In addition, by making the central part of the cap 8 thick, the central part becomes close to the bonding wire 3, and the electric lines of force 12 coming out from the bonding wire 3 can be shielded. Ein lathe coverage characteristics can be improved.
次に、キャップ8の中央を厚くしたことによって、キャ
ップ8自身の共振周波数を高くできることをvg7図及
び第8図を用いて説明する。Next, the fact that the resonant frequency of the cap 8 itself can be increased by thickening the center of the cap 8 will be explained using FIG. 7 and FIG.
第7図は、平板状をしたキャップ8に分布するインダク
タンスL及び抵抗Rの分布状態を説明するための図。FIG. 7 is a diagram for explaining the distribution state of inductance L and resistance R distributed in cap 8 having a flat plate shape.
第8図は、中央部を周辺部より厚(したキャップ8のイ
ンダクタンスL及び抵抗Rの分状態を説明するための図
である。FIG. 8 is a diagram for explaining the state of the inductance L and resistance R of the cap 8 whose center portion is thicker than its peripheral portion.
第7図に示すように、キャップ8が平板状をしていると
きの周辺部のインダクタンスLl及び抵抗R1,中央部
のインダクタンスL2及び抵抗R2、前記周辺部と反対
側の周辺部のインダクタンスL3及び抵抗R3の大きさ
は、キャップ8の周辺部、中央部を問わず同じ大きさに
なるつしかし。As shown in FIG. 7, when the cap 8 has a flat plate shape, the inductance Ll and resistance R1 at the periphery, the inductance L2 and resistance R2 at the center, and the inductance L3 and resistance at the periphery opposite to the above-mentioned periphery. However, the size of the resistor R3 is the same regardless of whether it is at the periphery or the center of the cap 8.
第8図に示したように、中央部が厚くなっているため、
その中央部のインダクタンスLa 1及び抵抗Ra 2
は、前記平板状をしたキャップ8の中央部のインダクタ
ンスL2及び抵抗R2より小さくなる( L 2)La
2. R2)Ra 2 )。これにより、キャップ8
の共振周波数を信号配置fM5やボンディングワイヤ3
を流れる信号電流の周波数より高くすることができる。As shown in Figure 8, the center part is thicker, so
Inductance La 1 and resistance Ra 2 in the center
is smaller than the inductance L2 and resistance R2 of the central portion of the flat cap 8 (L2)La
2. R2) Ra2). This allows cap 8
The resonance frequency of signal arrangement fM5 and bonding wire 3
can be higher than the frequency of the signal current flowing through it.
これらの、ことから、本実施例の半導体装置は、従来の
ものに比べて、半導体装置全体で、インダクタンスLを
約1/2〜1/3に低減し、配線間容蓋を約1/10に
低減し、配線抵抗を約1/20〜1/30に低減できる
。For these reasons, in the semiconductor device of this embodiment, the inductance L of the entire semiconductor device is reduced to about 1/2 to 1/3, and the inter-wiring capacitance is reduced to about 1/10, compared to the conventional one. The wiring resistance can be reduced to about 1/20 to 1/30.
実施例工において、定電位配線によって信号配線同志の
間が同軸ケーブルと同程度にシールドされるので、信号
配線間のアインレーシ冒ン特性を向上することができる
。また、前記信号配線と定電位配線(内部定電位配線、
外部定電位配線、金a膜>の間隔を調整することにより
、信号配線のインピーダンスを所望の値(例えば50Ω
)にすることができる。In the embodiment, since the constant potential wiring provides shielding between the signal wirings to the same degree as a coaxial cable, it is possible to improve the in-resistance characteristics between the signal wirings. In addition, the signal wiring and constant potential wiring (internal constant potential wiring,
By adjusting the distance between the external constant potential wiring and the gold a film, the impedance of the signal wiring can be set to a desired value (for example, 50Ω).
) can be made.
次に、本発明の他の実施例を第9図〜第12図を用いて
説明する。Next, another embodiment of the present invention will be described using FIGS. 9 to 12.
まず、インピーダンスを整合させるための概略を説明す
る。First, an outline of impedance matching will be explained.
伝送線路の解析的理論によれば、第11図に示すような
マイクロ波伝送用半導体パッケージのパッケージ内配縁
において、半導体チップの負荷21のインピーダンス(
ZL)と伝送線路22のインピーダンス(Zo*Zr)
の間には次のごとき関係がある。According to the analytical theory of transmission lines, the impedance of the load 21 of the semiconductor chip (
ZL) and the impedance of the transmission line 22 (Zo*Zr)
There is the following relationship between them.
zr=7石璽1T・・・・・・・・・・・・(1)なお
、第12図は、従来例を示すマイクロ波伝送におけるパ
ッケージ内配線を図示したもので、21は負荷、22は
伝送線路で、伝送線路22は例えばW(メンゲステン)
金属からなる導体23とコネクタ用ワイヤ24とよりな
る例を示しである。また、25は半導体チップの外部端
子(ポンディングパッド)を示す。zr=7 stone seal 1T・・・・・・・・・・・・(1) In addition, FIG. 12 shows the wiring inside the package in the conventional example of microwave transmission, where 21 is the load, 22 is a transmission line, and the transmission line 22 is, for example, W (Mengesten).
An example is shown that includes a conductor 23 made of metal and a connector wire 24. Further, 25 indicates an external terminal (ponding pad) of the semiconductor chip.
この従来構造のパッケージ内配線では、コネクタ用ワイ
ヤ24による結線部分でのインピーダンスはZ?’で示
しである。すなわち、第11図に示すように、負荷イン
ピーダンスZLに伝送珈路22のインピーダンスZOを
整合させるにはこのZTをZT= Z、−ZL なる
状態にすればよい。In the wiring inside the package of this conventional structure, the impedance at the connection part by the connector wire 24 is Z? ' is indicated. That is, as shown in FIG. 11, in order to match the impedance ZO of the transmission circuit 22 with the load impedance ZL, ZT may be brought into a state such that ZT=Z, -ZL.
しかし、コネクタ用ワイヤ24部分のインピーダンスZ
tjはもともとv4整することが不可能であり、負荷
インピーダンスZLに対してZoを整合させることがで
きない。However, the impedance Z of the connector wire 24 portion
Originally, tj cannot be adjusted to v4, and Zo cannot be matched to load impedance ZL.
一方、上記関係式zT= z、−zLから、負荷イン
ピーダンスZLに応じてZTを変化させればよいことが
わかる。ここで、インピーダンスzTの長さの範囲は信
号の波長(λ)の1/4である。On the other hand, from the above relational expression zT=z, -zL, it can be seen that ZT may be changed according to the load impedance ZL. Here, the length range of impedance zT is 1/4 of the signal wavelength (λ).
K9図及び第10図は本発明の実施例■を示す。FIG. K9 and FIG. 10 show Example 2 of the present invention.
第9図は、第3図に示した導体4に実施例■を適用した
ものである。すなわち、信号配線5の上端に接続されて
いる導体23の先端部に、帯域を固定するためのチエビ
シエフ形のローパスフィルター26を設置した。そして
、このフィルター26上にボンディングワイヤ27を付
設して、より微細なインピーダンス整合の調節、帯域の
変化の調整を行なう。FIG. 9 shows Example 2 applied to the conductor 4 shown in FIG. That is, at the tip of the conductor 23 connected to the upper end of the signal wiring 5, a Tievishev-type low-pass filter 26 for fixing the band was installed. A bonding wire 27 is attached to this filter 26 to perform finer adjustment of impedance matching and adjustment of band change.
当該ローパスフィルター26には、インダクタンス(L
l〜L、)とキャパシタンス(C1〜C4)が構成され
ている。このローパスフィルター26におけるインピー
ダンスはzTに近い値となるように設計されている。イ
ンピーダンスの調節は、インダクタンス(L8〜L4)
またはキャパシタンス(C1〜Ca )部分の寸法(幅
、長さ)を変えることにより行うことができるが、負荷
ZLに応じてzTのインピーダンスを調整するに、本実
で示される関係式におけるLを、当該ボンディングの持
つリアクタンス成分(主としてインダクタンス:L)に
より変化させて、Z T = f【こ]nの上記した関
係を満足させ、ZoとzLを整合させ、精密な調整を可
能とした。即ち、ボンディングワイヤ27の付加により
、ローパスフィルター特性の周波数帯域やインピーダン
スを適宜変更させ、負荷ZLに応じてZTのインピーダ
ンスを調整できるようにした。The low-pass filter 26 has an inductance (L
1 to L,) and capacitances (C1 to C4). The impedance in this low-pass filter 26 is designed to have a value close to zT. Adjustment of impedance is by inductance (L8 to L4)
Alternatively, this can be done by changing the dimensions (width, length) of the capacitance (C1 to Ca), but in order to adjust the impedance of zT according to the load ZL, L in the relational expression shown in the actual example is By changing the reactance component (mainly inductance: L) of the bonding, the above-mentioned relationship of Z T = f[ko]n was satisfied, Zo and zL were matched, and precise adjustment was made possible. That is, by adding the bonding wire 27, the frequency band and impedance of the low-pass filter characteristics can be changed as appropriate, and the impedance of ZT can be adjusted according to the load ZL.
この実施例■では、ボンディングワイヤ27を三本付加
した例を示しであるが、このボンディングワイヤ270
本数を変えたり、あるいはその長さを変えることで上記
インダクタンスLを調節することができる。This embodiment (2) shows an example in which three bonding wires 27 are added.
The inductance L can be adjusted by changing the number or length of the wires.
この実施例■では、導体23の端縁にローパスフィルタ
ー26を連結し、尚該フィルタ26のC1〜C1間を1
本のボンディングワイヤ27により結蔵し、C8〜C4
間を2本のボンディングワイヤ27.27により結線し
、当該フィルター26のL4とチップ1の外部端子25
とをコネクタ用ワイヤ24によりワイヤボンディングし
てなる例を示すが、ボンディングワイヤ27をインダク
タンス(例えばLlとり1間)間に付加してもよいし、
キャパシタンス(例C1〜C4)とインダクタンス(例
L1〜L4)との間に付加してもよい。In this embodiment (2), a low-pass filter 26 is connected to the edge of the conductor 23, and the distance between C1 and C1 of the filter 26 is 1.
Connected by real bonding wire 27, C8 to C4
Two bonding wires 27 and 27 are connected between L4 of the filter 26 and the external terminal 25 of the chip 1.
An example is shown in which wire bonding is performed using a connector wire 24, but a bonding wire 27 may be added between the inductances (for example, between L and 1),
It may be added between capacitance (examples C1-C4) and inductance (examples L1-L4).
本実施例Hによれば、インピーダンスの調節を。According to this embodiment H, the impedance is adjusted.
導体23に付設したローパスフィルター26を伝送細路
とすることKより、パッケージ内伝送線の個々の負荷2
1に応じて行うことができる。Since the low-pass filter 26 attached to the conductor 23 is used as a transmission path, the individual load 2 of the transmission line in the package is
1.
また、より高周波(数十〇H,)になると導体板の共振
による損失が更に大きくなるが、微細なインピーダンス
及び帯域変動は本実施例Hのローパスフィルター26の
キャパシタンスC8〜C4゜インダクタンスL□〜L4
間を適宜ボンディングワイヤ27によって結線すること
により調節することができる。Furthermore, when the frequency becomes higher (several tens of H), the loss due to the resonance of the conductor plate becomes even larger, but minute impedance and band fluctuations are caused by the capacitance C8~C4゜inductance L□~ of the low-pass filter 26 of this embodiment H. L4
The distance can be adjusted by appropriately connecting the bonding wires 27.
さらに、上記によりテップlの外部端子25と導体23
間を結線するポンデイ/クワイヤ24部分のインピーダ
ンス不整合を補償することができる。Furthermore, the external terminal 25 and the conductor 23 of the step 1 are
It is possible to compensate for impedance mismatch in the pond/choir 24 portion that connects between the two.
さらに、適切なマイクロ波(特に数十G H、の高周波
)伝送が可能となる。Furthermore, appropriate microwave (especially high frequency waves of several tens of GHz) transmission becomes possible.
以上のtttnでは主としてセラミックパッケージにお
けるW金属などによる導体配線などを用いたパッケージ
内配腺について説明したが、リードフレームを使用する
パッケージ内配勝についても適用可能である。In the above tttn, the explanation has been mainly given to the internal wiring in the package using conductor wiring made of W metal or the like in a ceramic package, but it is also applicable to the internal wiring in the package using a lead frame.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとうりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
本発明によればマイクロ波伝送に好適な配線構造を提供
することができ非常に有意義な発明を提供することがで
きた。According to the present invention, a wiring structure suitable for microwave transmission can be provided, and a very meaningful invention can be provided.
また、定電位配虫によって信号配線同志の間が同軸ケー
ブルと同程度にシールドされるので、信号配線間のアイ
ソレージ冒ン特性を向上することができる。また、前記
信号配線と定電位記at(内部定電位配線、外部定電位
配線、金属M)の間隔を調整することにより、信号配稼
のインピーダンスを所望の値(例えば50Ω)にするこ
とができる。Further, since the constant potential distribution shields the signal lines to the same extent as a coaxial cable, it is possible to improve isolation characteristics between the signal lines. Furthermore, by adjusting the spacing between the signal wiring and the constant potential register at (internal constant potential wiring, external constant potential wiring, metal M), the impedance of the signal distribution can be set to a desired value (for example, 50Ω). .
これらのことから、高速度半導体装置の信頼性を向上す
ることができた。These results have made it possible to improve the reliability of high-speed semiconductor devices.
第1図は、本発明の実施例工の半導体装置の断面図、
第2図は、第1図に示した半導体装置なIt−n切断線
のところで切りて見たときの平面図。
第3図は、第2図に示した半導体装置の破線で囲んだ部
分■の拡大平面図、
第4図は、金属膜と、内部定電位配線、外部定電位配線
と、アクタ−リードと、キャップとのそれぞれの接続関
係を説明するための半導体装置の模式的な断面図。
第5図は1本発明の他の例である半導体装置の構成を説
明する断面図、
第6図は、第5図に示した半導体装置の信号配線が設け
られている部分の拡大平面図。
第7図は、平板状をしたキャップのインダクタンスL及
び抵抗Rの部分を説明するための図、第8図は、中央部
を周辺部より厚くしたキャップのインダクタンスL及び
抵抗Rの部分を説明するための図、
第9図は、本発明の実施例■である半導体装置の信号配
籾が設けられている部分の拡大平面図、第10図は、g
9図のリード拡大略図、第11図は、負荷インピーダン
ス(ZL)と伝送線インピーダンス(ZOs ZT)と
の関係を示す糸束 1 図
1gヤ4図は、従来例を示す要部構成図である。
1・・・半導体チップ、2,9・・・金属膜、3.27
…ボンデイングワイヤ、4,23・・・導体、5・−・
信号配線、6・・・定電位配線、7・・・外部定電位配
線、8・・・キャップ、lO・・・アクタ−リード、1
1・・・接続配線、12・・・電気力線、13.25・
・・外部端子、21・・・負荷、22・・・伝送線路、
24・・・コネクタ用ワイヤ、26・・・ローパスフィ
ルター、100・・・基板、101・・・キャビティー
(凹部)。
第 2 図
第
図
第
図
第
9図
第
図
第
図
第
図
第
図1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a plan view of the semiconductor device shown in FIG. 1 taken along the It-n cutting line. FIG. 3 is an enlarged plan view of the part (2) surrounded by the broken line of the semiconductor device shown in FIG. FIG. 3 is a schematic cross-sectional view of a semiconductor device for explaining the connection relationship with a cap. FIG. 5 is a sectional view illustrating the configuration of a semiconductor device according to another example of the present invention, and FIG. 6 is an enlarged plan view of a portion of the semiconductor device shown in FIG. 5 where signal wiring is provided. FIG. 7 is a diagram for explaining the inductance L and resistance R of a flat cap, and FIG. 8 is a diagram for explaining the inductance L and resistance R of a cap whose central part is thicker than the peripheral part. FIG. 9 is an enlarged plan view of a portion of a semiconductor device according to the embodiment (2) of the present invention in which signal wiring is provided, and FIG.
Figure 9 is an enlarged schematic view of the lead, and Figure 11 is a yarn bundle showing the relationship between load impedance (ZL) and transmission line impedance (ZOs ZT). . 1...Semiconductor chip, 2,9...Metal film, 3.27
...Bonding wire, 4,23...Conductor, 5...
Signal wiring, 6... Constant potential wiring, 7... External constant potential wiring, 8... Cap, lO... Actor lead, 1
1... Connection wiring, 12... Electric force lines, 13.25.
...External terminal, 21...Load, 22...Transmission line,
24... Connector wire, 26... Low pass filter, 100... Board, 101... Cavity (recessed part). Figure 2 Figure Figure Figure 9 Figure Figure Figure Figure Figure
Claims (11)
と、 前記半導体チップが搭載される領域に金属膜が形成され
ている基板と、 前記外部端子と基板に形成された複数の導体を電気的に
接続するための複数のワイヤと、前記基板内に位置し、
前記半導体チップの主面と垂直な方向に延在しており、
その上端が前記導体と接続している複数の配線導体と、 前記配線導体を囲むように基板内に形成されている別の
複数の配線導体と、 前記半導体チップ,ワイヤ,金属膜,導体を封止するた
めの金属キャップからなることを特徴とする半導体装置
。1. A semiconductor chip having a circuit and external terminals formed on its main surface, a substrate having a metal film formed in an area on which the semiconductor chip is mounted, and a plurality of conductors formed on the external terminals and the substrate electrically connected to each other. a plurality of wires located within the substrate for connecting;
Extending in a direction perpendicular to the main surface of the semiconductor chip,
A plurality of wiring conductors whose upper ends are connected to the conductor, another plurality of wiring conductors formed in the substrate so as to surround the wiring conductors, and sealing the semiconductor chip, wire, metal film, and conductor. A semiconductor device comprising a metal cap for stopping the device.
く形成されていることを特徴とする特許請求の範囲第1
項記載の半導体装置。2. Claim 1, wherein the metal cap is formed thicker at a central portion than at a peripheral portion thereof.
1. Semiconductor device described in Section 1.
ル(Ni),金(Au)をメッキにより形成したもので
あることを特徴とする特許請求の範囲第1項記載の半導
体装置。3. 2. The semiconductor device according to claim 1, wherein the metal film is formed by plating nickel (Ni) and gold (Au) on a tungsten (W) film.
ことを特徴とする特許請求の範囲第1項記載の半導体装
置。4. 2. The semiconductor device according to claim 1, wherein the plurality of conductors are made of a tungsten (W) film.
ことを特徴とする特許請求の範囲第1項記載の半導体装
置。5. 2. The semiconductor device according to claim 1, wherein the wiring conductor is mainly made of tungsten (W).
側に形成されていることを特徴とする特許請求の範囲第
1項記載の半導体装置。6. 2. The semiconductor device according to claim 1, wherein at least one of the wiring conductors is formed outside the substrate.
許請求の範囲第1項記載の半導体装置。7. 2. The semiconductor device according to claim 1, wherein the wiring conductor has a cylindrical shape.
複数の別の配線導体と前記金属膜の一部はほぼ平行に延
在していることを特徴とする特許請求の範囲第1項記載
の半導体装置。8. Claim 1, wherein the wiring conductor, a plurality of other wiring conductors formed to surround the wiring conductor, and a part of the metal film extend substantially parallel to each other. Semiconductor equipment.
を特徴とする特許請求の範囲第1項記載の半導体装置。9. 2. The semiconductor device according to claim 1, wherein a Chebyshev filter is attached to the conductor.
たことを特徴とする特許請求の範囲第9項記載の半導体
装置。10. 10. The semiconductor device according to claim 9, further comprising a wire attached on the Chebyshev filter.
であることを特徴とする特許請求の範囲第9項記載の半
導体装置。11. 10. The semiconductor device according to claim 9, wherein the Chebyshev filter is a tungsten film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1613589A JPH02198158A (en) | 1989-01-27 | 1989-01-27 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1613589A JPH02198158A (en) | 1989-01-27 | 1989-01-27 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02198158A true JPH02198158A (en) | 1990-08-06 |
Family
ID=11908054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1613589A Pending JPH02198158A (en) | 1989-01-27 | 1989-01-27 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02198158A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5796165A (en) * | 1996-03-19 | 1998-08-18 | Matsushita Electronics Corporation | High-frequency integrated circuit device having a multilayer structure |
US5825084A (en) * | 1996-08-22 | 1998-10-20 | Express Packaging Systems, Inc. | Single-core two-side substrate with u-strip and co-planar signal traces, and power and ground planes through split-wrap-around (SWA) or split-via-connections (SVC) for packaging IC devices |
US6509641B2 (en) * | 2000-05-24 | 2003-01-21 | Matsushita Electric Industrial Co., Ltd. | High-frequency signal amplification device |
JP2005019449A (en) * | 2003-06-23 | 2005-01-20 | Kyocera Corp | Semiconductor device |
JP2007500441A (en) * | 2003-07-30 | 2007-01-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ground arch for wire bond ball grid array |
JP2007189241A (en) * | 1999-02-25 | 2007-07-26 | Formfactor Inc | Integrated circuit interconnect system |
-
1989
- 1989-01-27 JP JP1613589A patent/JPH02198158A/en active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5796165A (en) * | 1996-03-19 | 1998-08-18 | Matsushita Electronics Corporation | High-frequency integrated circuit device having a multilayer structure |
US5825084A (en) * | 1996-08-22 | 1998-10-20 | Express Packaging Systems, Inc. | Single-core two-side substrate with u-strip and co-planar signal traces, and power and ground planes through split-wrap-around (SWA) or split-via-connections (SVC) for packaging IC devices |
JP2007189241A (en) * | 1999-02-25 | 2007-07-26 | Formfactor Inc | Integrated circuit interconnect system |
US6509641B2 (en) * | 2000-05-24 | 2003-01-21 | Matsushita Electric Industrial Co., Ltd. | High-frequency signal amplification device |
JP2005019449A (en) * | 2003-06-23 | 2005-01-20 | Kyocera Corp | Semiconductor device |
JP2007500441A (en) * | 2003-07-30 | 2007-01-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ground arch for wire bond ball grid array |
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