JPH02166538A - Memory access control system - Google Patents
Memory access control systemInfo
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- JPH02166538A JPH02166538A JP32502888A JP32502888A JPH02166538A JP H02166538 A JPH02166538 A JP H02166538A JP 32502888 A JP32502888 A JP 32502888A JP 32502888 A JP32502888 A JP 32502888A JP H02166538 A JPH02166538 A JP H02166538A
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Abstract
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術と発明が解決しようとする課題課題を解決す
るための手段
作用
実施例
発明の効果
〔概要〕
複数個の主記憶装置（ＭＳＵ １〜４）を有し、アクセ
ス源（Ａ、Ｂ、〜Ｎ）からのアクセス要求の上記複数個
の主記憶装置（ＭＳＵ １〜４）に対する発信の可否を
、競合条件を検査して制御する主記憶制御ユニット（Ｍ
ＣＵ）を有する計算機システムにおけるメモリアクセス
制御方式に関し、
主記憶装置（ＭＳＬｌ １〜４）の設置台数に応じて、
主記憶制御ユニット（ＭＣＵ）を経済的に構成すること
。[Detailed Description of the Invention] [Table of Contents] Overview Industrial Application Fields Prior Art and Problems to be Solved by the Invention Means for Solving the Problems Actions Examples Effects of the Invention [Summary] Plural Main Memory Devices (MSUs 1 to 4), and checks race conditions to determine whether access requests from access sources (A, B, to N) can be sent to the plurality of main storage devices (MSUs 1 to 4). Main memory control unit (M
Regarding the memory access control method in a computer system with CU), depending on the number of installed main storage devices (MSL1 to 4),
To economically configure a main memory control unit (MCU).
及び、ブロックアクセス時のブロックアクセスの終了を
検出する回路を主記憶装置（ＭＳＵ １〜４）単位に設
けた時のりピータビリティを保障することを目的とし、
（１）上記主記憶制御ユニッＩ−（ＭＣＵ）を上記主記
憶装置（ＭＳＩＩ １〜４）に対応させて、同一で、複
数個の主記憶制御ユニッｌ−（ＭＣＵＩ〜４）に分割し
、上記主記憶装置（ＭＳＵ ｌ〜４）単位にリクエスト
発信の可否を制御するように構成する。（２）上記メモ
リアクセス制御方式であって、単位データ長の複数倍の
ブタ長のアクセスであるブロックアクセスを行うのに、
該ブロックアクセスデータを、単位データ長のアクセス
単位（Ｄ１〜Ｄ４）に分割し、各アクセス単位を別々に
、対応する主記憶装置（ＭＳＵ １〜４）に対するアク
セス要求として、上記主記憶制御装置（ＭＳＵ １〜４
）に対応して設けた主記憶制御ユニット（ＭＣＵ１〜４
）から発信■し、各主記憶制御ユニット（ＭＣＵ１〜４
）に、他の主記憶制御ユニッｌ−（ＭＣＵＩ〜４）にお
ける上記アクセス要求の発信■を示すフラグ（ＰＩ〜Ｆ
４）を保存するテーブルを備え、全てのアクセス単位の
アクセス要求の発信■が終了した時点を検出してブロッ
クアクセスの終了■とする機構を設けて、各主記憶制御
ユニット（ＭＣＵ１〜４）内の、該テーブルに対して、
自身のアクセス要求の発信を示すフラグ（ＰＩ〜Ｆ４）
を、該テーブルの中の固定した位置に割り付けるように
構成する。The purpose of this is to ensure repeatability when a circuit for detecting the end of block access at the time of block access is provided in each main memory unit (MSU 1 to 4), (1) the main memory control unit I- (MCU) is divided into a plurality of identical main memory control units l-(MCUI~4) corresponding to the main memory units (MSII 1~4), and the main memory units (MSU I~4) It is configured to control whether or not requests can be sent on a per-unit basis. (2) In the above memory access control method, when performing block access, which is access with a length that is multiple times the unit data length,
The block access data is divided into access units (D1 to D4) each having a unit data length, and each access unit is separately sent to the main storage controller (MSU 1 to D4) as an access request to the corresponding main storage device (MSU 1 to 4). MSU 1-4
) Main memory control units (MCU1-4
) from each main memory control unit (MCU1 to MCU4).
), a flag (PI~F
4), and a mechanism for detecting the point in time when the transmission of access requests for all access units ends and ending the block access. For this table,
Flag indicating transmission of own access request (PI to F4)
is configured to be allocated to a fixed position within the table.
本発明は、複数個の主記憶装置（ＭＳ［Ｉ １〜４）を
有し、アクセス源（Ａ、Ｂ、〜Ｎ）からのアクセス要求
の上記複数個の主記憶装置（？’１ＳＩＩ １〜４）に
対する発信の可否を、競合条件（プライオリティ）を検
査して制御する主記憶制御ユニット （ＭＣＵ）を有す
る計算機システムにおけるメモリアクセス制御方式に関
する。The present invention has a plurality of main storage devices (MS[I 1 to 4), and the plurality of main storage devices (?'1SII 1 to 4) receive access requests from access sources (A, B, to N). The present invention relates to a memory access control method in a computer system having a main memory control unit (MCU), which controls whether or not a call can be made by checking a competition condition (priority).
最近の計算機システムによるデータ処理の多様化に伴っ
て、ユーザの需要も様々で、様々な台数の主記憶装置（
ＭＳＵ）を持つ計算機システムが要求されており、該ユ
ーザの要求に、柔軟に、且つ経済的に対応できるメモリ
アクセス制？７１１方式が必要とされる。With the diversification of data processing by recent computer systems, user demands have also varied, and the number of main storage devices (
There is a need for a computer system with a memory access system (MSU) that can respond flexibly and economically to the needs of users. G.711 method is required.
〔従来の技術と発明が解決しようとする課題〕第３図は
従来のメモリシステムの構成例を示した図である。[Prior art and problems to be solved by the invention] FIG. 3 is a diagram showing an example of the configuration of a conventional memory system.
先ス、アクセス源Ａ、Ｂ、 ・・Ｎ２がらのアクセス
要求は、主記憶制御ユニッｌ−（ＭＣＵ）３のリクエス
トキュー３１に蓄えられ、１個宛ポート３２に取り出さ
れると、複数個のボート３２がらのアクセス要求が、ビ
ジーチエツクテーブル３３を同時に参照して、該アクセ
ス先の領域がビジー（アクセス中）かどうかのビジーチ
エツクが行われる。Access requests from access sources A, B, . . . 32 access requests refer to the busy check table 33 at the same time, and a busy check is performed to determine whether the access destination area is busy (currently being accessed).
このとき、例えば、複数個のアクセス領域をアクセスす
る後述のブロックアクセスにおいては、アクセスされる
全領域が空いていることが認識された後、優先順位論理
回路（ＰＬ） ３４において、他のアクセス源２からの
リクエストとの競合が調べられ、該競合条件をクリアし
たリクエストのみが、主記憶装置（ＭＳＵ） ｌをアク
セスするように制御される。At this time, for example, in a block access to be described later in which multiple access areas are accessed, after it is recognized that all areas to be accessed are empty, the priority logic circuit (PL) 34 selects another access source. The conflict with the request from 2 is checked, and only the request that clears the conflict condition is controlled to access the main storage unit (MSU) 1.
上記のような従来方式においては、主記憶装置（ＭＳＵ
） １が複数個の主記憶装置（ＭＳＵ １〜）■がら構
成されている場合、これらのビジー管理が唯一つのビジ
ーチェンクテーブル３３で一括して行われていた為、該
主記憶装置（ＭＳＵ １〜）ｌの台数が多い場合も、少
ない場合も、核上記憶制御ユニット（ＭＣＵ）３を構成
するハードウェア量、例えば、高集積回路（ＬＳＩ）の
数は変わらず、該システムに接続される主記憶装置（１
’ｌｓＵ １〜）１の台数が少ない場合、コストの点で
無駄が大きいという問題があった。In the conventional system as described above, the main storage unit (MSU
) 1 consists of a plurality of main storage devices (MSU 1 to 1 to) Regardless of whether the number of l is large or small, the amount of hardware that constitutes the nuclear storage control unit (MCU) 3, for example, the number of highly integrated circuits (LSI), remains the same and the number of LSIs connected to the system remains the same. main memory (1
When the number of 'lsU1~)1 is small, there is a problem that there is a large waste in terms of cost.
本発明は上記従来の欠点に鑑み、複数個の主記憶装置（
ＭＳＵ １〜４）を有し、アクセス源（Ａ、Ｂ、〜Ｎ）
からのアクセス要求の上記複数個の主記憶装置（ＭＳＩ
Ｊ １〜４）に対する発信の可否を、競合条件を検査し
て制御する主記憶制御ユニッｌ−（ＭＣＵ）を有する計
算機システムにおいて、主記憶装置（ＦＩＳＵ １〜４
）の設置台数に応じて、主記憶側ｔ２ｕユニット（ＭＣ
ＬＩ）を経済的に構成すること、及び、ブロックアクセ
ス時のブロックアクセスの終了を検出する回路を主記憶
制御ユニット（１’１ｃＵｌ〜４）単位に設けた時の、
該回路のりピークビリティを保障するメモリアクセス制
御方式を提供することを目的とするものである。In view of the above-mentioned conventional drawbacks, the present invention provides a plurality of main storage devices (
MSUs 1-4) and access sources (A, B, ~N)
The plurality of main storage devices (MSI) for access requests from
In a computer system having a main memory control unit (MCU) that controls whether or not to send calls to FISUs 1 to 4) by checking race conditions, the main storage unit (FISU 1 to 4)
) main memory side t2u unit (MC
LI) is configured economically, and when a circuit for detecting the end of block access at the time of block access is provided in each main memory control unit (1'1cUl to 4),
The object of the present invention is to provide a memory access control method that guarantees the peakability of the circuit.
第１図は本発明のメモリアクセス制御方式の原理図であ
る。FIG. 1 is a diagram showing the principle of the memory access control system of the present invention.
上記問題点は下記の如くに構成されたメモリアクセス制
御方式によって解決される。The above problem is solved by a memory access control system configured as follows.
（＋１ 複数個の主記憶装置（ＭＳＩＪ ｌ〜４）Ｉ
ｆ存し、アクセス源（Ａ、Ｂ、〜Ｎ） ２からのアクセ
ス要求の上記複数個の主記憶装置（１’ｌｓＵ １〜４
）１に対する発信の可否を、競合条件を検査して制御す
る主記す、ｑ制御ユニット（ＭＣＵ）を有する計算機シ
ステムにおいて、
上記主記憶制御ユニ・ン） （ＭＣＵ）を上記主記憶装
置（ＭＳＵ１〜４） １に対応させて、同一で、複数個
の主記憶制御ユニッｌ−（ＭＣ１１４）４に分割し、上
記主記憶装置（ＭＳＵ １〜４）１単位にリクエスト発
信の可否を制御するように構成する。(+1 Multiple main storage devices (MSIJ 1 to 4) I
f exists, and the plurality of main storage devices (1'lsU 1-4) of access requests from access sources (A, B, ~N) 2
) 1, the main memory control unit (MCU) is connected to the main memory unit (MSU1~ 4) Corresponding to 1, the main memory control unit 1-(MC114) is divided into a plurality of identical main memory control units 1-(MC114) 4, and the ability to send requests is controlled for each main memory unit (MSU 1 to 4). Configure.
（２）上記メモリアクセス制御方式であって、単位デー
タ長の複数倍のデータ長のアクセスであるブロックアク
セスを行うのに、
該ブロックアクセスデータを、単位データ長のアクセス
単位（ＤＩ−０４）に分割し、各アクセス単位を別々に
、対応する主記憶装置（ＭＳＵ１〜４） １に対するア
クセス要求として、上記主記憶制御装置（ＭＳＵ １〜
４）１に対応して設けた主記憶制御ユニット（ＭＣ０１
〜４）４から発信■し、
各主記憶制御ユニット（ＭＣ１１〜４）４に、他の主記
憶制御ユニット（ＭＣＵ １〜４）４における上記アク
セス要求の発信■を示すフラグ（Ｆ１〜Ｆ４）を保存す
るテーブル４３を備え、全てのアクセス単位のアクセス
要求の発信■が終了した時点を検出してブロックアクセ
スの終了■とする機構を設けて、各上記１．ａ制御ユニ
ット（ＭＣＵ ｌ〜４）４内の、該テブル４３に対して
、自身のアクセス要求の発信を示すフラグ（１７１〜Ｆ
４）を、該テーブル４３の中の固定した位置に割り付け
るように構成する。(2) In the above memory access control method, when performing block access which is access with a data length that is multiple times the unit data length, the block access data is divided into access units (DI-04) of the unit data length. The main storage controllers (MSUs 1 to 4) divide each access unit into multiple access units and separately send each access unit as an access request to the corresponding main storage unit (MSUs 1 to 4).
4) Main memory control unit (MC01) provided corresponding to 1.
~4) A flag (F1 to F4) is sent from 4 and sent to each main memory control unit (MC11 to 4) 4 to indicate the transmission of the above access request in another main memory control unit (MCU 1 to 4) 4. A table 43 is provided for storing the access requests in each access unit, and a mechanism is provided to detect the point in time when the transmission of access requests for all access units (2) is completed and to determine the end of the block access (2). Flags (171 to F
4) is configured to be allocated to a fixed position in the table 43.
即ち、本発明によれば、複数個の主記憶装置（台Ｓｌｌ
１〜４）を有し、アクセスｉ（Ａ、Ｂ、〜Ｎ）からの
アクセス要求の上記複数個の主記憶装置（ＭＳＩＪ １
〜４）に対する発信の可否を、競合条件（プライオリテ
ィ）を検査して制御する主記憶制御ユニット（肛υ）を
有する計算機システムにおいて、上記複数個の主記憶装
置（ＭＳＵ １〜４）に対応させて、ビジーチェンクテ
ーブルを分割し、主記憶制御ユニット（ＭＣｔｌ）を該
主記憶装置（ＦＩＳＵ ｌ〜４）ニ対して、１対１にす
る。That is, according to the present invention, a plurality of main storage devices (Sll
1 to 4), and the plurality of main storage devices (MSIJ 1
-4) In a computer system having a main memory control unit (anchor) that controls whether or not to send a message by checking a competition condition (priority), the plurality of main memory devices (MSUs 1 to 4) are made to correspond to each other. Then, the busy change table is divided, and the main memory control unit (MCtl) is made one-to-one for each main memory device (FISU 1-4).
該主記憶制御ユニット（ＭＣＵ）は独立してアクセスを
行い、物理的にも独立した高集積回路（ＬＳＩ）で構成
する。The main memory control unit (MCU) is accessed independently and is constructed of physically independent highly integrated circuits (LSIs).
このようにすることで、例えば、主記憶装置（ＭＳｕ）
が２台のシステムでは、主記憶制御ユニット（ＭＣＵ）
を２個とし、主記憶装置（ＭＳＵ）が１台のときは、該
主記憶制御ユニット（ＭＣ［Ｉ）を１個というように、
システム構成に応じて、該主記憶制御ユニット（ＭＣＬ
Ｉ）の高集積口ｉ （ＬＳＩ）の数を削減することがで
き、システムのコストパーフォーマンスを向上させるこ
とができる。By doing this, for example, the main storage device (MSu)
In a system with two machines, the main memory control unit (MCU)
When there are two main memory units (MSU), there is one main memory control unit (MC[I), and so on.
Depending on the system configuration, the main memory control unit (MCL)
I) The number of highly integrated ports i (LSI) can be reduced, and the cost performance of the system can be improved.
次に、複数個の連続した領域へのアクセスをブロックア
クセスと呼ぶと、本システムにおいて、該ブロックアク
セスを行う場合には、アドレスの存在する主記憶装置（
ＭＳＵ）に対して、該リクエストをふり分け、ばらばら
にアクセスを行うことになる。Next, if access to multiple consecutive areas is called block access, in this system, when performing the block access, the main memory where the address exists (
The requests will be distributed to the MSUs and accesses will be made separately.
そして、上記分割された各リクエストが全てアクセスを
終了した時点を、該ブロックアクセスの終了とする。Then, the time when all of the divided requests have finished accessing the block is defined as the end of the block access.
このとき、各主記憶制御ユニット（ＭＣＵＩ〜）がアク
セスを終えたかどうかを管理する為のテーブルが必要と
なるが、ここでは、これをスコアボドと呼ぶことにする
。At this time, a table is required to manage whether each main memory control unit (MCUI~) has finished accessing, but here this will be referred to as a score board.
各主記憶制御ユニット（ＭＣＵ １〜）はアクセスが終
了すると、上記スコアボードにフラグ（Ｆｌ〜）を立て
、アクセスすべき主記憶制御ユニット（ＭＣ０１〜）の
スコアボードに、上記フラグ（Ｆｌ〜）が全て立てば、
該ブロックアクセスのオペレーションの終了と判断し、
次のアクセスを取り込むように動作する。When each main memory control unit (MCU1~) completes the access, it sets a flag (Fl~) on the scoreboard, and sets the flag (Fl~) on the scoreboard of the main memory control unit (MC01~) to be accessed. If all stand,
Determining that the block access operation has ended,
Operates to capture the next access.
本発明においては、このスコアボードを各主記憶制御ユ
ニット（ＭＣＵ１〜）毎に設け、それぞれからの対応す
る主記憶装置（ＭＳＵ １〜）へのアクセスを終了した
ことを示す信号（ＰＯＲＴ ＲＥＬ ＭＣＵ １〜）■
を全ての主記憶制御ユニッｌ−（ＭＣＵＩ〜）にブロー
ドキャストし、各主記憶制御ユニット（ＭＣＵ １〜）
で、独立に、全ての主記憶制御ユニット （ＭＣＵ１〜
）からのアクセスの終了を認識できるように構成する。In the present invention, this scoreboard is provided for each main memory control unit (MCU 1 -), and a signal (PORT REL MCU 1 - ~) ■
is broadcast to all main memory control units (MCUI~), and each main memory control unit (MCU1~)
All main memory control units (MCU1~
) so that it can recognize the end of access.
このとき、該スコアボードを含めたブロックアクセスの
終了をチエツクする回路（スコアボードユニット）を、
各主記憶制御ユニット（ＭＣＵ１〜）で同じ構成とする
ことで、該回路の高集積化（ＬＳＩ化）時のりビータビ
リティを得ることができる。At this time, a circuit (scoreboard unit) that checks the completion of block access including the scoreboard is
By having the same configuration in each main memory control unit (MCU1~), it is possible to obtain stability when the circuit is highly integrated (LSI).
従って、システムの構成に応じて、該主記憶制御ユニッ
ト（？’ＩＣＵ １〜）を増減でき、且つ、該主記憶制
御ユニット（ＭＣＵ １〜）にリピータビリティを持た
せることで、システムのコストパーフォーマンスを向上
させることができる効果がある。Therefore, depending on the system configuration, the main memory control units (?'ICU 1~) can be increased or decreased, and by providing repeatability to the main memory control units (MCU 1~), the cost efficiency of the system can be improved. This has the effect of improving performance.
以下本発明の実施例を図面によって詳述する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
前述の第１図が本発明のメモリアクセス制御方式の原理
図であり、（ａ）は主記憶制御ユニッｌ−（ＭＣ０１〜
）の全体の構成を示し、（ｂ）はスコアボードユニット
の原理構成を示し、第２図は本発明の一実施例を説明す
る図であって、（ａ）はブロックアクセスの終了の判定
を一括管理で行う場合の概念を示し、（ｂｌ）〜（ｂ３
）は、ブロックアクセスの終了判定回路の個別管理の例
を示しており、主記憶制御ユニット（ＭＣ０１〜）４を
、主記憶装置（ＭＳＵ １〜）１対応に分割して設け、
且つ、各主記憶制御ユニット（ＭＣＩ １〜）４の構成
にリピータビリティを持たせる手段が本発明を実施する
のに必要な手段である。尚、全図を通して同じ符号は同
じ対象物を示している。The above-mentioned FIG.
) shows the overall configuration of the scoreboard unit, (b) shows the principle configuration of the scoreboard unit, and FIG. 2 is a diagram illustrating an embodiment of the present invention. The concept of collective management is shown, and (bl) to (b3)
) shows an example of individual management of the block access end determination circuit, in which the main memory control unit (MC01~) 4 is divided and provided corresponding to the main memory device (MSU 1~) 1,
In addition, means for providing repeatability in the configuration of each main memory control unit (MCI 1 to) 4 are necessary means for implementing the present invention. Note that the same reference numerals indicate the same objects throughout the figures.
以下、第１図、第２図によって本発明のメモリアクセス
制御方式を説明する。The memory access control system of the present invention will be explained below with reference to FIGS. 1 and 2.
先ず、本発明においては、第１図（ａ）に示しているよ
うに、ビジーチエツクテーブル４１を主記憶装置（ＭＳ
Ｕ １〜）１対応に分割して設け、その後に、優先順位
論理回路（ＰＬ） ４２を付加して、主記憶制御ユニッ
ｌ−（ＭＣＵＩ〜）４を構成する。First, in the present invention, as shown in FIG. 1(a), the busy check table 41 is stored in the main memory (MS).
A main memory control unit 1-(MCUI-)4 is constructed by dividing and providing U1-)1 correspondingly, and then adding a priority logic circuit (PL) 42.
このように構成することで、主記憶装置（ＭＳＩＩ １
〜）１に対するアクセスの発信の可否の制御を、該主記
憶装置（ＭＳＩＪ １〜）■対応に個別に行うことがで
きる。With this configuration, the main memory (MSII 1
~) 1 can be individually controlled for each main storage device (MSIJ 1 ~) 1.
従って、システムに接続される主記憶装置（ＭＳＵ１〜
）■に対応して、本発明の主記憶側４２１１ユニット（
ＭＣＵ１〜）４を設けることで、システムの構成に柔軟
に対応させることができるようになる。Therefore, the main storage devices (MSU1 to
) Corresponding to ■, the main memory side 4211 unit of the present invention (
By providing the MCUs 1 to 4, it becomes possible to flexibly adapt to the system configuration.
次に、本発明のメモリシステムの構成、制御を更に、詳
細に説明する。Next, the configuration and control of the memory system of the present invention will be explained in more detail.
第３図で説明した従来のメモリアクセスの一括管理方式
が、複数個のアクセス源（Ａ 、 Ｂ 、〜Ｎ） ２に
対応して、リクエストキュー３１．ボート３２を備え、
該ボート３２に読み出された複数個のリクエストについ
て、ビジーチエツクテーブル３３によるビジーチエ・ツ
クがＯＫで、且つ、優先順位論理回路（ＰＬ） ３４に
よるプライオリティが取られたリクエストに対して「ア
クセスＧｏ Ｊが出力されていたと同じ過程で、本発明
の主記憶装置（ＭＳｔｌ １〜）１に対応して分割設置
されている主記憶制御ユニフト（？ｌＣ０１〜）４にも
、複数個のアクセス源（Ａ、Ｂ、〜Ｎ） ２に対応して
、入力レジスタ（Ａ、Ｂ、〜Ｎ） ４帆及び、スコアボ
ード（Ａ、Ｂ、〜Ｎ）４３を備えている。In the conventional memory access collective management method explained in FIG. 3, request queues 31 . Equipped with boat 32,
Regarding the plurality of requests read out to the boat 32, if the busy check by the busy check table 33 is OK and the request is prioritized by the priority logic circuit (PL) 34, "Access Go J" is executed. In the same process, a plurality of access sources (A , B, ~N) 4 input registers (A, B, ~N) and a scoreboard (A, B, ~N) 43 are provided.
ここで、例えば、アクセス源Ａから、１つの主記憶装置
（ＭＳＵ １〜）１に対する単位データのアクセスがあ
った場合には、第３図で説明したボートＡ ３２から、
該当する主記憶制御ユニッｌ−（ＭＣＵＩ〜）４の人力
レジスタＡ ４０に該リクエストが設定され、ビジーチ
エツクテーブル４１が参照されて、該当アドレスの領域
が゛空き′の場合には、次の優先順位論理回路（ＰＬ）
４２で他のアクセス源（Ｂ、〜Ｎ） ２からのリクエ
ストとのプライオリティがとられて、該当の主記憶装置
（ＭＳＩＩ ］〜）ｌに「アクセスＧＯＪ信号■を出力
する。Here, for example, if there is a unit data access to one main storage device (MSU 1~) 1 from the access source A, from the boat A 32 explained in FIG. 3,
The request is set in the manual register A 40 of the corresponding main memory control unit l-(MCUI~) 4, the busy check table 41 is referenced, and if the area of the corresponding address is "vacant", the next priority Rank logic circuit (PL)
At step 42, priority is given to requests from other access sources (B, .about.N) 2, and an "access GOJ signal 2" is output to the corresponding main storage device (MSII) 1.
同様にして、前述のブロックアクセスの場合には、例え
ば、アクセス源Ａからブロックアクセスであると、該当
ボートＡからのリクエストデータが、例えば、４分割さ
れ、対応する主記憶装置儲ＳＯ１〜４） １に対応して
設けられている主記憶制御ユニット（ＭＣ０１〜４）４
の該当の入力レジスタＡ４０の全てが゛空き゛である条
件をとって、それぞれの人力レジスタＡ ４０に設定さ
れる。Similarly, in the case of the block access described above, for example, if the block access is from access source A, the request data from the corresponding boat A is divided into, for example, four parts, and the corresponding main memory storage SO1-4) Main memory control unit (MC01-4) 4 provided corresponding to 1
is set in each manual register A 40 on the condition that all the corresponding input registers A 40 are "empty".
以後、それぞれの主記憶制御ユニッｌ−（？’ＩＣＵｌ
〜）４において、独立に、ビジーチエツクテーブル４１
によるビジーチエツク、及び、優先順位論理回路（ＰＬ
） ４２によるプライオリティが得られると、該当の主
記憶装置（ＭＳＩＩ １〜）１に「アクセスＧＯＪ信号
■を出力すると共に、第２図（ａ）に示した、アクセス
源Ａに対応するスコアボードＡ４３の対応ビットをセン
トする。Thereafter, each main memory control unit l-(?'ICUl
~) 4, independently the busy check table 41
busy check and priority logic circuit (PL
) 42 is obtained, the access GOJ signal ■ is output to the corresponding main storage device (MSII 1 to) 1, and the scoreboard A 43 corresponding to the access source A shown in FIG. 2(a) is output. Cent the corresponding bits of.
こうして、該アクセス源Ａからのブロックアクセス対象
の全て（本例では、４個の主記憶装置（ＭＳυ１〜４）
）の主記憶制御ユニット（ＭＣＵ１〜）４からのフラグ
（Ｆｌ、Ｆ２．〜）がスコアボードＡ ４３にセットさ
れ、該分割されたリクエストの全てのアクセスが終了し
た時点を、例えば、第１図（ｂ）に示した論理回路で検
出し、該スコアボードＡ ４３をクリア（リセット）す
ると共に、上記入力レジスタＡ４０をクリアして、該ア
クセス源Ａからの次のリクエストを取り込むように動作
する。In this way, all of the block access targets from the access source A (in this example, the four main storage devices (MSυ1 to 4)
The flags (Fl, F2.~) from the main memory control units (MCU1~) 4 of ) are set on the scoreboard A 43, and the point in time when all accesses of the divided requests have been completed is indicated, for example, in FIG. It is detected by the logic circuit shown in (b), and operates to clear (reset) the scoreboard A 43, clear the input register A 40, and take in the next request from the access source A.
このような動作が、複数個のアクセス源（＾３Ｂ、〜Ｎ
） ２からリクエストに対して、主記憶装置（ＭＳ［１
１，２，〜）１に対応して設けられている主記憶制御ユ
ニット（ＭＣＩＪＩ〜）４において、アクセス源対応の
人力レジスタ（＾、Ｂ、〜Ｎ） ４０．スコアボード（
ＡＩｉ、〜Ｎ）４３を用いて並列に動作する。Such an operation causes multiple access sources (^3B, ~N
) 2, the main memory (MS[1
In the main memory control unit (MCIJI~) 4 provided corresponding to 1, 2, ~) 1, a manual register (^, B, ~N) corresponding to the access source 40. score board(
AIi, ~N) 43 are used to operate in parallel.
然しなから、第２図（ａ）に示した、アクセス源に対応
して、システムに１個のスコアボードを設ける例では、
スコアボード（Ａ、Ｂ、〜Ｎ）４３を含む論理回路と、
入力レジスタ（Ａ、Ｂ、〜Ｎ）４０ビジチエツクテーブ
ル４１．優先順位論理回路４２を含む回路とが別々の高
集積回路（ＬＳＩ）となり、図示されている如くに、所
謂、「高集積回路（ＬＳＩ）間２クロス」結線となって
、その高集積回路（ＬＳＩ）間の論理遅延の点で不利で
ある。However, in the example shown in FIG. 2(a) where one scoreboard is provided in the system corresponding to the access source,
a logic circuit including a scoreboard (A, B, ~N) 43;
Input registers (A, B, ~N) 40 Visit check table 41. The circuit including the priority logic circuit 42 is a separate highly integrated circuit (LSI), and as shown in the figure, a so-called "two-cross connection between the highly integrated circuits (LSIs)" is established to connect the highly integrated circuit (LSI). This is disadvantageous in terms of logic delay between LSIs.
そこで、本発明においては、主記憶装置（ｈｓｕ １゜
２、〜）■に対応して設けられている各主記憶制御ユニ
ット０１ＣＵ ｌ〜）４からのブロックアクセス終了信
号■を、互いに他の主記憶制御ユニット（ＭＣ０１〜）
４にブロードキャストし、それぞれにスコアボード（Ａ
、Ｂ、〜Ｎ）４３を設けて、第１図（ｂ）に示した論理
を構成する。本図において、バイパス回路は、各主記憶
制御ユニット（ＭＣＵ１〜）４において、プライオリテ
ィが得られたとき、主記憶装置（ＭＳｔｌ １，２．〜
）■側に、即、発信できる場合のルートを示している。Therefore, in the present invention, the block access completion signal (2) from each main memory control unit (01CU1~)4 provided corresponding to the main memory device (hsu1゜2,~)■ is transmitted to each other. Memory control unit (MC01~)
4, and each has a scoreboard (A
, B, -N) 43 to configure the logic shown in FIG. 1(b). In this figure, when a priority is obtained in each main memory control unit (MCU1~) 4, the bypass circuit connects the main memory devices (MStl 1, 2...
)■ side shows the route when you can make an immediate call.
このように、各主記憶装置（ＭＳＵｌ、２．〜）１対応
にスコアボード４３を設ける場合、
ｌ） 前述の各ユニットのプライオリティがとれたこと
を示す信号（ＰＯＲＴ ＲＥＥＬ ＭＣＵ １〜）■の
論理デイレイは、入力レジスタ４０からビジーチエ７ク
テーブル４１．優先順位論理回路（ＰＬ） ４２を介し
て出力される信号であるので非常にきびしくなる。In this way, when providing the scoreboard 43 corresponding to each main storage device (MSU1, 2.~) 1, l) the logic of the signal (PORT REEL MCU 1~) which indicates that the priority of each unit has been taken as described above; The delay is input from the input register 40 to the busy check table 41. Since the signal is output via the priority logic circuit (PL) 42, it is very strict.
２） 高集積回路（ＬＳＩ）のビン数には制限がある。2) There is a limit to the number of bins in highly integrated circuits (LSI).
３）各高集積回路（ＬＳＩ）は、開発コストの点から、
リピータビリティがあるようにしたい。3) In terms of development cost, each highly integrated circuit (LSI)
I want it to be repeatable.
これらの条件を満たしながら、各主記憶制御ユニット（
ＭＣＵ １〜）４にスコアボードを設ける手段を示した
ものが第２図（ｂｌ）〜（ｂ３）の構成例である。本図
において、“１′〜°４′ は前述のフラグＦ１〜Ｆ４
と同意である。While satisfying these conditions, each main memory control unit (
The configuration examples shown in FIGS. 2(bl) to (b3) show means for providing scoreboards in MCUs 1 to 4. In this figure, "1' to °4' are the flags F1 to F4 mentioned above.
I agree.
本図において、■は前述のブロックアクセス終了信号（
第１図（ｂ）参照）である。In this figure, ■ is the block access end signal (
(See FIG. 1(b)).
（ｂｌ）の例は、各主記憶制御ユニット（ＭＣＵＩ〜）
４を構成する高集積回路（ＬＳＩ）間の配線によって、
該高集積回路（ＬＳＩ）のりビータビリティを保障する
回路例である。The example of (bl) is for each main memory control unit (MCUI~)
By wiring between the highly integrated circuits (LSI) that make up 4,
This is an example of a circuit that ensures the bondability of the highly integrated circuit (LSI).
（ｂ２）の例は、各高集積回路（ＬＳＩ）を識別する識
別子（ＣＩＩＰ−１０） ”ｉ’、各主記憶制御ユニッ
ト（ＭＣ０１〜）４から送られてきたブロックアクセス
終了信号■を、スコアボード４３の予め定められた位置
にセットするようにして、リピータビリティを保障する
ものである。In the example of (b2), the identifier (CIIP-10) "i" that identifies each highly integrated circuit (LSI), the block access end signal ■ sent from each main memory control unit (MC01~) 4, and the score By setting it at a predetermined position on the board 43, repeatability is ensured.
（ｂ３）の例は、各高集積回路（ＬＳＩ）が、スコアボ
ド４３中の自己の位置を固定にする（本例では、一番人
のビット位置）ことでリピータビリティを保障するもの
である。In the example (b3), each highly integrated circuit (LSI) secures repeatability by fixing its own position in the scoreboard 43 (in this example, the bit position of the first person).
アクセス源（Ａ、Ｂ、〜Ｎ）２．リクエストキュー３１
、ポート３２がＮ個あるとすると、前述のように、スコ
アボード４３もＮ個必要になる為、（ｂｌ）の例では、
（ｂ２） 、 （ｂ３）の例に比較して、ピン数がＮ本
多（なり、上記２）の条件で問題が多い。Access source (A, B, ~N)2. Request queue 31
, if there are N ports 32, then N scoreboards 43 are required as described above, so in the example (bl),
Compared to the examples (b2) and (b3), there are many problems under the condition where the number of pins is N (as in 2 above).
又、（ｂ２）の例では、高集積回路（ＬＳＩ）を識別す
る識別子（ＣＩＩＩＰ−１０）による論理の為、その論
理デイレイの点で、上記１）の条件から（ｂｌ） 、
（ｂ３）に劣る。In addition, in the example (b2), since the logic is based on the identifier (CIIIP-10) that identifies a highly integrated circuit (LSI), in terms of the logic delay, from the condition 1) above, (bl),
Inferior to (b3).
そこで、（ｂ３）に示した手段が最も効果的であるので
、本発明においては、この（ｂ３）図に示した構成を採
用することにする。Therefore, since the means shown in (b3) is the most effective, the configuration shown in this figure (b3) is adopted in the present invention.
このように、本発明は、複数個の主記憶装置（ｉＳＯ１
〜４）を有し、アクセス源（Ａ、Ｂ、〜Ｎ）からのアク
セス要求の上記複数個の主記憶装置（ＭＳＵ １〜４）
に対する発信の可否を、競合条件（プライオリティ）を
検査して制御する主記憶制御ユニッｌ−（ＭＣＵ）を有
する計算機システムにおいて、該主記憶制御ユニット（
ＭＣＵ）内のビジーチエツクテーブルを主記憶装置対応
に分割し、それぞれに、優先順位回路（ＰＬ） 、スコ
アボードを付加し、各ユニットでの上記プライオリティ
のとれたことを示す信号■を全ての主記憶制御ユニット
（ＭＣＵ）にブロードキャストして、各主記憶制御ユニ
ット（ＭＣＵ）で独立に、ブロックアクセス終了信号■
を生成するようにし、該ブロックアクセス終了信号■の
生成回路をリピータビリティのある構成とすることで、
システムの構成に対応して、該主記憶制御ユニット（Ｍ
Ｃ（１）を増減させることができ、コストパフォーマン
スの良いメモリシステムを構築できるようにした所に特
徴がある。In this way, the present invention provides a plurality of main storage devices (iSO1
~4), and the plurality of main storage devices (MSUs 1 to 4) for which access requests are received from access sources (A, B, ~N).
In a computer system having a main memory control unit (MCU) that controls whether or not to send a message by checking a competition condition (priority), the main memory control unit (MCU)
The busy check table in the MCU is divided into sections corresponding to the main memory, and a priority circuit (PL) and a scoreboard are added to each section, and the signal ■ indicating that the priority has been taken in each unit is sent to all main memory units. Broadcast to the memory control unit (MCU), each main memory control unit (MCU) independently sends a block access end signal■
By configuring the circuit for generating the block access end signal (■) to have repeatability,
The main memory control unit (M
The feature is that C(1) can be increased or decreased and a memory system with good cost performance can be constructed.
以上、詳細に説明したように、本発明のメモリアクセス
制御方式は、複数個の主記憶装置（ＭＳＵ １〜４）を
有し、アクセス源（Ａ、Ｂ、〜Ｎ）がらのアクセス要求
の上記複数個の主記憶装置（ＭＳＵ １〜４）に対する
発信の可否を、競合条件を検査して制御する主記憶制御
ユニット（ＭＣＵ）を有する計算機システムにおいて、
（１）上記主記憶制御ユニット（ＭＣＵ）を上記主記憶
装置（ＭＳＵ １〜４）に対応させて、同一で。As described above in detail, the memory access control method of the present invention has a plurality of main storage units (MSU 1 to 4), and receives the above-mentioned access requests from access sources (A, B, to N). In a computer system having a main memory control unit (MCU) that controls whether or not to transmit to a plurality of main memory units (MSUs 1 to 4) by inspecting conflict conditions,
(1) The main memory control unit (MCU) is made to correspond to the main memory device (MSU 1 to 4) and is the same.
複数個の主記憶制御ユニット（ＭＣＵ１〜４）に分割し
、上記主記憶装置（ＭＳＵ １〜４）単位にリクエスト
発信の可否を制御するように構成する。（２）上記メモ
リアクセス制御方式であって、単位データ長の複数倍の
データ長のアクセスであるブロックアクセスを行うのに
、該ブロックアクセスデータを、単位データ長のアクセ
ス単位（ＤＩ〜Ｄ４）に分割し、各アクセス単位を別々
に、対応する主記憶装置（ＭＳ０１〜４）に対するアク
セス要求として、上記主記憶制御装置（ＭＳｌ １〜４
）に対応して設けた主記憶制御ユニット（ＭＣＵ１〜４
）から発信■し、各主記憶制御ユニット（ＭＣＵ １〜
４）に、他の主記憶制御ユニット（ＭＣ１ｌ １〜４）
における上記アクセス要求の発信■を示すフラグ（Ｆ１
〜Ｆ４）を保存するテーブルを備え、全てのアクセス単
位のアクセス要求の発信■が終了した時点を検出してブ
ロックアクセスの終了■とする機構を設けて、各主記憶
制御ユニット （？ＩＣ０１〜４）内の、該テーブルに
対して、自身のアクセス要求の発信を示すフラグ（Ｆ１
〜Ｆ４）を、該テブルの中の固定した位置に割り付ける
ようにしたものであるので、システムの構成に応じて、
核上記憶制御ユニ７ ）（ＭＣＩ ｌ〜）を増減でき、
且つ、核上記憶制御ユニット（ＭＣＩ １〜）にリピー
タビリティを持たせることで、システムのコストパーフ
ォ〜マンスを向上させることができる効果がある。It is divided into a plurality of main memory control units (MCU1 to 4), and is configured to control whether or not a request can be issued for each of the main memory units (MSUs 1 to 4). (2) In the above memory access control method, when performing block access which is access with a data length that is multiple times the unit data length, the block access data is divided into access units (DI to D4) of the unit data length. The main storage controllers (MSl 1 to 4
) Main memory control units (MCU1-4
) from each main memory control unit (MCU 1~
4), other main memory control units (MC1l 1 to 4)
A flag (F1) indicating the transmission of the above access request in
~F4) is provided, and a mechanism is provided to detect the point in time when the transmission of access requests for all access units has ended and end the block access. ), the flag (F1
~F4) is assigned to a fixed position within the table, so depending on the system configuration,
It is possible to increase or decrease the nuclear memory control unit 7) (MCI l~),
Furthermore, by providing repeatability to the nuclear storage control units (MCI 1~), there is an effect that the cost performance of the system can be improved.
第１図は本発明のメモリアクセス制御方式の原理図。
第２図は本発明の一実施例を説明する図。
第３図は従来のメモリシステムの構成例を示した図。
である。
２はアクセス源（八ＩＢＩ 〜Ｎ）。
３．４は主記憶制御ユニット（ＭＣＵ）。
３１はリクエストキュー、３２はポート（八＋Ｂ＋ 〜
Ｎ）。
３３．４１はビジーチエツクテーブル。
３４ 、４２は優先順位論理回路（ＰＬ）。
４は主記憶制御ユニッｌ−（ＭＣ［Ｉ Ｏ〜４）。
４０は入力レジスタ（Ａ、Ｂ、〜Ｎ）。
４３はスコアボード（Ａ、Ｂ、〜Ｎ）。
■はプライオリティがとれたことを示す信号（ＰＯＩ？
Ｔ ＲＥＬ ＭＣＵＯ〜）、又は、［アクセスＧｏ Ｊ
信号。
■はブロックアクセスの終了信号、又は、単に、ブロッ
クアクセスの終了。
Ｉ？１．〜Ｆ３．又は、′１゛〜４はフラグ。
ＣＨＩＰ−１０は高集積回路（ＬＳＩ）識別子。
をそれぞれ示す。
図面において、
■は主記憶装置団ＳＵ、又は、ＭＳｏ １〜４）収、。
え、Ｆ？１
ＰＯｆｆｌ Ｆｅ１：Ｌ ＦＭＴ １ｍ ＦＯｌ’ｊＴ
ｌ’ＥＬ水全８月のメモソアフヤス制イエＰ方式ンの
、臂、ヂ里ｍ第
図
（予
の
Ｈｍｈ’径−一
才足来のメ（ＩＪシステムの搏灰イダＩ派示した図第
図FIG. 1 is a diagram showing the principle of the memory access control method of the present invention. FIG. 2 is a diagram illustrating an embodiment of the present invention. FIG. 3 is a diagram showing an example of the configuration of a conventional memory system. It is. 2 is an access source (8 IBI to N). 3.4 is the main memory control unit (MCU). 31 is a request queue, 32 is a port (8+B+ ~
N). 33.41 is the busy check table. 34 and 42 are priority logic circuits (PL). 4 is a main memory control unit l-(MC[IO~4). 40 is an input register (A, B, ~N). 43 is the scoreboard (A, B, ~N). ■ is a signal indicating that the priority has been taken (POI?
T REL MCUO~) or [Access Go J
signal. (2) is a block access end signal, or simply the end of block access. I? 1. ~F3. Or '1' to '4' are flags. CHIP-10 is a highly integrated circuit (LSI) identifier. are shown respectively. In the drawings, (2) represents the main storage unit SU or MSo 1-4). Eh, F? 1 Poffl Fe1:L FMT 1m FOl'jT
l'EL water all August memo Soafyas system IeP system, arm, rim diagram (previous Hmh' diameter - 1 year old me (IJ system's wahai ida I derivation diagram)
Claims (2)
し、アクセス源（Ａ，Ｂ，〜Ｎ）（２）からのアクセス
要求の上記複数個の主記憶装置（ＭＳＵ１〜４）（１）
に対する発信の可否を、競合条件を検査して制御する主
記憶制御ユニット（ＭＣＵ）を有する計算機システムに
おいて、 上記主記憶制御ユニット（ＭＣＵ）を上記主記憶装置（
ＭＳＵ１〜４）（１）に対応させて、同一で、複数個の
主記憶制御ユニット（ＭＣＵ１〜４）（４）に分割し、
上記主記憶装置（ＭＳＵ１〜４）（１）単位にリクエス
ト発信の可否を制御することを特徴とするメモリアクセ
ス制御方式。(1) It has a plurality of main storage devices (MSU1 to 4) (1), and the plurality of main storage devices (MSU1 to 4) receive an access request from an access source (A, B, to N) (2). )(1)
In a computer system having a main memory control unit (MCU) that controls whether or not to send a message by checking race conditions, the main memory control unit (MCU) is connected to the main memory (
Corresponding to MSU1-4)(1), it is divided into a plurality of identical main memory control units (MCU1-4)(4),
A memory access control method characterized by controlling whether or not a request can be sent for each of the main storage devices (MSU1 to MSU4) (1).
タ長の複数倍のデータ長のアクセスであるブロックアク
セスを行うのに、 該ブロックアクセスデータを、単位データ長のアクセス
単位（Ｄ１〜Ｄ４）に分割し、各アクセス単位を別々に
、対応する主記憶装置（ＭＳＵ１〜４）（１）に対する
アクセス要求として、上記主記憶制御装置（ＭＳＵ１〜
４）（１）に対応して設けた主記憶制御ユニット（ＭＣ
Ｕ１〜４）（４）から発信（［１］）し、各主記憶制御
ユニット（ＭＣＵ１〜４）（４）に、他の主記憶制御ユ
ニット（ＭＣＵ１〜４）（４）における上記アクセス要
求の発信（［１］）を示すフラグ（Ｆ１〜Ｆ４）を保存
するテーブル（４３）を備え、全てのアクセス単位のア
クセス要求の発信（［１］）が終了した時点を検出して
ブロックアクセスの終了（［２］）とする機構を設けて
、 各主記憶制御ユニット（ＭＣＵ１〜４）（４）内の、該
テーブル（４３）に対して、自身のアクセス要求の発信
を示すフラグ（Ｆ１〜Ｆ４）を、該テーブル（４３）の
中の固定した位置に割り付けることを特徴とする請求項
１に記載のメモリアクセス制御方式。(2) In the above memory access control method, when performing block access which is access with a data length that is multiple times the unit data length, the block access data is divided into access units (D1 to D4) of the unit data length. The above main storage control units (MSU1 to MSU1 to
4) Main memory control unit (MC) provided corresponding to (1)
U1-4) (4) sends ([1]) the above access request in other main memory control units (MCU1-4) (4) to each main memory control unit (MCU1-4) (4). Equipped with a table (43) that stores flags (F1 to F4) indicating transmission ([1]), the block access is terminated by detecting the point in time when transmission ([1]) of access requests for all access units is completed. ([2]) A flag (F1 to F4) indicating the transmission of its own access request to the table (43) in each main memory control unit (MCU1 to MCU4) (4) is provided. ) is allocated to a fixed position in the table (43).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325028A JP2528954B2 (en) | 1988-12-20 | 1988-12-20 | Memory access control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325028A JP2528954B2 (en) | 1988-12-20 | 1988-12-20 | Memory access control method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02166538A true JPH02166538A (en) | 1990-06-27 |
| JP2528954B2 JP2528954B2 (en) | 1996-08-28 |
Family
ID=18172341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325028A Expired - Lifetime JP2528954B2 (en) | 1988-12-20 | 1988-12-20 | Memory access control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528954B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04153749A (en) * | 1990-10-18 | 1992-05-27 | Fujitsu Ltd | Memory controller and storage |
| JPH04220753A (en) * | 1990-12-20 | 1992-08-11 | Fujitsu Ltd | Shared memory system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60215258A (en) * | 1984-04-11 | 1985-10-28 | Hitachi Ltd | Memory control system |
-
1988
- 1988-12-20 JP JP63325028A patent/JP2528954B2/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| JP2528954B2 (en) | 1996-08-28 |
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