JPH02141022A - Level converting device - Google Patents
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- JPH02141022A JPH02141022A JP63294341A JP29434188A JPH02141022A JP H02141022 A JPH02141022 A JP H02141022A JP 63294341 A JP63294341 A JP 63294341A JP 29434188 A JP29434188 A JP 29434188A JP H02141022 A JPH02141022 A JP H02141022A
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Abstract
Description
本発明は、ＭＩＳ型トランジスタを用いた論理回路用の
、高レベル及び低レベルと振幅とをとる論理信号を、バ
イポーラ型トランジスタを用いた論理回路用の、高レベ
ル及び低レベルと振幅とをとる論理信号にレベル変換す
るレベル変換装置に関する。
（従来の技術］
従来、第２図を伴って次に述べるレベル変換装置が提案
されている。
すなわち、ＭＩＳ型トランジスタを用いた論理回路用の
、高電位レベルｖ１］１及び低電位レベルｖ１．と振幅
１ｖ１１１ ’ＩＬｌとをとる第１の論理信号Ｓ１を
、その高電位レベルＶ１１１側に高電位レベルｖ２１．
及び低電位レベルをとり且つ第１の論理信号Ｓ１の振幅
１Ｖ１ｔ＋ ’ＩＬＩに比し狭い振幅をとる第２の論
理信号Ｓ２にレベル変換する第１のレベル変換回路Ｍ１
を有する。
この場合、第１のレベル変換回路Ｍ１は、ソースを高電
位電源端子Ｅｌ’に接続しているｐチャンネル型の第１
のＭＩＳ型トランジスタＴ１と、ドレインを第１のＭＩ
Ｓ型トランジスタＴ１のドレインに複数Ｎ個のダイオー
ドｄ１、ｄ ・・・・・・・・・ｄＮが直列に接続され
ているダイ第一ド回路りを逆極性に通じて接続し、ソー
スを低電位電源端子Ｅ２に接続している「）チャンネル
型の第２のＭＩＳ型トランジスタとを有し、ＭＩＳ型ト
ランジスタＴ１及びＴ２のゲートから上述した第１の論
理信＠Ｓ１を入力信号として入力する入力端子１を導出
し、また、トランジスタＴ１のドレインとダイオード回
路りとの接続中点から上述した第２の論理信号Ｓ２を出
力する出力線２を導出している、という構成を有する。
また、第１のレベル変換回路Ｍ１からの第２の論理信号
Ｓ２を、バイポーラ型トランジスタを用いた論理回路用
の、第１の論理信号Ｓ１の高電位レベルＶ１□側の高電
位レベルＶ３１１及び低電位レベルＶ３Ｌをとり、且つ
バイポーラ型トランジスタを用いた論理回路用の、第１
の論理信号Ｓ１の振幅ＩＶｌｌｌ−Ｖ１１１に比し狭い
振幅をとる第３の論理信号Ｓ３にレベル変換する第２の
レベル変換回路Ｍ２を有する。
この場合、第２のレベル変換回路Ｍ２が、ベースを第１
のレベル変換回路Ｍ１から導出している出力線２に接続
し、コレクタを高電位電源端子Ｅ４に接続し、エミッタ
から上述した第３の論理信号Ｓ３を出力信号として出力
する出力端子３を導出しているｎｐｎ型のトランジスタ
Ｑ２と、一端を高電位電源端子Ｅ４に接続し、他端を出
力端子３に接続している、複数例えば２個のダイオード
ｄ′１、及びｄ’２が直列に接続されているダイオード
回路Ｄ′とを有する、という構成を右する。
なお、図においては、出力端子３と低電位電源端子Ｅ５
との間、及び出力端子３と高電位電源端子Ｅ６との間に
、それぞれ抵抗ＲＬ、及び容ｆｆ１ｃＬが、出力端子３
に接続される負荷として接続されている。
以上が、従来提案されているレベル変Ｖｊ！装置の構成
である。
このような構成を右するレベル変換装置によれば、いよ
、入力端子１に入力信号としで入力される論理信号Ｓ１
が、高電位レベルｖ１１１及び低電位レベルＶ１．をそ
れぞれ−２，２Ｖ及び＝５．２Ｖとし、振幅を１−２．
１− （−５，２＞＝３．ＯＶとしている論理信号であ
るとし、また、出力端子３から出力信号として出力され
る論理信号Ｓ３が、高電位レベルＶ３１１及び低電位レ
ベルｖ３．ヲ、そｔｔｌＬ−０，８Ｖ及び−１゜６ｖと
し、振幅を１−０．８− （−１，６）＝０．８Ｖとし
ている論理信号である必要があるとするとき、高電位電
源端子Ｅｌ’ に、Ｏｖの電位を与え、また、低電位電
源端子Ｅ２に、論理信号Ｓ１の低電位レベルｖ１１に対
応した５、２ｖの電位を与え、さらに、高電位電源端子
Ｅ４及びＥ６に論理（２＠ Ｓ ３の高電位レベル■３
１１に対応したＯＶの電位を与え、また、低電位電源端
子Ｅ５に論理信号Ｓ３の低電位レベルＶ３Ｌに対応した
−２．ＯＶの電位を与えておけば、論理信号Ｓ１が高電
位レベルＶ１．．（−２゜２Ｖ）をとるとき、ＭＩＳ型
トランジスタＴ１及びＴ２がそれぞれオフ及びオンする
。このため、出力線２の電位が低電位電源端子Ｅ２の電
位（−５，２Ｖ）よりもダイオード回路りにおけるダイ
オードｄ −ｄＮのそれぞれのオン時の降下電圧の和
（これをＶ、とする）分高い電位（−５，２＋Ｖ、）Ｖ
になる。
また、論理信号Ｓ１が低電位レベルＶ（−５゜２Ｖ）を
とるとき、ＭＩＳ型トランジスタＴ１及び■２がそれぞ
れオン及びオフする。このため、出力線２の電位が高電
位電源端子Ｅ１’の電位（０■）になる。
従って、レベル変換回路Ｍ１の出力線２に、高電位レベ
ル２．及び低電位レベルＶ２．をそれぞれｏｖ及び−（
５，２−Ｖ、）Ｖ！：ｔ６第２の論理信号Ｓ２が得られ
る。
また、出力線２に、第２の論理信号Ｓ２が、上述した高
電位レベルＶ２Ｈ及び低電位レベルＶ２、をとって得ら
れるので、論理信号Ｓ２が高電位レベルＶ２．．（ＯＶ
）をとるとき、トランジスタＱ２がオンし、このため、
出力端子３の１位が、高電位レベルｖ２１１よりもトラ
ンジスタＱ２のベース・エミッタ間電圧■、Ｅ（通常、
約０゜８ｖ）分低イｌｆ位（Ｖ２．、−Ｖ、−（＝Ｏ−
０゜８＝０．８Ｖ）になる。
また、論理信号Ｓ２が低電位レベルＶ２．（−（５，２
−Ｖ、）Ｖ）をとるとき、出力端子３がオフし、このた
め、出力端子３の電位が、低電位レベル■２１（ＯＶ）
より６ダイオ一ド回路Ｄ′におけるダイオードｄ′１及
びｄ′２のそれぞれのオン時の降下電圧（通常、約０．
８Ｖ）の和（０，８＋０．８＝１．６Ｖ）分低い電位（
０−１，６Ｖ＝−１，６Ｖ）になる。
従って、レベル変換回路Ｍ２の出力線３に、高電位レベ
ルｖ３Ｎ及び低電位レベルＶ３Ｌをそれぞれ−０，８Ｖ
及び−１，６Ｖとし、振幅を０．８−１．６１−０．８
Ｖとする、第３の論理信号Ｓ３が得られる。
以上のことから、第２図に示すレベル変換装置によれば
、ＭＩＳ型トランジスタを用いた論理回路用の高電位レ
ベル■１１１及び低電位レベルｖ１．と振幅とをとる論
理信号Ｓ１を、バイポーラ型トランジスタを用いた論理
回路用の、論理信号Ｓ１の高電位レベルｖｉｌｌ側の高
電位レベルＶ 及び■３．と振幅とをとる論理信号Ｓ３
にし３■
ベル変換することができる。The present invention provides a logic signal that takes high and low levels and amplitudes for a logic circuit using MIS transistors, and a logic signal that takes high and low levels and amplitudes for a logic circuit using bipolar transistors. The present invention relates to a level conversion device that converts the level of a logic signal. (Prior Art) Conventionally, a level conversion device described below with reference to FIG. 2 has been proposed.That is, a high potential level v1]1 and a low potential level v1. A first logic signal S1 having an amplitude of 1v111'ILl is set to a high potential level V21.
and a first level conversion circuit M1 that converts the level into a second logic signal S2 that takes a low potential level and has a narrower amplitude than the amplitude 1V1t+'ILI of the first logic signal S1.
has. In this case, the first level conversion circuit M1 is a p-channel type first level conversion circuit M1 whose source is connected to the high potential power supply terminal El'.
MIS type transistor T1, whose drain is connected to the first MIS transistor T1.
A diode circuit in which a plurality of N diodes d1, d...dN are connected in series is connected to the drain of the S-type transistor T1 with reverse polarity, and the source is set to low. An input having a channel-type second MIS type transistor connected to the potential power supply terminal E2, and inputting the above-mentioned first logic signal @S1 as an input signal from the gates of the MIS type transistors T1 and T2. It has a configuration in which a terminal 1 is led out, and an output line 2 for outputting the above-mentioned second logic signal S2 is led out from a connection midpoint between the drain of the transistor T1 and the diode circuit. The second logic signal S2 from the first level conversion circuit M1 is converted to a high potential level V311 on the high potential level V1□ side of the first logic signal S1 and a low potential level V3L for a logic circuit using bipolar transistors. The first method is for logic circuits using bipolar transistors.
The second level conversion circuit M2 converts the level into a third logic signal S3 having a narrower amplitude than the amplitude IV11-V111 of the logic signal S1. In this case, the second level conversion circuit M2 converts the base into the first level.
The output terminal 3 is connected to the output line 2 derived from the level conversion circuit M1, the collector is connected to the high potential power supply terminal E4, and the emitter outputs the above-mentioned third logic signal S3 as an output signal. A plurality of, for example, two diodes d'1 and d'2 are connected in series, with one end connected to the high potential power supply terminal E4 and the other end connected to the output terminal 3. The diode circuit D' shown in FIG. In addition, in the figure, output terminal 3 and low potential power supply terminal E5
A resistor RL and a capacitor ff1cL are connected between the output terminal 3 and the high potential power supply terminal E6, respectively.
connected as a load. The above is the level change Vj that has been proposed so far! This is the configuration of the device. According to the level conversion device having such a configuration, the logic signal S1 input as an input signal to the input terminal 1 is
is the high potential level v111 and the low potential level V1. are -2, 2V and =5.2V, respectively, and the amplitude is 1-2.
1-(-5,2>=3.OV), and the logic signal S3 outputted as an output signal from the output terminal 3 has a high potential level V311, a low potential level V311, and ttlL-0.8V and -1°6V, and it is necessary to have a logic signal with an amplitude of 1-0.8-(-1,6)=0.8V, when the high potential power supply terminal El' , Ov, and the low potential power terminal E2 is given a potential of 5, 2 V corresponding to the low potential level v11 of the logic signal S1. Furthermore, the high potential power terminals E4 and E6 are given a logic (2@S 3 high potential level■3
11, and -2. corresponding to the low potential level V3L of the logic signal S3 is applied to the low potential power supply terminal E5. If the potential of OV is applied, the logic signal S1 becomes the high potential level V1. ．． (-2°2V), MIS type transistors T1 and T2 are turned off and turned on, respectively. Therefore, the potential of the output line 2 is lower than the potential (-5, 2V) of the low potential power supply terminal E2, which is the sum of the voltage drops when each of the diodes d - dN in the diode circuit is turned on (this is defined as V). higher potential (-5, 2+V, )V
become. Further, when the logic signal S1 takes a low potential level V (-5°2V), the MIS type transistors T1 and 2 are turned on and off, respectively. Therefore, the potential of the output line 2 becomes the potential (0■) of the high potential power supply terminal E1'. Therefore, the output line 2 of the level conversion circuit M1 has a high potential level 2. and low potential level V2. ov and -(
5,2-V,)V! :t6 The second logic signal S2 is obtained. Further, since the second logic signal S2 is obtained on the output line 2 at the high potential level V2H and the low potential level V2 described above, the logic signal S2 is at the high potential level V2. ．． (OV
), transistor Q2 turns on, so that
The first position of the output terminal 3 is the base-emitter voltage of the transistor Q2, which is higher than the high potential level v211 (normally,
Approximately 0°8V) minute low level (V2., -V, -(=O-
0°8=0.8V). Further, the logic signal S2 is at the low potential level V2. (-(5,2
-V, )V), the output terminal 3 turns off, and therefore the potential of the output terminal 3 changes to the low potential level ■21 (OV).
Therefore, the voltage drop when each of the diodes d'1 and d'2 in the six-diode circuit D' is turned on (usually about 0.
8V) is lower by the sum (0.8+0.8=1.6V) of the potential (
0-1,6V=-1,6V). Therefore, the high potential level v3N and the low potential level V3L are applied to the output line 3 of the level conversion circuit M2 by -0 and 8 V, respectively.
and -1,6V, and the amplitude is 0.8-1.61-0.8
A third logic signal S3, which is assumed to be V, is obtained. From the above, according to the level converter shown in FIG. 2, the high potential level 111 and the low potential level v1.1 for logic circuits using MIS type transistors. A logic signal S1 having an amplitude of and a high potential level V on the high potential level vill side of the logic signal S1 for a logic circuit using bipolar transistors and 3. Logic signal S3 having the amplitude and
Nishi 3■ Can be converted into a bell.
第２図で上述した従来のレベル変換装置の場合、第１の
レベル変換回路Ｍ１のＭＩＳ型トランジスタＴ１及びＴ
２のゲートから導出されている入力端子１に、ＭＩＳ型
トランジスタを用いた論理回路用の、＾電位レベルＶ１
□及び低電位レベルｖ１．をとる第１の論理信号Ｓ１が
入力されることから、第１のレベル変換回路Ｍ１のＭＩ
Ｓ型トランジスタＴ１側の高電位電源端子Ｅ１’及びＭ
ＩＳ型トランジスタＴ２側の低電位電源端子Ｅ２にそれ
ぞれ第１の論理信号Ｓ１の高電位レベルＶｌ１１（−２
，２Ｖ）及び低電位レベルＶ１．（−５，２Ｖ）に対応
した電位を与えて、第１のレベル変換回路Ｍ１を動作さ
せることが望ましい。
この意味において、第２図で上述した従来のレベル変換
装置の場合、低電位電源端子Ｅ２に第１の論理信＠Ｓ１
の低電位レベルＶ１．（−５゜２Ｖ）に対応している電
位を与えることによって、第１のレベル変換回路Ｍ１が
動作するので問題はないとしても、高電位電源端子Ｅｌ
’ に、第１の論理信号Ｓ１の高電位レベルＶ１□（−
２゜２Ｖ）に対応している−２．２Ｖのような電位を与
える場合、高電位電源端子Ｅ４及びＥ６にＯＶのような
電位を与え、また、低電位電源端子Ｅ５に−２，Ｏｖの
ような電位を与えている限り、第３の論理信号Ｓ３の低
電位レベルｖ３゜が、第１の論理信号Ｓ１が高電位レベ
ルＶ１１１をとるときに、（０−１，６）Ｖ＝−１，６
Ｖの電位で得られるとしても、バイポーラ型トランジス
タＱ２がオンにならないことから、第３の論理信号Ｓ３
の高電位レベル■３）１が得られない。
また、高電位電源端子Ｅ４及びＥ６にＯｖよりも低い−
２，２ｖを与え、また、低電位電源端子Ｅ５に−２，２
Ｖよりも低い電位を与えれば、第３の論理信号Ｓ３の低
電位レベルｖ３１が、第１の論理信＠Ｓ１が高電位レベ
ルＶ１１１をとるときに、（−２，２’−１，６）＝−
３，８Ｖの電位′Ｃ得られ、また、第３の論理信号Ｓ３
の高電位レベルｖ３１１が、第１の論理信号Ｓ１が低電
位レベルｖ１１をとるときに、（−２，２−０゜８）＝
−３，０Ｖで得られ、従って、第３の論理信号Ｓ３の高
電位レベルｖ３１１及び低電位レベルＶ３Ｌが、バイポ
ーラ型１−ランジスタを用いた論理回路用の−０，８■
及び−１，６Ｖで得られない、という不都合を有してい
た。
よって、本発明は、上述した欠点のない、新規なレベル
変換装置を提案せんとするものである。In the case of the conventional level conversion device described above in FIG. 2, MIS type transistors T1 and T of the first level conversion circuit M1
The input terminal 1 derived from the gate of 2 has a potential level V1 for a logic circuit using MIS type transistors.
□ and low potential level v1. Since the first logic signal S1 is input, the MI of the first level conversion circuit M1 is
High potential power supply terminals E1' and M on the S-type transistor T1 side
The high potential level Vl11(-2
, 2V) and low potential level V1. It is desirable to operate the first level conversion circuit M1 by applying a potential corresponding to (-5, 2V). In this sense, in the conventional level converter described above in FIG. 2, the first logic signal @S1 is connected to the low potential power supply terminal E2.
The low potential level V1. (-5°2V), the first level conversion circuit M1 operates, so there is no problem, but the high potential power supply terminal El
', the high potential level V1□(-
When applying a potential such as -2.2V, which corresponds to As long as such a potential is applied, the low potential level v3° of the third logic signal S3 becomes (0-1,6)V=-1 when the first logic signal S1 takes the high potential level V111. ,6
Even if the potential of V is obtained, the bipolar transistor Q2 does not turn on, so the third logic signal S3
High potential level ■3) 1 cannot be obtained. In addition, - lower than Ov is applied to high potential power supply terminals E4 and E6.
2.2v is applied, and -2.2v is applied to the low potential power supply terminal E5.
If a potential lower than V is applied, the low potential level v31 of the third logic signal S3 becomes (-2, 2'-1, 6) when the first logic signal @S1 takes the high potential level V111. =-
A potential 'C of 3.8V is obtained, and a third logic signal S3
When the first logic signal S1 takes the low potential level v11, the high potential level v311 of (-2, 2-0°8)=
-3.0V, therefore, the high potential level v311 and low potential level V3L of the third logic signal S3 are -0.8V for the logic circuit using the bipolar type 1-transistor.
It has the disadvantage that it cannot be obtained at -1.6V. Therefore, the present invention seeks to propose a novel level conversion device that does not have the above-mentioned drawbacks.
【課題を解決するための手段１
本発明によるレベル変換装置は、■第２図で上述した従
来のレベル変換装置の場合と同様に、ＭｒＳ型トランジ
スタを用いた論理回路用の、高電位レベル及び低電位レ
ベルと振幅とをとる第１の論理信号を、その高電位レベ
ル側の高電位レベル及び低電位レベルと上記第１の論理
信号に比し狭い振幅とをとる第２の論理信号にレベル変
換する第１のレベル変換回路と、■上記第２の論理信号
を、バイポーラ型トランジスタを用いた論理回路用の、
第１の論理信号の高レベル側の高レベル及び低レベルと
振幅とをとる第２の論理信号にレベル変換する第２のレ
ベル変換回路とを有する。
しかしながら、本発明によるレベル変Ｍ ＆置の場合、
第１のレベル変換回路が、ソースを第１の高電位電源端
子に接続しているｐチャンネルをの第１のＭＩＳ型トラ
ンジスタと、ドレインを上記第１のＭＩＳ型トランジス
タのドレインに接続し、ソースを定電流回路を通じて低
電位電源端子に接続しているｎチトンネル型の第２のＭ
ＩＳ型トランジスタと、ベースを上記第１の高電位電源
端子に接続し、エミッタを上記第１及び第２ＭＩＳ型ト
ランジスタのドレインに接続し、コレクタを抵抗を通じ
て第２の１２ｉ電位電源端子に接続しているｎｐｎ型の
第１のバイポーラ型１ヘランジスタとを有し、そして、
上記第１及び第２のＭＩＳ型１ヘランジスタのゲートか
ら、上記第１の論理信号を入力信号として人力する入力
端子を導出し、また、上記第１のバイポーラ型トランジ
スタのコレクタと上記抵抗との接続中点から、上記第２
の論理信号を出力する出力線を導出している、という構
成を有する。
また、第２のレベル変換回路が、ベースを上記出力線に
接続し、コレクタを第３の低電位電源端子に接続し、エ
ミッタから上記第３の論理信号を出力信号として出力す
る出力端子を導出しているｎｐｎ型の第２のバイポーラ
型トランジスタを有する、という構成を有する。
【作用・効果】
本発明によるレベル変換装置によれば、第１のレベル変
換回路の第１のＭＩＳ型トランジスタ側の第１の高電位
電源端子、及び第２の〜１（Ｓ型トランジスタ側の低電
位電源端子に、それぞれ第１の論理（ｆｉ号の高電位レ
ベル、及び低電位レベルに対応した電位を与えて、第１
のレベル変換回路を動作させることができるので、【発
明が解決しようとする課題１の項で述べた第２図で上述
した従来のレベル変換装置の欠点乃至不都合を伴うこと
なしに、ＭＩＳ型１〜ランジスタを用いた論理回路用の
、高電位レベル及び低電位レベルをとる第１の論理信号
を、バイポーラ型トランジスタを用いた論理回路用の、
高電位レベル及び低電位レベルをとる第３の論理信号に
、容易にレベル変換することができる。
【実施例］
次に、第１図を伴って、本発明によるレベル変換装置の
実施例を述べよう。
第１図において、第２図との対応部分には同一符号を付
す。
第１図に示す本発明によるレベル変換装置は、第２図で
上述した従来のレベル変換装置の場合と同様に、ＭＩＳ
型トランジスタを用いた論理回路用の、高電位レベルｖ
１１１及び低電位レベルＶ ト振幅ｌ Ｖｌｌｌ
Ｖｌｌ ｌ トラトル第１ ’ＤｍＷＬ
信号Ｓ１を、その高電位レベルｖ１１１側の高電位レベ
ルＶ２１１及び低電位レベルをとり且つ第１の論理信号
Ｓ１の振幅ＩＶｌｌｌ ’１１’に比し狭い振幅をと
る第２の論理信号Ｓ２にレベル変換する第１のレベル変
換回路Ｍ１を有する。
また、第１のレベル変換回路Ｍ１からの第２の論理信号
Ｓ２を、バイポーラ型トランジスタを用いた論理回路用
の、第１の論理信号Ｓ１の高電位レベルＶ 側の高電位
レベル■３□及び低１＋１
電位レベルＶ３Ｌをとり、且つバイポーラ型トランジス
タを用いた論理回路用の、第１の論理信号Ｓ１の振幅Ｉ
Ｖ１１１−Ｖ１１１に比し狭い振幅をとる第３の論理信
号Ｓ３にレベル′！Ｉ換する第２のレベル変換回路Ｍ２
を有する。
しかしながら、Ｍ１図に示す本発明によるレベル変換装
置は、第１のレベル変換回路Ｍ１が、ソースを第１の高
電位電源端子Ｅ１に接続しているｎチャンネル型の第１
のＭＩＳ型トランジスタＴ１と、ドレインを第１のＭＩ
Ｓ型トランジスタＴ１のドレインに接続し、ソースを定
電流回路４を通じて低電位電源端子Ｅ２に接続している
ｎチャンネル型の第２のＭＩＳ型トランジスタＴ２と、
ベースを第１の高雷位電ｍ端子Ｅ１に接続し、エミッタ
を第１及び第２のＭＩＳ型トランジスタＴ１及び■２の
ドレインに接続し、コレクタを抵抗Ｒを通じて第２の高
電位電源端子Ｅ３に接続しているｎｐｎ型の第１のバイ
ポーラ型トランジスタＱ１とを有し、そして、第１及び
第２のＭＩＳ型トランジスタＴ１及び■２のゲートから
、上述した第１の論理信号Ｓ１を入力信号として入力す
る入力端子１を導出し、また、第１のバイポーラ型トラ
ンジスタＱ１のコレクタと抵抗Ｒとの接続中点から、上
述した第２の論理信号Ｓ２を出力する出力線２を導出し
ている、という構成を有する。
この場合、定電流回路４は、ドレインを第２のＭＩＳ型
トランジスタＴ２のソースに接続し、ソースを低電位電
源端子Ｅ２に接続しているｎチ！・ンネル型のＭＩＳ型
Ｆ・ランジスタＴ３と、ゲート及びドレインをともにＭ
ＩＳ型トランジスタＴ３のゲートに接続しているととも
に定電流源５を通じて高電位電源端子Ｅ７に接続し、ソ
ースを低電位電源端子Ｅ２に接続しでいるｎチトンネル
型のＭＩＳ型トランジスタ■４とを有するカレントミラ
ー型定電流回路の構成を有する。
また、第２のレベル変換回路Ｍ２が、ベースを第１のレ
ベル変換回路Ｍ１の出力線２に接続し、コレクタを第３
の高電位電源端子Ｅ４に接続し、エミッタから上述した
第３の論理信号Ｓ３を出力信号として出力する出力端子
３を導出しているｎｐｎ型の第２のバイポーラ型トラン
ジスタＱ２を有する、という構成を有する。
なお、図においては、第２図で上述した従来のレベル変
換装置の場合と同様に、出力端子３と低電位電源端子Ｅ
５との間、及び出力端子３と他の高電位電源端子Ｅ６と
の間に、それぞれ抵抗ＲＬ及び容ＩＣＬが、出力端子３
に接続される負荷として接続されている。
以上が、本発明によるレベル変換装置の実施例の構成で
ある。
このような構成を有する本発明によるレベル変換装置に
よれば、いま、入力端子１に入力信号として入力される
論理信号Ｓ１が、第２図で上述した従来のレベル変換装
置の場合と同様に、高電位レベルｖ１１１及び低電位レ
ベルＶ１．をそれぞれ−２，２Ｖ及び−５，２Ｖとし、
振幅を−２，２−（−５，２）Ｉ＝３．ＯＶとしている
論理信号であるとし、また、出力端子３から出力信号と
して出力される論理信号Ｓ３が、第２図で上述した従来
のレベル変換８置の場合と同様に、高電位レベルＶ３Ｎ
及び低電位レベルＶ３、をそれぞれ−〇、８Ｖ及び−１
，６■とし、振幅をＩ−０，８−（−１，６）Ｉ＝０．
８Ｖとしている論理信号である必要があるとするとき、
高電位電源端子Ｅ１に、論理信号Ｓ１の高電位レベルｖ
１）１に対応した−２．２ｖの電位を与え、また、低電
位電源端子Ｅ２に、論理信号Ｓ１の低電位レベルＶ１．
に対応した−５．２ｖの電位を与え、さらに、高電位電
源端子Ｅ３、Ｅ４、Ｅ６及びＥ７に、論理低＠Ｓ３の高
電位レベルｖ３１１に対応したＯＶの電位を与え、また
、低電位電源端子Ｅ５に、論理信号Ｓ３の低電位レベル
ｖ３Ｌに対応した−２．０Ｖの電位を与えておけば、論
理信号Ｓ１が高電位レベル■１１１（−２，２Ｖ）を、
！１．！：き、ＭＩＳ型トランジスタＴ１及びＴ２がそ
れぞれオフ及びオンする。
このため、バイポーラ型トランジスタＱ１のエミッタに
、定電流回路４及びＭＩＳ型トランジスタＴ２を通じて
、低電位電源端子Ｅ２の電位（−５，２Ｖｌとほぼ等し
い電位が与えられ、一方、バイポーラ型トランジスタＱ
１のベースには、高電位電源端子Ｅ１の電位（−２，２
Ｖ）が与えられているので、バイポーラ型１〜ランジス
タＱ１がオンする。
よって、抵抗Ｒの値を適当に選んでおけば、出力線２に
、抵抗Ｒを通じて、高電位電源端子Ｅ３の電位（ＯＶ）
よりも−０，８Ｖだけ低い電位（０−０，８）Ｖ＝−０
，８Ｖが得られる。
また、論理信号Ｓ１が低電位レベルＶ１．（−５，２Ｖ
）をとるとき、ＭＩＳ型トランジスタＴ１及びＴ２がそ
れぞれオン及びオフする。
このため、バイポーラ型トランジスタＱ１のエミッタに
ＭＩＳ型トランジスタＴ１を通じて、高電位電源端子Ｅ
１の電位ｉ２．２Ｖ）とほぼ等しい電位が与えられ、一
方、バイポーラ型トランジスタＱ１のベースにＣよ、高
電位電源端子Ｅ１の電位（−２，２Ｖ）が与えられてい
るので、バイポーラ型トランジスタＱ１がオフづる。
よって、出力線２に、抵抗Ｒを通じて、高電位電源端子
Ｅ３の電位（０）が（ツられる。
従って、出力線２に、第２の論理信号Ｓ２が、入力端子
７に入カリ゛るＭｌの論理信号Ｓ１に応じて、それが高
電位レベルＶ１Ｈ（−２，２Ｖ）をとるとき、第３の論
理信号Ｓ３の低電位レベルＶ３Ｌ（−１，６Ｖ）よりも
バイポーラ型トランジスタＱ２のベース・エミッタ間電
圧ｖ８Ｅ＜０．８Ｖ）分高い−０，８Ｖの低電位レベル
Ｖ２Ｌをとり、論理低＠Ｓ１が低電位レベルＶ１Ｌ１５
．２Ｖ）をとるどき、第３の論理信号＄３の高電位レベ
ルＶ３．．（−０，８Ｖ）よりもバイポーラ型トランジ
スタＱ２のベース・エミッタ間電圧Ｖ８．（０，８Ｖ）
分高いｏｖの高電位レベルｖ２Ｈをとって得られる。
また、出力線２に、第２の論理信号ｓ２が、第１の論理
低＠Ｓ１に応じて、それが高電位レベ／Ｌ／ＶＩＨ（−
２，２Ｖ）及び低電位レベルＶ１Ｌ（−５，２Ｖ）をと
るとき、上述した低電位レベルＶ２しく ０．８Ｖ）
及び高電位レベルＶ２”（ＯＶ）をとって得られるので
、第２の論理信号Ｓ２が低電位レベルＶ２．（−０，８
Ｖ）をとるとぎ、出力端子３に、第２の論理信号＄２の
低電位レベルＶ２．（−０，８Ｖ）よりもバイポーラ型
トランジスタＱ２のベース・エミッタ間電圧Ｖ８．（０
，８Ｖ）だけ低い電位（（■２゜ＶＢＥ）Ｖ＝ （−０
，８−０，８）Ｖ＝−１，６■）が冑られる。
また、第２の論ｌｉｐ信号Ｓ２が？：Ｓ電位レベル＜Ｏ
Ｖ）をとるとき、出力端子３に第２の論理信号Ｓ２の高
電位レベルＶ２．．（ＯＶ）よりもバイポーラ型トラン
ジスタＱ２のベース・エミッタ間電圧ＶＢＥだけ低い電
位（（Ｖ２．、−８ρＶ−（０−０，８）Ｖ−−０，８
Ｖ）ｌｆｉ得らｈる。
従って、出力端子３に、第３の論理信号ｓ３が、入力端
子１に入力する第１の論理信号Ｓ１に応じで、それが高
電位レベルＶ１１１＝２．２Ｖ）をとるとき、−１，６
Ｖの低電位レベルＶ３、をとり、第１の論理信号Ｓ１が
低電位レベル（−５，２Ｖ）をとるとき、−０，８Ｖの
高電位レベルｖ３１１をとって得られる。
上述したところから明らかなように、第１図に示す本発
明によるレベル変換装置によれば、高電位電源端子Ｅ１
に論理低＠Ｓ１の高電位レベルＶ１．．（−２，２Ｖ）
に対応している電位（−２，２Ｖ）を与え、また低電位
電源端子Ｅ２に論理信号Ｓ１の低電位レベル（−５，２
Ｖ）に対応している電位（−５，２Ｖ）を与えることに
よって、ＭＩＳ型トランジスタを用いた論理回路用の、
高電位レベルＶ１．．（−２，２Ｖ）及び低電位レベル
Ｖ、、（−５，２Ｖ）をとる論理信号Ｓ１を、バイポー
ラ型トランジスタを用いた論理回路用の、低電位レベル
Ｖ３．（−１゜６Ｖ）及ｔＦ高’ｉ位Ｌ／へ／ｌ／Ｖ３
１． （−０、８Ｖ ）をどる論理信号Ｓ３にレベル変
換することができる。
なお、上述においては、高電位電源端子Ｅ１に与える、
論理信号Ｓ１の高電位レベルｖ１１１（−２，２Ｖ）に
対応している電位が、その高電位レベルＶ１．（−２，
２Ｖ）と等しく、また、低電位電源端子Ｅ２に与える、
論理信号Ｓ１の低電位レベルＶ１．（−５，２Ｖ）に対
応している電位が、その低電位レベルＶ１．（−５，２
Ｖｌと等しい場合につき述べたが、高電位電源端子Ｅ１
に与える論理信号Ｓ１の、高電位レベル■、Ｈ（−２，
２Ｖ）に対応している電位が、バイポーラ型トランジス
タＱ１が飽和動作領域に入らない範囲で高電位レベルＶ
１．．（−２，２Ｖ）よりも高い電位（−５，２Ｖより
も十分高いが、−０，４Ｖ以下）である場合であっても
、また、低電位電源端子Ｅ２に与える論理信号Ｓ１の、
低電位レベルＶ１１（−５，２Ｖ）に対応しでいる電位
が、ＭＩＳ型トランジスタＴ１〜Ｔ４が動作し得る範囲
で低電位レベルＶ、Ｌ（−５，２Ｖ）よりら高い電位で
ある場合であっても、上述した作用効果が得られること
は明らかであろう。[Means for Solving the Problems 1] The level conversion device according to the present invention is capable of converting high potential levels and A first logic signal having a low potential level and amplitude is changed to a second logic signal having a high potential level and a low potential level on the high potential level side and a narrower amplitude than the first logic signal. a first level conversion circuit to convert the second logic signal;
and a second level conversion circuit that converts the level into a second logic signal having an amplitude equal to the high level and low level on the high level side of the first logic signal. However, in the case of level change M & placement according to the present invention,
A first level conversion circuit has a p-channel connected to a first MIS type transistor whose source is connected to a first high potential power supply terminal, a drain connected to the drain of the first MIS type transistor, and a source connected to a first MIS type transistor. is connected to the low potential power supply terminal through a constant current circuit.
An IS type transistor, whose base is connected to the first high potential power supply terminal, whose emitter is connected to the drains of the first and second MIS type transistors, and whose collector is connected to the second 12i potential power supply terminal through a resistor. a first bipolar transistor of npn type, and
An input terminal for inputting the first logic signal as an input signal is led out from the gates of the first and second MIS type 1 transistors, and a connection is made between the collector of the first bipolar transistor and the resistor. From the midpoint, the second
The configuration is such that an output line for outputting a logic signal is derived. Further, a second level conversion circuit has a base connected to the output line, a collector connected to a third low potential power supply terminal, and an output terminal that outputs the third logic signal as an output signal from the emitter. The second bipolar transistor is of npn type. [Operation/Effect] According to the level conversion device according to the present invention, the first high potential power supply terminal on the first MIS type transistor side of the first level conversion circuit and the second to first (S type transistor side) By applying potentials corresponding to the high potential level and low potential level of the first logic (fi number) to the low potential power supply terminals, the first
MIS type 1 level conversion circuit can be operated without the drawbacks or inconveniences of the conventional level conversion device described in FIG. ~ A first logic signal that takes a high potential level and a low potential level for a logic circuit using transistors, and a first logic signal that takes a high potential level and a low potential level for a logic circuit using bipolar transistors.
The level can be easily converted into a third logic signal having a high potential level and a low potential level. [Embodiment] Next, an embodiment of the level conversion device according to the present invention will be described with reference to FIG. In FIG. 1, parts corresponding to those in FIG. 2 are given the same reference numerals. The level conversion device according to the present invention shown in FIG. 1 is similar to the conventional level conversion device described above in FIG.
High potential level v for logic circuits using type transistors
111 and low potential level V
Vll l trattle first 'DmWL A second signal S1 which takes a high potential level V211 on the high potential level v111 side and a low potential level and has a narrow amplitude compared to the amplitude IVllll '11' of the first logic signal S1. It has a first level conversion circuit M1 that converts the level into a logic signal S2. Further, the second logic signal S2 from the first level conversion circuit M1 is converted to a high potential level ■3□ on the high potential level V side of the first logic signal S1 for a logic circuit using bipolar transistors. Low 1+1 Amplitude I of the first logic signal S1 for a logic circuit that takes the potential level V3L and uses bipolar transistors.
The third logic signal S3, which has a narrower amplitude than V111-V111, has a level '! A second level conversion circuit M2 that converts
has. However, in the level conversion device according to the present invention shown in FIG.
MIS type transistor T1, whose drain is connected to the first MIS transistor T1.
a second n-channel MIS transistor T2 connected to the drain of the S-type transistor T1 and whose source is connected to the low potential power supply terminal E2 through the constant current circuit 4;
The base is connected to the first high potential power supply terminal E1, the emitter is connected to the drains of the first and second MIS transistors T1 and 2, and the collector is connected to the second high potential power supply terminal E3 through the resistor R. The first bipolar transistor Q1 of the npn type is connected to An input terminal 1 is derived from which the input signal is input as , and an output line 2 from which the above-mentioned second logic signal S2 is output is derived from the connection midpoint between the collector of the first bipolar transistor Q1 and the resistor R. It has the following configuration. In this case, the constant current circuit 4 has a drain connected to the source of the second MIS type transistor T2, and a source connected to the low potential power supply terminal E2. - Channel type MIS type F transistor T3, and both gate and drain are M
It has an n-channel MIS type transistor (4) connected to the gate of the IS type transistor T3, connected to the high potential power supply terminal E7 through the constant current source 5, and whose source is connected to the low potential power supply terminal E2. It has a current mirror type constant current circuit configuration. Further, the second level conversion circuit M2 has a base connected to the output line 2 of the first level conversion circuit M1, and a collector connected to the output line 2 of the first level conversion circuit M1.
A second bipolar transistor Q2 of the npn type is connected to the high potential power supply terminal E4 of the transistor Q2, and has an output terminal 3 which outputs the above-mentioned third logic signal S3 as an output signal from its emitter. have In addition, in the figure, as in the case of the conventional level converter described above in FIG.
A resistor RL and a capacitor ICL are connected between the output terminal 3 and the output terminal 3 and between the output terminal 3 and the other high potential power supply terminal E6, respectively.
connected as a load. The above is the configuration of the embodiment of the level conversion device according to the present invention. According to the level conversion device according to the present invention having such a configuration, the logic signal S1 inputted as an input signal to the input terminal 1 is as in the case of the conventional level conversion device described above in FIG. High potential level v111 and low potential level V1. are set to -2, 2V and -5, 2V, respectively,
Set the amplitude to -2,2-(-5,2)I=3. OV, and the logic signal S3 output from the output terminal 3 as an output signal is at the high potential level V3N, as in the case of the conventional level converter 8 position described above in FIG.
and low potential level V3, respectively -0, 8V and -1
, 6■, and the amplitude is I-0,8-(-1,6)I=0.
Assuming that it needs to be a logic signal with a voltage of 8V,
The high potential level v of the logic signal S1 is applied to the high potential power supply terminal E1.
1) Apply a potential of -2.2v corresponding to V1.1 of the logic signal S1 to the low potential power supply terminal E2.
Further, a potential of -5.2V corresponding to the high potential level v311 of logic low @S3 is applied to the high potential power supply terminals E3, E4, E6 and E7, and a potential of OV corresponding to the high potential level v311 of logic low @S3 is applied. If a potential of -2.0V corresponding to the low potential level v3L of the logic signal S3 is applied to the terminal E5, the logic signal S1 will change to the high potential level ■111 (-2,2V).
! 1. ! : MIS type transistors T1 and T2 turn off and on, respectively. Therefore, a potential approximately equal to the potential (-5.2Vl) of the low potential power supply terminal E2 is applied to the emitter of the bipolar transistor Q1 through the constant current circuit 4 and the MIS transistor T2.
1 has the potential (-2, 2
Since V) is given, bipolar type 1 to transistor Q1 are turned on. Therefore, if the value of the resistor R is appropriately selected, the potential (OV) of the high potential power supply terminal E3 is applied to the output line 2 through the resistor R.
Potential (0-0,8) V = -0 that is -0,8V lower than
, 8V is obtained. Further, the logic signal S1 is at the low potential level V1. (-5,2V
), MIS type transistors T1 and T2 are turned on and off, respectively. Therefore, the high potential power supply terminal E is connected to the emitter of the bipolar transistor Q1 through the MIS transistor T1.
On the other hand, the base of the bipolar transistor Q1 is given the potential (-2.2V) of the high potential power supply terminal E1, so the bipolar transistor Q1 is off. Therefore, the potential (0) of the high potential power supply terminal E3 is applied to the output line 2 through the resistor R. Therefore, the second logic signal S2 is applied to the output line 2 through the resistor R. According to the logic signal S1 of the third logic signal S1, when it assumes a high potential level V1H (-2, 2V), the base of the bipolar transistor Q2 is lower than the low potential level V3L (-1, 6V) of the third logic signal S3. The low potential level V2L of -0.8V is higher by the emitter voltage v8E<0.8V), and the logic low @S1 is the low potential level V1L15.
．． 2V), the high potential level of the third logic signal $3 V3. ．． (-0.8V), the base-emitter voltage V8. of bipolar transistor Q2. (0.8V)
It is obtained by taking the high potential level v2H of ov which is higher by that amount. In addition, a second logic signal s2 is applied to the output line 2 in response to the first logic low @S1, so that it is at a high potential level /L/VIH (-
2,2V) and low potential level V1L (-5,2V), the above-mentioned low potential level V2 is 0.8V).
and high potential level V2'' (OV), the second logic signal S2 is obtained by taking the low potential level V2.(-0,8
V), the low potential level V2. of the second logic signal $2 is applied to the output terminal 3. (-0.8V), the base-emitter voltage V8. of bipolar transistor Q2. (0
, 8V) lower potential ((■2°VBE)V= (-0
, 8-0, 8) V=-1, 6■) is confirmed. Also, is the second logical lip signal S2? :S potential level <O
V), the output terminal 3 receives the high potential level V2.V of the second logic signal S2. ．． potential ((V2., -8ρV-(0-0,8)V--0,8
V) lfi obtained. Therefore, when the third logic signal s3 at the output terminal 3 takes the high potential level V111=2.2V) in response to the first logic signal S1 input to the input terminal 1, -1,6
When the first logic signal S1 takes a low potential level (-5, 2V), a high potential level v311 of -0,8V is obtained. As is clear from the above, according to the level converter according to the present invention shown in FIG.
logic low @S1 high potential level V1. ．． (-2,2V)
A potential (-2, 2V) corresponding to the logic signal S1 is applied to the low potential power supply terminal E2 (-5, 2V).
By applying a potential (-5, 2V) corresponding to V), for logic circuits using MIS type transistors,
High potential level V1. ．． (-2, 2V) and a low potential level V, , (-5, 2V), the logic signal S1 is set to a low potential level V3. (-1°6V) and tF high'i position L/to/l/V3
1. (-0, 8V) can be level-converted to the logic signal S3. Note that in the above description, the voltage applied to the high potential power supply terminal E1,
The potential corresponding to the high potential level v111 (-2, 2V) of the logic signal S1 is the high potential level V1. (-2,
2V) and applied to the low potential power supply terminal E2,
Low potential level V1. of logic signal S1. (-5, 2V) is the low potential level V1. (-5,2
Although we have described the case where it is equal to Vl, the high potential power supply terminal E1
The high potential level ■, H(-2,
2V) is at a high potential level V as long as the bipolar transistor Q1 does not enter the saturation operation region.
1. ．． Even if the potential is higher than (-2,2V) (sufficiently higher than -5,2V, but below -0,4V), the logic signal S1 applied to the low potential power supply terminal E2,
When the potential corresponding to the low potential level V11 (-5, 2V) is higher than the low potential level V, L (-5, 2V) within the range in which the MIS type transistors T1 to T4 can operate. It is clear that even if there is, the above-mentioned effects can be obtained.
第１図は、本発明によるレベル変ｌ！ｉ！！装置の実施
例を示す接続図である。
ｍ２図は、従来のレベル変換装置を示づ接続図である。
Ｍｌ、Ｍ２
・・・・・・・・・レベル変換回路
Ｔ１〜Ｔ４
・・・・・・・・・ＭＩＳ型トランジスタＱ１、Ｑ２
バイポーラ型トランジスタ
ト・・・・・・・・入力端子
２・・・・・・・・・出力線
３・・・・・・・・・出力端子
４・・・・・・・・・定電流回路
ＸＲＬ
・・・・・・・・・抵抗
Ｃし
・・・・・・・・・容徂
Ｅｌ、Ｅ３、Ｅ４、Ｅ６、Ｅｌ
・・・・・・・・・高電位電源端子
Ｅ２、Ｅ５
・・・・・・・・・低電位電源端子FIG. 1 shows the level change l! according to the present invention! i! ! FIG. 2 is a connection diagram showing an embodiment of the device. Figure m2 is a connection diagram showing a conventional level conversion device. Ml, M2 ......Level conversion circuit T1-T4 ......MIS type transistor Q1, Q2 Bipolar type transistor ......Input terminal 2... ......Output line 3...Output terminal 4...Constant current circuit XRL...Resistor C...・・・・・・Content El, E3, E4, E6, El ・・・・・・High potential power terminal E2, E5 ・・・・・・・・・Low potential power terminal
Claims (1)
ベル及び低電位レベルと振幅とをとる第１の論理信号を
、その高電位レベル側の高電位レベル及び低電位レベル
と上記第１の論理信号に比し狭い振幅とをとる第２の論
理信号にレベル変換する第１のレベル変換回路と、 上記第２の論理信号を、バイポーラ型トランジスタを用
いた論理回路用の、第１の論理信号の高レベル側の高レ
ベル及び低レベルと振幅とをとる第２の論理信号にレベ
ル変換する第２のレベル変換回路とを有するレベル変換
装置において、 上記第１のレベル変換回路が、ソースを第１の高電位電
源端子に接続しているｐチャンネル型の第１のＭＩＳ型
トランジスタと、ドレインを上記第１のＭＩＳ型トラン
ジスタのドレインに接続し、ソースを定電流回路を通じ
て低電位電源端子に接続しているｎチャンネル型の第２
のＭＩＳ型トランジスタと、ベースを上記第１の高電位
電源端子に接続し、エミッタを上記第１及び第２ＭＩＳ
型トランジスタのドレインに接続し、コレクタを抵抗を
通じて第２の高電位電源端子に接続しているｎｐｎ型の
第１のバイポーラ型トランジスタとを有し、上記第１及
び第２のＭＩＳ型トランジスタのゲートから、上記第１
の論理信号を入力信号として入力する入力端子を導出し
、上記第１のバイポーラ型トランジスタのコレクタと上
記抵抗との接続中点から、上記第２の論理信号を出力す
る出力線を導出している、という構成を有し、 上記第２のレベル変換回路が、ベースを上記出力線に接
続し、コレクタを第３の高電位電源端子に接続し、エミ
ッタから上記第３の論理信号を出力信号として出力する
出力端子を導出しているｎｐｎ型の第２のバイポーラ型
トランジスタを有する、という構成を有することを特徴
とするレベル変換装置。[Claims] A first logic signal for a logic circuit using MIS type transistors, which has an amplitude at a high potential level and a low potential level, is defined as a high potential level and a low potential level on the high potential level side. a first level conversion circuit that converts the level of the second logic signal into a second logic signal having a narrower amplitude than the first logic signal; and a second level conversion circuit that converts the level of the first logic signal into a second logic signal that has an amplitude equal to a high level and a low level on the high level side of the first logic signal, the first level conversion circuit described above. is a p-channel type first MIS type transistor whose source is connected to the first high potential power supply terminal, whose drain is connected to the drain of the first MIS type transistor, and whose source is connected to a low voltage through a constant current circuit. A second n-channel type connected to the potential power supply terminal.
The base of the MIS type transistor is connected to the first high potential power supply terminal, and the emitter is connected to the first and second MIS type transistor.
a first bipolar transistor of the npn type, the collector of which is connected to the drain of the MIS type transistor and the collector of which is connected to the second high potential power supply terminal through a resistor; From the above 1st
An input terminal for inputting the logic signal of as an input signal is derived, and an output line for outputting the second logic signal is derived from the midpoint of connection between the collector of the first bipolar transistor and the resistor. The second level conversion circuit has a base connected to the output line, a collector connected to a third high potential power supply terminal, and an emitter that outputs the third logic signal as an output signal. A level conversion device characterized in that it has a configuration including a second npn-type bipolar transistor from which an output terminal is derived.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63294341A JPH0671201B2 (en) | 1988-11-21 | 1988-11-21 | Level converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63294341A JPH0671201B2 (en) | 1988-11-21 | 1988-11-21 | Level converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02141022A true JPH02141022A (en) | 1990-05-30 |
| JPH0671201B2 JPH0671201B2 (en) | 1994-09-07 |
Family
ID=17806449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63294341A Expired - Lifetime JPH0671201B2 (en) | 1988-11-21 | 1988-11-21 | Level converter |
Country Status (1)
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|---|---|
| JP (1) | JPH0671201B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022175050A1 (en) * | 2021-02-18 | 2022-08-25 | Endress+Hauser SE+Co. KG | Level converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079824A (en) * | 1983-10-07 | 1985-05-07 | Hitachi Micro Comput Eng Ltd | Level converting circuit |
-
1988
- 1988-11-21 JP JP63294341A patent/JPH0671201B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079824A (en) * | 1983-10-07 | 1985-05-07 | Hitachi Micro Comput Eng Ltd | Level converting circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022175050A1 (en) * | 2021-02-18 | 2022-08-25 | Endress+Hauser SE+Co. KG | Level converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0671201B2 (en) | 1994-09-07 |
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