JPH02105248A - Communication system using first-in/first-out memory - Google Patents
Communication system using first-in/first-out memoryInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子計算機の通信分野に係り、特にソフトウ
ェアの負担を軽減させる場合や通信障害の検出と回復を
行う場合に好適なファーストイン・ファーストアウトメ
モリ利用の通信方式に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to the field of communication for computers, and is particularly suitable for reducing the burden on software and detecting and recovering from communication failures. Concerning a communication method using first-out memory.
電子計算機の通信分野にあっては、送信回路と受信回路
がファーストイン・ファーストアウトメモリ（以下ＦＩ
ＦＯメモリと称す）とそのＦＩＦＯメモリ制御回路とよ
りなるものが知られている（トランジスタ技術、１９８
６年４月号（Ｐ４１３〜Ｐ４２０）参照）。In the communication field of electronic computers, the transmitting circuit and receiving circuit are first-in, first-out memory (hereinafter referred to as FI).
FO memory) and its FIFO memory control circuit are known (Transistor Technology, 198
(See April 6 issue (P413-P420)).
上述した従来の技術では、処理速度の異なる電子計算機
の通信に運用する場合、下記の点について配慮されてい
なかった。The conventional technology described above does not take into account the following points when used for communication between computers with different processing speeds.
■ 入力時及び出力時のＦＩＦＯメモリの制御回路が複
雑であり１機能が限定された。■ The control circuit of the FIFO memory at the time of input and output is complicated and one function is limited.
■ ソフトウェアの介在がどの程度の量であるかという
点が不明であった。■ It was unclear how much software intervention would be involved.
■ 通信障害発生時の検出及び回復方法に関しての記述
がなかった。■ There was no description of how to detect and recover from communication failures.
本発明の目的は、簡単な制御回路とＦＩＦＯメモリより
、ソフトウェアの介在をできるだけ減らして電子計算機
のスループットを向上させることと、通信障害発生時の
検出と回復を速やかに行うことのできるＦＩＦＯメモリ
利用の通信方式を提供するにある。The purpose of the present invention is to improve the throughput of a computer by reducing software intervention as much as possible using a simple control circuit and FIFO memory, and to use FIFO memory that can quickly detect and recover when a communication failure occurs. The aim is to provide a communication method for
上記目的は以下の手段を用いることで達成される。すな
わち、通信回路と受信回路がファーストイン・ファース
トアウトメモリとそのファーストイン・ファーストアウ
トメモリ制御回路よりなる電子計算機からなり、データ
伝送中はソフトウェアの介在をなくし通信処理時間の短
縮を図った機能と、データ伝送中に発生したデータ欠け
の検出と回復処理を速やかに実行する機能とを備えるよ
うにしたものである。The above objective is achieved by using the following means. In other words, the communication circuit and the reception circuit consist of an electronic computer consisting of a first-in/first-out memory and its first-in/first-out memory control circuit, and the function is designed to reduce communication processing time by eliminating software intervention during data transmission. The system is equipped with a function of detecting data loss that occurs during data transmission and quickly performing recovery processing.
より具体的に説明すると、
■ 電子計算機の入力部と出力部にそれぞれ入力ＦＩＦ
Ｏメモリと出力ＦＩＦＯメモリを設ける。To explain more specifically, ■ Input FIF is installed in the input section and output section of the computer, respectively.
O memory and output FIFO memory are provided.
電子計算機から該負計算機へデータを送信する場合は、
外部計算機のデータの受信体制に関わりなく、一方的に
ＦＩＦＯメモリへ書き込んでおく。When sending data from an electronic computer to the negative computer,
Unilaterally writes data to the FIFO memory regardless of the external computer's data reception system.
すなわち、ＦＩＦＯメモリをバッファとして利用する。That is, the FIFO memory is used as a buffer.
同様に、外部計算機からデータを受信する場合は、受信
体制の如何に関わらずＦＩＦＯメモリへデータを受信し
ておく。Similarly, when receiving data from an external computer, the data is received in the FIFO memory regardless of the reception system.
■ 外部計算機間とのデータ転送に関しては、あらかじ
め、データ容量等のデータフォーマットを定めておく。■ For data transfer between external computers, determine the data format such as data capacity in advance.
■ ＦＩＦＯメモリへの読み出し、書き込みに関して複
雑な制御回路を設けないで、ＦＩＦＯメモリ端子（７）
ＩＮＰＵＴ−ＲＥＡＤＹ信号、０ＵＴＰＵＴ−ＲＥＡＤ
Ｙ信号をソフトウェアで認識して制御するようにする。■ FIFO memory terminal (7) without the need for complex control circuits for reading and writing to FIFO memory.
INPUT-READY signal, 0UTPUT-READ
The Y signal is recognized and controlled by software.
また、ＦＩＦＯメモリのデータ読み出しに関しては、０
ＵＴＰＵＴ−ＲＥＡＤＹ信号のオン状態をソフトウェア
で認識するようにする。Also, when reading data from FIFO memory, 0
The on state of the UTPUT-READY signal is recognized by software.
出力用ＦＩＦＯメモリは、送信バッファとして動作する
。外部計算機の受信体制が整い次第、出力用ＦＩＦＯメ
モリのデータを送信する。このときには、電子計算機の
ソフトウェアは関知する必要がないため、送信に関して
、ソフトウェアの処理が低下することがない。The output FIFO memory operates as a transmission buffer. As soon as the external computer is ready to receive data, the data in the output FIFO memory is transmitted. At this time, the software of the computer does not need to be involved, so the processing of the software will not be degraded regarding transmission.
入力用ＦＩＦＯメモリも同様に受信バッファとして動作
する。電子計算機の受信体制が整い次第入力用ＦＩＦＯ
メモリのデータをリードする。この受信の場合も、電子
計算機は外部計算機に同期する必要がないため、受信に
関してソフトウェアの処理が低下することがない。The input FIFO memory similarly operates as a receiving buffer. FIFO for input as soon as the computer reception system is ready
Read data from memory. In the case of this reception as well, since the electronic computer does not need to synchronize with an external computer, the processing of the software regarding reception does not deteriorate.
電子計算機から出力用ＦＩＦＯメモリへ書き込む場合は
、ＦＩＦＯメモリのＩＮＰＵＴ−ＲＥＡＤＹ信号がオン
状態であることをソフトウェアで確認して書き込む。ま
た、入力用ＦＩＦＯメモリのデータを電子計算機が読む
場合は、０ＵＴＰＵＴ−ＲＥＡＤＹ信号がオン状態であ
ることをソフトウェアで確認して読む、これによって、
ＦＩＦＯメモリの制御回路を容易にするとともに、ＦＩ
ＦＯメモリを入力バッファと出力バッファとして用いる
ことができ、機能が限定されることがなくなる。When writing from the electronic computer to the output FIFO memory, software confirms that the INPUT-READY signal of the FIFO memory is in the on state before writing. Also, when an electronic computer reads data from the input FIFO memory, the software checks that the 0UTPUT-READY signal is on before reading it.
In addition to facilitating the control circuit of FIFO memory,
The FO memory can be used as an input buffer and an output buffer, and its functions are not limited.
入力用ＦＩＦＯメモリの０ＵＴＰＵＴ−ＲＥＡＤＹ信号
がオンになる回数をカウントすることにより、あらかじ
め規定されたデータ容量との比較を行うことができ１通
信障害発生の検出が容易になり、その後の回復処理も容
易になる。By counting the number of times the 0UTPUT-READY signal of the input FIFO memory is turned on, it is possible to compare it with a predefined data capacity, making it easier to detect the occurrence of a communication failure and to perform subsequent recovery processing. becomes easier.
以下、本発明の実施例を第１図により説明する。 Embodiments of the present invention will be described below with reference to FIG.
第１図は、本発明のハードウェアブロック図である。電
子計算機をＣＰＵ１、出力用ＦＩＦＯ２、入力用ＦＩＦ
Ｏ１１と大別する。市販されているＦＩＦＯメモリのア
クセス時間は様々であるためＣＰＵＩのライトストロー
ブ信号やリードストローブ信号そのものでは、アクセス
時間の過不足がありうる。このため、ライトストローブ
発生器７とリードストローブ発生器１８で調整する。外
部計算機１９は、ＣＰＵＩと直接データ転送を行わずに
、出力用ＦＩＦＯ２と入力用ＰＩＦＯＩＩをバッファと
してデータ転送を行う。FIG. 1 is a hardware block diagram of the present invention. Electronic computer with CPU1, output FIFO2, input FIF
It is broadly classified as O11. Since the access time of commercially available FIFO memories varies, the access time may be too short or too long for the CPUI's write strobe signal or read strobe signal itself. For this reason, the write strobe generator 7 and read strobe generator 18 are used for adjustment. The external computer 19 does not directly transfer data to the CPUI, but uses the output FIFO 2 and input PIFO II as buffers to transfer data.
次に、送信時の詳細を第２図と第３図を使って説明する
。第２図は送信の機能のみを取りだした送信ブロック図
、第３図は、ＣＰＵＩの送信フローを示す、第２図に示
されるごとく、出力用ＦＩＦＯ２のＩＮＰＵＴ−ＲＥＡ
ＤＹ信号５をＣＰＵ１に取り込む、ＩＮＰＵＴ−ＲＥＡ
ＤＹ信号５は出力ＦＩＦＯ２にデータが書き込める場合
はオン状態、データが満杯で書き込めぬ場合は、オフ状
態となるため、ＣＰＵＩはＩＮＰＵＴ−ＲＥＡＤＹ信号
５がＯＮ状態を確認して、送信するデータを内部バス３
を使って出力用ＦＩＦＯ２へ格納する。この場合、ＣＰ
ＵＩのライトストローブ信号そのままではＦＩＦＯメモ
リのアクセス時間を満足できぬ場合がありうるので、ラ
イトストローブ発生器７を通して、使用している出力Ｆ
ＩＦＯ２の５ＨＩＦＴ−ＩＮ信号８とする。異常の処理
に関して、ＣＰＵＩは外部計算機１９がデータ受信でき
ようとできまいと関わらずデータを格納できる。これに
より、外部計算機１９とは非同期にＣＰＵＩはデータを
連続して送出でき、処理時間を短縮できる。Next, details at the time of transmission will be explained using FIGS. 2 and 3. Figure 2 is a transmission block diagram showing only the transmission function. Figure 3 shows the CPUI transmission flow. As shown in Figure 2, the INPUT-REA of output FIFO 2
INPUT-REA that takes in DY signal 5 to CPU1
The DY signal 5 is in the ON state when data can be written to the output FIFO 2, and is in the OFF state when the data is full and cannot be written. Therefore, the CPU confirms that the INPUT-READY signal 5 is in the ON state and transfers the data to be transmitted internally. bus 3
is used to store it in output FIFO2. In this case, C.P.
Since there may be cases where the access time of the FIFO memory cannot be satisfied with the write strobe signal of the UI as it is, the output F
Let it be 5HIFT-IN signal 8 of IFO2. Regarding abnormality processing, the CPUI can store data regardless of whether the external computer 19 is able to receive data or not. This allows the CPUI to continuously send data asynchronously to the external computer 19, reducing processing time.
一方、外部計算機が出力用ＦＩＦＯ２のデータを読み場
合は、出力用ＦＩＦＯ２（７）ＯＵＴＰＵＴ−ＲＥＡＤ
Ｙ信号６を確認する。０ｔＪＴＰＵＴ−ＲＥＡＤＹ信号
６は、出力用ＦＩＦＯ２にデータがある場合はオン状態
、データがない場合はオフ状態になる。０ＵＴＰＵＴ−
ＲＥＡＤＹ信号６がオン状態を確認すれば、データリー
ドするためのストローブ信号ＳＨＩ ＦＴ−ＯＵＴ９を
出す。これにより出力用ＦＩＦＯ２に格納されていたデ
ータが出力バス４を通じて取り出せる。ＣＰＵＩは第３
図の送信フローにもとづき処理を行う。ＩＮＰＵＴ−Ｒ
ＥＡＤＹ信号５がオン状態の確認処理１０を行い、オン
状態であれば、１語のデータを出力用ＦＩＦＯ２へ出力
する処理１２を行う、オフ状態であれば、オン状態にな
るまで待つ。１語のデータを出力用ＦＩＦＯ２へ出力す
る処理１２が終了すれば、すべてのデータを出力したか
の確認処理１３を行い、未完了であれば、最初の処理か
ら繰り返す。On the other hand, when an external computer reads data from output FIFO2, output FIFO2 (7) OUTPUT-READ
Check Y signal 6. The 0tJTPUT-READY signal 6 is in an on state when there is data in the output FIFO 2, and is in an off state when there is no data. 0UTPUT-
When it is confirmed that the READY signal 6 is on, a strobe signal SHI FT-OUT 9 for reading data is output. Thereby, the data stored in the output FIFO 2 can be taken out via the output bus 4. CPUI is the third
Processing is performed based on the transmission flow shown in the figure. INPUT-R
A process 10 is performed to confirm whether the EADY signal 5 is on. If it is on, a process 12 is performed to output one word of data to the output FIFO 2. If it is off, it waits until it becomes on. When the process 12 of outputting one word of data to the output FIFO 2 is completed, a confirmation process 13 is performed to see if all data has been output, and if not completed, the process is repeated from the first process.
受信時の詳細を第４図と第５図を使って説明する。第４
図は受信の機能のみを取り出した受信ブロック図を示す
、外部計算機１９がデータをｃｐＵｌに送信する場合は
、入力用ＰＩＦＯＩＩのＩＮＰＵＴ−ＲＥＡＤＹ信号１
７を最初に確認する。Details at the time of reception will be explained using FIGS. 4 and 5. Fourth
The figure shows a reception block diagram with only the reception function taken out. When the external computer 19 sends data to cpUl, the INPUT-READY signal 1 of the input PIFO II
Check 7 first.
ＩＮＰＵＴ−ＲＥＡＤＹ信号１７は、入力用ＦＩＦｏｉ
ｌにデータが書き込める場合はオン状態、データが書き
込めない状態はオフ状態となるため、オン状態であるこ
とを確認して、入力バス１５を通じてデータを入力用Ｐ
ＩＦＯＩＩへ書き込む。INPUT-READY signal 17 is input FIFOi
If data can be written to P, it is in the on state, and if data cannot be written, it is in the off state.
Write to IFOII.
この場合、５ＨＩＦＴ−ＩＮ信号１６を書き込む場合の
データストローブ信号とする。外部計算機１９はＣＰＵ
Ｉがデータ受信できようとできまいどに関わらずデータ
をＦＩＦＯＩＩに格納できるため、処理時間を短縮でき
る。In this case, the 5HIFT-IN signal 16 is used as a data strobe signal for writing. The external computer 19 is a CPU
Since data can be stored in the FIFO II regardless of whether I is able to receive data or not, processing time can be shortened.
一方、ＣＰＵＩが入力用ＰＩＦＯＩＩのデータを読む場
合は、入力用ＰＩＦＯＩＩの０ＵＴＰＵＴ−ＲＥＡＤＹ
信号２０を確認する。０ＵＴＰＵＴ−ＲＥＡＤＹ信号２
０は、入力用ＦＩＦＯＩＩにデータがある場合はオン状
態、データがない場合はオフ状態となる。これにより、
０ＵＴＰＵＴ−ＲＥＡＤＹ信号２ｏがオン状態であるこ
とを確認すれば、内部入力バス１４を通じて、入力用Ｆ
ＩＦ０１１のデータがリードできる。市販されているＦ
ＩＦＯメモリのアクセス時間は様々であるため、ＣＰＵ
Ｉのリード信号のストローブ輻をリードストローブ発生
器１８を通じて使用しているＦＩＦＯメモリに見合うア
クセスタイムに変換して、５ＨＩＦＴ−ＯＵＴ信号２４
を作成する。この５ＨＩＦＴ−ＯＵＴ信号２４を入力用
ＦＩＦＯ１１のリードストローブ信号として、入力用Ｆ
ＩＦＯメモリに格納されたデータを内部データバス１４
を使って、リードできる。第５図にＣＰＵＩのデータ受
信フローを示す。０ＵＴＰＵＴ−ＲＥＡＤＹ信号２１の
ＯＮ状態の確認処理２１を行う。On the other hand, when the CPU reads the data of input PIFO II, 0UTPUT-READY of input PIFO II
Check signal 20. 0UTPUT-READY signal 2
0 is an on state when there is data in the input FIFO II, and an off state when there is no data. This results in
After confirming that the 0UTPUT-READY signal 2o is on, the input F
Data of IF011 can be read. Commercially available F
Since IFO memory access times vary, CPU
The strobe intensity of the read signal of I is converted through the read strobe generator 18 into an access time suitable for the FIFO memory being used, and the 5HIFT-OUT signal 24 is generated.
Create. This 5HIFT-OUT signal 24 is used as a read strobe signal for the input FIFO 11, and
The data stored in the IFO memory is transferred to the internal data bus 14.
You can lead using. FIG. 5 shows the data reception flow of the CPUI. A process 21 for confirming the ON state of the 0UTPUT-READY signal 21 is performed.
オン状態であれば、１語のデータ入力処理２２を行う、
オフ状態であればオン状態になるのを待つ。If it is in the on state, one word data input processing 22 is performed.
If it is off, wait until it becomes on.
１語のデータ入力処理が終了すれば、すべてのデータを
入力したかの確認処理２３を行い、未完了であれば、最
初の処理から繰り返す。When the data input process for one word is completed, a confirmation process 23 is performed to see if all data has been input, and if it is not completed, the process is repeated from the first process.
通信障害発生の検出方法を第６図と第７図を使って説明
する。第６図は、規定されたデータ容量より多く転送さ
れた場合の検出フローを示す。第５図に示された受信フ
ローにもとづいて規定されたデータ容量を受信した後に
、ＦＩＦＯＩＩの０ＵＴＰＵＴ−ＲＥＡＤＹ信号２０の
オン状態を確認する処理２５を行う。この場合、入力用
ＦＯＦ０１１のデータはすべてリード終了したために正
常であれば、０ＵＴＰＵＴ−ＲＥＡＤＹ信号２０の状態
はオフ状態であるが、もしもオン状態になっておれば、
規定数以上のデータが外部計算機１９より送られたこと
になり、データ余剰検出処理２ａを行う。A method for detecting the occurrence of a communication failure will be explained using FIGS. 6 and 7. FIG. 6 shows a detection flow when more data than the specified amount of data is transferred. After receiving the specified data capacity based on the reception flow shown in FIG. 5, a process 25 is performed to confirm the ON state of the FIFO II 0UTPUT-READY signal 20. In this case, if all the data in the input FOF 011 is normal because it has been read, the state of the 0UTPUT-READY signal 20 is off, but if it is on,
Since data exceeding the specified number has been sent from the external computer 19, data surplus detection processing 2a is performed.
第７図は、規定されたデータ容量より少なく転送された
場合の検出フローを示す。第５図のＣＰＵ１の受信フロ
ーにおいて、０ＵＴＰＵＴ−ＲＥＡＤＹ信号２ｏのオン
状態確認処理２１の中でオフ状態であればオン状態にな
るのを待つとしているが、正常であれば常にオン状態で
あるために、第７図に示されるごとく、オフ状態であれ
ば、規定数以下のデータしか送られなかったことになり
。FIG. 7 shows a detection flow when less than the specified data capacity is transferred. In the reception flow of the CPU 1 in FIG. 5, in the on-state confirmation process 21 of the 0UTPUT-READY signal 2o, if it is off, it waits for it to become on, but if it is normal, it is always on. In addition, as shown in FIG. 7, if it is in the off state, only less than the specified number of data will be sent.
データネ足検出処理２７を行うこともできる。Data loss detection processing 27 can also be performed.
以上説明したように本発明によれば、電子計算機関の通
信において下記の効果がある。As explained above, according to the present invention, the following effects can be achieved in communication between electronic computing institutions.
■ データ送信中にソフトウェアの介在が不要であるた
め、通信処理以外の処理が可能であり、電子計算機のス
ループットが向上する。■ Since no software intervention is required during data transmission, processing other than communication processing is possible, improving computer throughput.
■ データ欠は等の通信障害が発生した場合に。■ In the event of a communication failure such as data loss.
一連のデータが伝送終了した後にデータの確認が行える
ため、データ欠けの発生した部分の検出が容易となり、
それにともなう回復処理も短縮できる。Data can be checked after a series of data has been transmitted, making it easier to detect areas where data is missing.
The accompanying recovery process can also be shortened.
第１図は本発明によれば１本発明の一実施例を示すハー
ドウェアブロック図、第２図は第１図を詳細に示す送信
ブロック図、第３図は第１図におけるＣＰＵＩの送信フ
ローを示す図、第４図は第１図を詳細に示す受信ブロッ
ク図、第５図は第１図におけるＣＰＵＩの受信フローを
示す図、第６図はデータ余剰検出フローを示す図、第７
図はデータネ足検出フローを示す図である。
１・・・ＣＰＵ、２・・・出力用ＦＩＦＯ１３・・・内
部バス、４・・・出力バス、５・・・ＩＮＰＵＴ−ＲＥ
ＡＤＹ信号、６ ・ＯＵ Ｔ Ｐ Ｕ Ｔ −ＲＥ Ａ
Ｄ Ｙ信号、７・・・ライトストローブ発生器、
８・・・５ＨＩＦＴ−ＩＮ信号、
９・・・５ＨＩＦＴ−ＯＵＴ信号。
１０・・・オン状態確認処理、１１・・・入力用ＦＯＦ
１１２・・・１語のデータ出力処理、
１３・・・全データの出力終了確認処理、１４・・・内
部入力バス、１５・・・入力バス、１６・・・５ＨＩＦ
Ｔ−ＩＮ信号、
１７・・・ＩＮＰＵＴ−ＲＥＡＤＹ信号。
１８・・・リードストローブ発生器、
１９・・・外部計算機、
２０ ・ＯＵ Ｔ Ｐ Ｕ Ｔ −ＲＥ Ａ Ｄ Ｙ信
号、２１・・・ＲＥＡＤＹ−ＯＮ確認処理、２３・・・
全データ入力終了確認処理。
２４・５ＨＩＦＴ−ＯＵＴ信号。
２５・・・ＲＥＡＤＹ−ＯＮ確認処理、２６・・・デー
タ余剰検出処理。
２７・・・データネ足検出処理。FIG. 1 is a hardware block diagram showing one embodiment of the present invention according to the present invention, FIG. 2 is a transmission block diagram showing FIG. 1 in detail, and FIG. 3 is a transmission flow of the CPUI in FIG. 1. FIG. 4 is a reception block diagram showing FIG. 1 in detail. FIG. 5 is a diagram showing the CPUI reception flow in FIG. 1. FIG. 6 is a diagram showing the data surplus detection flow.
The figure is a diagram showing the flow of detecting data loss. 1...CPU, 2...Output FIFO13...Internal bus, 4...Output bus, 5...INPUT-RE
ADY signal, 6 ・OUTPUT-REA
DY signal, 7...Write strobe generator, 8...5HIFT-IN signal, 9...5HIFT-OUT signal. 10...On state confirmation processing, 11...FOF for input
112...1 word data output processing, 13...All data output completion confirmation processing, 14...internal input bus, 15...input bus, 16...5HIF
T-IN signal, 17...INPUT-READY signal. 18... Read strobe generator, 19... External computer, 20 - OUTPUT-READY signal, 21... READY-ON confirmation process, 23...
Processing to confirm completion of all data input. 24.5HIFT-OUT signal. 25...READY-ON confirmation processing, 26...Data surplus detection processing. 27... Data foot detection processing.
Claims (1)
アウトメモリとそのファーストイン・ファーストアウト
メモリ制御回路よりなる電子計算機からなり、データ伝
送中はソフトウェアの介在をなくし通信処理時間の短縮
を図った機能と、データ伝送中に発生したデータ欠けの
検出と回復処理を速やかに実行する機能とを備えてなる
ことを特徴とするファーストイン・ファーストアウトメ
モリ利用の通信方式。 ２、データ伝送中はソフトウェアの介在をなくし、通信
処理時間の短縮を図った機能として、前記ファーストイ
ン・ファーストアウトメモリはバッファとして動作させ
る請求項第１項記載のファーストイン・ファーストアウ
トメモリ利用の通信方式。 ３、データ伝送中に発生したデータ欠けの検出と回復処
理を速やかに実行する機能として、入力用ファーストイ
ン・ファーストアウトメモリのφＶＴｐｕＴ−ＲＥＡＤ
Ｙ信号がオンになる回数のカウント値に基づいて行うフ
ァーストイン・ファーストアウトメモリ利用の通信方式
。[Scope of Claims] 1. The communication circuit and the reception circuit are composed of an electronic computer including a first-in/first-out memory and its first-in/first-out memory control circuit, and during data transmission, the intervention of software is eliminated and the communication processing time is reduced. A communication method using a first-in/first-out memory characterized by having a function for shortening the data and a function for quickly detecting data loss that occurs during data transmission and performing recovery processing. 2. The method of using the first-in/first-out memory according to claim 1, wherein the first-in/first-out memory operates as a buffer as a function of eliminating software intervention and shortening communication processing time during data transmission. Communication method. 3. φVTpuT-READ of input first-in/first-out memory as a function to quickly detect and recover data loss that occurs during data transmission.
A communication method that uses first-in/first-out memory based on the count value of the number of times the Y signal is turned on.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257918A JPH02105248A (en) | 1988-10-13 | 1988-10-13 | Communication system using first-in/first-out memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257918A JPH02105248A (en) | 1988-10-13 | 1988-10-13 | Communication system using first-in/first-out memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105248A true JPH02105248A (en) | 1990-04-17 |
Family
ID=17313001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257918A Pending JPH02105248A (en) | 1988-10-13 | 1988-10-13 | Communication system using first-in/first-out memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105248A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233652A (en) * | 1990-07-25 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | Personal computer bus and video adapter for high-performance parallel interface |
| KR100484134B1 (en) * | 2002-02-16 | 2005-04-18 | 삼성전자주식회사 | Asynchronous data interface apparatus using a FIFO |
-
1988
- 1988-10-13 JP JP63257918A patent/JPH02105248A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233652A (en) * | 1990-07-25 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | Personal computer bus and video adapter for high-performance parallel interface |
| KR100484134B1 (en) * | 2002-02-16 | 2005-04-18 | 삼성전자주식회사 | Asynchronous data interface apparatus using a FIFO |
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