JPH018025Y2 - - Google Patents

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JPH018025Y2
JPH018025Y2 JP1981047861U JP4786181U JPH018025Y2 JP H018025 Y2 JPH018025 Y2 JP H018025Y2 JP 1981047861 U JP1981047861 U JP 1981047861U JP 4786181 U JP4786181 U JP 4786181U JP H018025 Y2 JPH018025 Y2 JP H018025Y2
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voltage
input
integrator
pulse width
output
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Description

【考案の詳細な説明】 本考案は、被測定電圧をその大きさに対応した
パルス幅に変換する電圧パルス幅変換器に関す
る。更に詳しくは、入力増幅部のスパン調を不要
にした電圧パルス幅変換器に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a voltage pulse width converter that converts a voltage to be measured into a pulse width corresponding to the magnitude of the voltage. More specifically, the present invention relates to a voltage pulse width converter that eliminates the need for span adjustment in the input amplifier section.

従来より二重積分形のアナログデイジタル変換
器(以下単にA/D変換器と略す)が知られてい
る。二重積分形A/D変換器は、入力未知電圧を
一定期間積分しその後基準電圧を折り返し積分し
折り返し積分開始時からこの出力が或る一定値
(例えば零電位)を切るまでの時間幅が入力未知
電圧に比例することを利用しこの時間幅をパルス
数に変換しこのパルス数をその出力とするもので
ある。
2. Description of the Related Art Double-integration type analog-to-digital converters (hereinafter simply referred to as A/D converters) have been known. A double-integration type A/D converter integrates an input unknown voltage for a certain period of time, then integrates the reference voltage back and forth, and calculates the time width from the start of the loop-back integration until the output falls below a certain constant value (for example, zero potential). Utilizing the fact that it is proportional to the input unknown voltage, this time width is converted into a number of pulses, and this number of pulses is used as the output.

第1図は、二重積分形A/D変換器に用いられ
る電圧パルス幅変換器の従来例を示す電気的接続
図である。電圧パルス幅変換器は、前述したよう
に被測定電圧をその大きさに対応したパルス幅に
変換するものである。同図において、抵抗R1
演算増幅器U1及び可変抵抗RVとで構成される回
路が入力増幅器を構成している。入力増幅器は前
置増幅器ともいわれ、被測定電圧Vioを適当な大
きさのレベルに変換する。抵抗R2,R3、抵抗R3
の一端に接続された基準電圧ES、スイツチSW1
SW2、演算増幅器U2、キヤパシタC、キヤパシ
タCの両端に接続されたスイツチSW3とで構成さ
れた回路は積分器を構成している。積分器は、入
力増幅器の出力V1と基準電圧ESをスイツチSW1
SW2で切換えて積分する。
FIG. 1 is an electrical connection diagram showing a conventional example of a voltage pulse width converter used in a double integral type A/D converter. As described above, the voltage pulse width converter converts the voltage to be measured into a pulse width corresponding to the magnitude of the voltage. In the same figure, resistance R 1 ,
A circuit composed of an operational amplifier U 1 and a variable resistor R V constitutes an input amplifier. The input amplifier is also called a preamplifier and converts the voltage to be measured V io to an appropriate level. Resistance R 2 , R 3 , Resistance R 3
The reference voltage E S connected to one end of the switch SW 1 ,
A circuit including SW 2 , operational amplifier U 2 , capacitor C, and switch SW 3 connected to both ends of capacitor C constitutes an integrator. The integrator switches the input amplifier output V 1 and the reference voltage E S SW 1 ,
Switch with SW 2 and integrate.

U3は、積分器の出力V2と零電位とを比較する
比較器である。比較器U2の出力VOUTが、第1図
に示す回路の出力となる。図に示す回路の、各ス
イツチ類の制御は制御部(図示せず)が行う。制
御部としては、例えばマイクロコンピユータが用
いられる。このように構成された回路の動作を概
説すれば以下のとおりである。
U 3 is a comparator that compares the output V 2 of the integrator with zero potential. The output V OUT of comparator U 2 becomes the output of the circuit shown in FIG. A control section (not shown) controls each switch in the circuit shown in the figure. For example, a microcomputer is used as the control section. The operation of the circuit configured as described above is summarized as follows.

入力未知電圧Vioは、入力増幅器で適当な大き
さのレベルV1に変換される。この電圧V1は、続
く積分器で一定期間Tだけ積分される。このとき
のスイツチの状態は、SW1がオン、SW2,SW3
オフである。第2図は積分器の出力波形を示す図
である。V1が積分されている期間、出力波形は
図に示すように徐々に上昇する。入力電圧V1
期間Tだけ積分した後、今度は基準電圧ESを折り
返し積分する。このときのスイツチの状態は、
SW2がオン、SW1,SW3がオフである。積分器の
出力V2が零レベルを切る瞬間、比較器U3の出力
VOUTが立下る。その後、スイツチSW3がオンに
なり積分器はリセツトされる。ここで、基準電圧
ESを積分している時間は、入力電圧Vioの大きさ
に対応したものとなる。そこで、この時間幅を比
較器U3から取出すようにしてやれば、第1図に
示す回路を電圧パルス幅変換器として利用するこ
とができる。
The input unknown voltage V io is converted to an appropriately large level V 1 by an input amplifier. This voltage V 1 is integrated for a fixed period T in a subsequent integrator. At this time, the switch states are SW 1 on, SW 2 and SW 3 off. FIG. 2 is a diagram showing the output waveform of the integrator. While V 1 is being integrated, the output waveform gradually rises as shown in the figure. After integrating the input voltage V 1 for a period T, the reference voltage E S is then integrated back. The state of the switch at this time is
SW 2 is on, SW 1 and SW 3 are off. At the moment when the integrator output V 2 crosses the zero level, the output of the comparator U 3
V OUT falls. Then switch SW3 is turned on and the integrator is reset. Here, the reference voltage
The time during which E S is integrated corresponds to the magnitude of the input voltage V io . Therefore, by extracting this time width from the comparator U3 , the circuit shown in FIG. 1 can be used as a voltage pulse width converter.

第2図の1は、2よりも入力電圧が大きい場合
を示している。折り返し積分開始時から、零レベ
ルを切るまでの時間は、1に関する時間TW12
に関する時間TW2よりも大きい。上述したような
従来の回路では、入力増幅器のスパン調用可変抵
抗RVの値が温度変化等により変動するとその出
力値V1の値が変化し測定誤差となる。また、可
変抵抗を用いると調整のための工数がかかつてし
まう。
1 in Figure 2 indicates the case where the input voltage is larger than 2 . The time from the start of the fold-back integration until it crosses the zero level is the time T W1 with respect to 1 is 2
time T W2 is greater than W2. In the conventional circuit as described above, when the value of the span adjustment variable resistor R V of the input amplifier fluctuates due to temperature change or the like, the value of the output value V 1 changes, resulting in a measurement error. Furthermore, using a variable resistor increases the number of man-hours required for adjustment.

本考案は、このような点に鑑みてなされたもの
で、前記基準電圧ESの他に第2の基準電圧ER
入力増幅器の入口に設け、この基準電圧ERの積
分結果に応じて入力電圧Vioの積分時間Tを可変
するようにして入力増幅器のスパン調用可変抵抗
を不要にした電圧パルス幅変換器を実現したもの
である。以下、図面を参照して本考案を詳細に説
明する。
The present invention was devised in view of these points, and in addition to the reference voltage E S , a second reference voltage E R is provided at the entrance of the input amplifier, and the voltage is adjusted according to the integration result of this reference voltage E R. A voltage pulse width converter is realized in which the integration time T of the input voltage V io is varied, thereby eliminating the need for a variable resistor for adjusting the span of the input amplifier. Hereinafter, the present invention will be described in detail with reference to the drawings.

第3図は、本考案の一実施例を示す電気的接続
図である。第1図に示すと同一のものは同一の番
号を付して示す。第1図に示す従来例と異なる点
は以下のとおりである。先ず、入力増幅器の前段
部に第2の基準電圧ERが設けられている。入力
未知電圧Vioと基準電圧ERは、それぞれスイツチ
SW4,SW5を介して入力増幅器に接続される。ま
た、増幅器U1の帰還抵抗が可変抵抗RVの代わり
に抵抗R4が用いられている。このように構成さ
れた回路の動作を以下に説明する。
FIG. 3 is an electrical connection diagram showing an embodiment of the present invention. Components that are the same as those shown in FIG. 1 are designated by the same numbers. The differences from the conventional example shown in FIG. 1 are as follows. First, a second reference voltage E R is provided at the front stage of the input amplifier. The input unknown voltage V io and the reference voltage E R are each switched
Connected to the input amplifier via SW 4 and SW 5 . Further, as the feedback resistor of the amplifier U1 , a resistor R4 is used instead of the variable resistor RV . The operation of the circuit configured in this way will be explained below.

先ず、入力電圧Vioが積分される場合について
考える。このとき、スイツチSW4がオン、スイツ
チSW5がオフである。1つの積分サイクルにつき
次式が成立する。
First, consider the case where the input voltage V io is integrated. At this time, switch SW 4 is on and switch SW 5 is off. The following equation holds true for one integration cycle.

V1/R2T=ES/R3TW (1) ここで、抵抗値として各抵抗を示す符号をその
まま用いた。V1は、入力電圧Vioが入力増幅器で
適当な値に変換されたものである。Tは、前述し
た積分時間である。TWは、比較器U3の出力パル
ス幅である。次に、第2の基準電圧ERが積分さ
れる場合について考える。このときは、SW5がオ
ンにSW4がオフになる。1つの積分サイクルにつ
き次式が成立する。
V 1 /R 2 T=E S /R 3 T W (1) Here, the symbols indicating each resistance were used as they were as the resistance values. V 1 is the input voltage V io converted to an appropriate value by an input amplifier. T is the integration time described above. T W is the output pulse width of comparator U 3 . Next, consider the case where the second reference voltage ER is integrated. At this time, SW 5 is turned on and SW 4 is turned off. The following equation holds true for one integration cycle.

VR/R2T=ES/R3TWR (2) ここで、VRは基準電圧ERが入力増幅器が適当
な値に変換されたものである。TWRは比較器U3
出力パルス幅である。
V R /R 2 T=E S /R 3 T WR (2) Here, V R is the reference voltage E R converted to an appropriate value by the input amplifier. TWR is the output pulse width of comparator U3 .

今、入力増幅器の抵抗が変化したとする。増幅
器の出力はVRから(VR±ΔVR)に変化する。電
圧(VR±ΔVR)の1積分サイクルにつき次式が
成立する。
Now suppose that the resistance of the input amplifier changes. The output of the amplifier changes from V R to (V R ±ΔV R ). The following equation holds true for one integral cycle of voltage (V R ±ΔV R ).

(VR±ΔVR)/R2T=ES/R3(TWR±ΔTR)(3) ここで、ΔTRは入力電圧の変化に伴い比較器
U3の出力パルス幅の変化分である。また、入力
未知電圧も当然変化して次式のようになる。
(V R ±ΔV R )/R 2 T=E S /R 3 (T WR ±ΔT R )(3) Here, ΔT R is
This is the change in the output pulse width of U3 . Also, the input unknown voltage naturally changes and becomes as shown in the following equation.

(V1±ΔV1)/R2T=ES/R3(TW±ΔTW) (4) ここで、ΔV1及びΔTWはそれぞれの変化分で
ある。
(V 1 ±ΔV 1 )/R 2 T=E S /R 3 (T W ±ΔT W ) (4) Here, ΔV 1 and ΔT W are respective changes.

今、(3)式において出力パルス幅の変化分ΔTR
0となるように積分時間TをΔTだけ変化させる
と次式が成立する。
Now, in equation (3), the change in output pulse width ΔT R =
If the integration time T is changed by ΔT so that it becomes 0, the following equation holds true.

(VR±ΔVR)/R2(T±ΔT)=ES/R3TWR (5) 制御回路(図示せず)は(3)式におけるTWR及び
ΔTRを知ることができるので、比例演算により
ΔTを算出することができる。(V1±ΔV1)を
(T±ΔT)だけ積分すると1積分サイクルにつ
き次式が成立する。
(V R ±ΔV R )/R 2 (T±ΔT) = E S /R 3 T WR (5) Since the control circuit (not shown) can know T WR and ΔT R in equation (3), , ΔT can be calculated by proportional calculation. When (V 1 ±ΔV 1 ) is integrated by (T±ΔT), the following equation holds true for one integration cycle.

(V1±ΔV1)/R2(T±ΔT) =V1±ΔV1/VR±ΔVR・ES/R3TWR (6) 一方 V1±ΔV1/VR±ΔVR=V1(1±ΔV1/V1)/VR(1±
ΔVR/VR)(7) (7)式を(6)式に代入すると、(6)式は次式のように
なる。
(V 1 ±ΔV 1 )/R 2 (T±ΔT) = V 1 ±ΔV 1 /V R ±ΔV R・E S /R 3 T WR (6) On the other hand, V 1 ±ΔV 1 /V R ±ΔV R =V 1 (1±ΔV 1 /V 1 )/V R (1±
ΔVR/VR) (7) When formula (7) is substituted into formula (6), formula (6) becomes the following formula.

(V1±ΔV1)/R2(T±ΔT)=ES/R3TW (8) (8)式は、積分器の入力電圧がV1から(V1±
ΔV1)に変化した場合でも、出力パルス幅はV1
に対応したTWとなる。従つて、正確なパルス幅
を出力することができる。
(V 1 ±ΔV 1 )/R 2 (T±ΔT) = E S /R 3 T W (8) Equation (8) shows that the input voltage of the integrator varies from V 1 to (V 1 ±
ΔV 1 ), the output pulse width remains V 1
It becomes T W corresponding to . Therefore, accurate pulse width can be output.

第4図は、積分器の出力波形を示す図である。
同図において、3は正常状態時の出力波形であ
る。4は、積分器の入力電圧がV1から(V1±
ΔV1)に変化したときの出力波形である。5は、
積分時間をΔTだけ補正したときの出力波形であ
る。比較器の出力パルス幅は、3の場合と等しく
なつている。上述の説明では、入力増幅器の抵抗
が変化した場合について説明したが、積分器の抵
抗が変化した場合についても同様である。本考案
によれば、入力積分時間の補正をハード的に行つ
ているので高速の電圧パルス幅変換を行うことが
できる。なお、積分時間のTの補正は、各積分サ
イクルごとに行う必要はない。例えば、10変換サ
イクルに1の割合であつてもよい。また、演算増
幅器U1の正入力端子は接地しないで、バイアス
用の電圧を印加するようにしてもよい。図に示す
積分形の電圧パルス幅変換器は入力0付近で動作
不安定となるため、バイアス電圧を与える場合が
多い。
FIG. 4 is a diagram showing the output waveform of the integrator.
In the figure, 3 is the output waveform under normal conditions. 4 , the input voltage of the integrator varies from V 1 to (V 1 ±
This is the output waveform when the voltage changes to ΔV 1 ). 5 is
This is the output waveform when the integration time is corrected by ΔT. The output pulse width of the comparator is the same as in case 3 . In the above description, the case where the resistance of the input amplifier changes has been explained, but the same applies to the case where the resistance of the integrator changes. According to the present invention, since the input integration time is corrected by hardware, high-speed voltage pulse width conversion can be performed. Note that it is not necessary to correct the integration time T for each integration cycle. For example, the rate may be 1 in 10 conversion cycles. Further, the positive input terminal of the operational amplifier U1 may not be grounded, but may be applied with a bias voltage. Since the integral type voltage pulse width converter shown in the figure becomes unstable when the input is near 0, a bias voltage is often applied to it.

以上、詳細に説明したように、本考案によれば
入力増幅器の抵抗が変化してもその変化分を補正
でき従つて入力増幅器のスパン調用可変抵抗を不
要にした電圧パルス幅変換器を実現することがで
きる。
As explained in detail above, according to the present invention, even if the resistance of the input amplifier changes, it is possible to compensate for the change, thereby realizing a voltage pulse width converter that eliminates the need for a variable resistor for adjusting the span of the input amplifier. be able to.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、電圧パルス幅変換器の従来例を示す
電気的接続図、第2図は積分器の出力波形を示す
図である。第3図は、本考案の一実施例を示す電
気的接続図、第4図は積分器の出力波形を示す図
である。 R1乃至R4……抵抗、RV……可変抵抗、U1,U2
……演算増幅器、U3……比較器、SW1乃至SW4
……スイツチ、ES,ER……基準電圧。
FIG. 1 is an electrical connection diagram showing a conventional example of a voltage pulse width converter, and FIG. 2 is a diagram showing an output waveform of an integrator. FIG. 3 is an electrical connection diagram showing an embodiment of the present invention, and FIG. 4 is a diagram showing an output waveform of an integrator. R 1 to R 4 ...Resistance, R V ... Variable resistance, U 1 , U 2
...Operation amplifier, U 3 ...Comparator, SW 1 to SW 4
...Switch, E S , E R ...Reference voltage.

Claims (1)

【実用新案登録請求の範囲】 入力電圧を或る時間T(入力積分時間Tと言う)
だけ積分し、その後第1の基準電圧Esを逆方向へ
積分し、入力電圧を第1の基準電圧の積分時間
Tw(変換積分時間Twと言う)に変換する積分器
と、この積分器の出力を受けて入力電圧に対応し
たパルス幅を発生する比較器とを備えた電圧パル
ス幅変換器において、 被測定電圧と、第2の基準電圧ERのいずれか
一方を選択して増幅する増幅回路と、 この増幅回路の出力と前記第1の基準電圧ES
切替えて前記積分器に加えるスイツチ手段と、 第2の基準電圧ERを選択時の増幅回路の出力
を積分器に加えた時の変換積分時間TW1をもとに
スイツチ手段を制御することで前記入力積分時間
Tを変化させ増幅回路と積分器のゲイン変動を補
正する制御部と、 を備えた電圧パルス幅変換器。
[Scope of claim for utility model registration] Input voltage for a certain time T (referred to as input integral time T)
, and then integrates the first reference voltage E s in the opposite direction, making the input voltage equal to the integration time of the first reference voltage.
In a voltage pulse width converter that includes an integrator that converts into T w (referred to as conversion integration time T w ) and a comparator that receives the output of this integrator and generates a pulse width corresponding to the input voltage, an amplifier circuit that selects and amplifies either the measured voltage or the second reference voltage E R ; and a switch means that switches between the output of the amplifier circuit and the first reference voltage E S and applies it to the integrator. , the amplifier circuit changes the input integration time T by controlling the switch means based on the conversion integration time T W1 when the output of the amplifier circuit is applied to the integrator when the second reference voltage E R is selected. A voltage pulse width converter comprising: a controller for correcting gain fluctuations of an integrator; and a voltage pulse width converter.
JP1981047861U 1981-04-02 1981-04-02 Expired JPH018025Y2 (en)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53118351A (en) * 1977-03-26 1978-10-16 Omron Tateisi Electronics Co A/d converter

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53118351A (en) * 1977-03-26 1978-10-16 Omron Tateisi Electronics Co A/d converter

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