JPH0150624B2 - - Google Patents

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JPH0150624B2
JPH0150624B2 JP56158845A JP15884581A JPH0150624B2 JP H0150624 B2 JPH0150624 B2 JP H0150624B2 JP 56158845 A JP56158845 A JP 56158845A JP 15884581 A JP15884581 A JP 15884581A JP H0150624 B2 JPH0150624 B2 JP H0150624B2
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JP
Japan
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wheel speed
output
peak value
time
signal
Prior art date
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JP56158845A
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Japanese (ja)
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JPS5861051A (en
Inventor
Toshiro Matsuda
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Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
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Publication date
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Publication of JPH0150624B2 publication Critical patent/JPH0150624B2/ja
Granted legal-status Critical Current

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    • BPERFORMING OPERATIONS; TRANSPORTING
    • B60VEHICLES IN GENERAL
    • B60TVEHICLE BRAKE CONTROL SYSTEMS OR PARTS THEREOF; BRAKE CONTROL SYSTEMS OR PARTS THEREOF, IN GENERAL; ARRANGEMENT OF BRAKING ELEMENTS ON VEHICLES IN GENERAL; PORTABLE DEVICES FOR PREVENTING UNWANTED MOVEMENT OF VEHICLES; VEHICLE MODIFICATIONS TO FACILITATE COOLING OF BRAKES
    • B60T8/00Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force
    • B60T8/17Using electrical or electronic regulation means to control braking
    • B60T8/176Brake regulation specially adapted to prevent excessive wheel slip during vehicle deceleration, e.g. ABS
    • B60T8/1761Brake regulation specially adapted to prevent excessive wheel slip during vehicle deceleration, e.g. ABS responsive to wheel or brake dynamics, e.g. wheel slip, wheel acceleration or rate of change of brake fluid pressure
    • B60T8/17616Microprocessor-based systems

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Fluid Mechanics (AREA)
  • Transportation (AREA)
  • Mechanical Engineering (AREA)
  • Regulating Braking Force (AREA)

Description

【発明の詳細な説明】 本発明は、スキツド制御する車輪の車輪速のピ
ーク値に基づいて、アンチスキツド制御を行なう
ための制動目標直線を設定するようにしたアンチ
スキツド制御装置に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an anti-skid control device that sets a braking target straight line for anti-skid control based on the peak value of the wheel speed of a wheel to be skid-controlled.

一般に、急制動中に車輪がロツクすることによ
る横すべりと制動力の低下を防止するためのアン
チスキツド制御装置は、第1図に示すように、ス
リツプ率Sが15%付近となるとき、車輪と路面と
の摩擦係数μが最大となり、最も高いブレーキ効
率が得られることから、第2図に示すように、車
両速度VCに対し車輪速VWが15%程低い値となる
P点に達したとき制動目標車輪速(制動目標直
線)VWOを発生し、この目標値となるように車輪
速VWを制御している。
In general, an anti-skid control device, which is designed to prevent sideslip and a decrease in braking force due to wheels locking during sudden braking, is designed to prevent wheels from slipping between the wheels and the road surface when the slip rate S is around 15%, as shown in Figure 1. Since the friction coefficient μ is maximum and the highest braking efficiency is obtained, a point P is reached where the wheel speed V W is approximately 15% lower than the vehicle speed V C , as shown in Figure 2. At this time, a braking target wheel speed (braking target straight line) V WO is generated, and the wheel speed V W is controlled to reach this target value.

ところで、制動中の車両速度VCは、路面との
摩擦係数の変化に応じ、その減速度が変るように
なるので、制動目標車輪速VWOも摩擦係数μの変
化による車両速度の変化に追従させる必要があ
る。
By the way, the deceleration of the vehicle speed V C during braking changes according to the change in the friction coefficient with the road surface, so the braking target wheel speed V WO also follows the change in the vehicle speed due to the change in the friction coefficient μ. It is necessary to do so.

ところが、従来のアンチスキツド制御装置で
は、最初にスリツプ率が15%付近となるP点に達
したら、最も一般的な路面との摩擦係数に基づい
て予め定めた傾きの制動目標車輪速VWOを発生す
るようにしているので、例えば、第2図の時刻to
で摩擦係数が小さい値に変化したとすると、これ
に応じて車両速度VCの減速度は緩やかに変化す
るようになる。しかしながら、目標車輪速VWO
傾きはそのまま一定であるので、車両速度VC
りもかなり低下した制御目標値で制御を行なつて
しまい、ロツクを生じ易くなる。逆に時刻toで摩
擦係数が大きい値に変化したとすると、車両の減
速度が大きくなるにもかかわらず、制動目標車輪
速VWOの傾きはそのまま一定であるので、制動距
離が伸びてしまい、通常ブレーキよりは優れてい
るものの、あらゆる路面状況にて良好な制動性能
を確保することが難しいという問題があつた。ま
た、特開昭56−75242号公報に記載されているよ
うに、車輪加速度のピーク値又はピーク値近傍の
設定値に基いてスキツドサイクル毎の車輪速のピ
ーク値を検出し、この検出した車輪速から制動目
標車輪速を設定する手段では、車輪加速度のピー
ク値と実際の車輪速のピーク値とが若干ずれてい
るために、制動目標車輪速を精度よく演算するこ
とができず、制動性能にやや正確性を欠くもので
あつた。なおかつ、車輪加速度を検出する前記公
開の装置においては、加速度を検出するものであ
つたために、路面の外乱、例えば凹凸等があつた
場合に検出値が変動し易いという問題があつた。
However, with conventional anti-skid control devices, when the slip rate first reaches point P where it is around 15%, it generates a braking target wheel speed V WO with a predetermined slope based on the coefficient of friction with the most common road surface. For example, at time t o in Figure 2,
If the friction coefficient changes to a small value in , the deceleration of the vehicle speed V C will gradually change accordingly. However, since the slope of the target wheel speed V WO remains constant, control is performed with a control target value that is considerably lower than the vehicle speed V C , which tends to cause a lock. Conversely, if the friction coefficient changes to a large value at time t o , the slope of the braking target wheel speed V WO remains constant even though the vehicle deceleration increases, so the braking distance increases. Although it is superior to regular brakes, there is a problem in that it is difficult to ensure good braking performance in all road conditions. In addition, as described in Japanese Patent Application Laid-open No. 56-75242, the peak value of the wheel speed for each skid cycle is detected based on the peak value of the wheel acceleration or a set value near the peak value, and With the method of setting the braking target wheel speed from the wheel speed, the peak value of the wheel acceleration and the peak value of the actual wheel speed are slightly different, so the braking target wheel speed cannot be calculated accurately. Performance was somewhat inaccurate. Furthermore, since the disclosed device for detecting wheel acceleration detects acceleration, there is a problem in that the detected value tends to fluctuate when there is a disturbance on the road surface, such as unevenness.

本発明は、このような従来の問題点に着目して
なされたもので、スキツド制御する車輪の車輪速
を検出する手段と、車輪速が制動目標車輪速にな
るように作動油圧を制御する油圧制御手段と、作
動油圧の制御によつて生ずるスキツドサイクル毎
に、増加中の車輪速から得られた車輪速信号を保
持すると共に、この保持された車輪速より現在の
車輪速が低くなつた時の当該保持された車輪速を
車輪速のピーク値として検出するピーク値検出手
段と、このピーク値検出手段で検出した車輪速の
ピーク値に基づいて上記制動目標車輪速を設定す
る設定手段とを有するアンチスキツド制御装置を
手段としており、これによりあらゆる路面状況に
対して高精度で且つ正確な制動性能を確保するこ
とを目的とする。ここで、上記スキツドサイクル
とは、ブレーキを踏んだ時にホイールシリンダ等
の作動油圧が増減圧制御されて車輪速に次第に近
づいていく時の車輪速の変動周期を意味する。
The present invention has been made by focusing on such conventional problems, and includes a means for detecting the wheel speed of wheels to be skid controlled, and a hydraulic pressure for controlling hydraulic pressure so that the wheel speed becomes the braking target wheel speed. The control means maintains a wheel speed signal obtained from the increasing wheel speed at each skid cycle caused by the control of the hydraulic pressure, and detects when the current wheel speed becomes lower than this held wheel speed. peak value detection means for detecting the maintained wheel speed at the time as a peak value of the wheel speed; and setting means for setting the braking target wheel speed based on the peak value of the wheel speed detected by the peak value detection means. The purpose is to ensure highly accurate and accurate braking performance under all road conditions. Here, the skid cycle refers to a period of fluctuation in wheel speed when the hydraulic pressure of the wheel cylinders, etc. is controlled to increase or decrease when the brake is stepped on and gradually approaches the wheel speed.

以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be explained based on the drawings.

第3図は本発明の一実施例を示したブロツク図
である。まず構成を説明すると、1はスキツド制
御される車輪(1輪を代表して示す)、2は車輪
1の回転数に比例したパルス数のパルス信号又は
周波数の交流信号を発生する車輪速センサ、3は
車輪速センサ2の検出信号を車輪速VW信号(電
圧信号)に変換する変換器、4は各スキツドサイ
クルで車輪速VWがピーク値に達したことを検出
するピーク検出回路、5はピーク検出回路4のピ
ーク検出出力により車輪速VWのピーク値をサン
プルホールドし、このピーク値のうち、前回のデ
ータと今回のデータとの差に基づく勾配を演算し
て順次制動目標直線(制動目標車輪速)Vi信号
を設定する制動目標直線設定回路、6は制動目標
直線Viと車輪速VWとを比較し、車輪速VWの変化
を制動目標直線Viに近づけて最大ブレーキ効率
が得られるブレーキ液圧の制御信号(減圧、保
持、増圧を行なうための電磁弁駆動信号)を作り
出す液圧制御回路、7は液圧制御回路6からの制
御信号に応じた電磁弁の切換え作動によりマスシ
リンダ(M/C)からホイルシリング(W/C)
に供給しているブレーキ液圧の減圧、保持、増圧
を繰り返し行なう液圧アクチユエータである。
FIG. 3 is a block diagram showing one embodiment of the present invention. First, to explain the configuration, 1 is a skid-controlled wheel (one wheel is shown as a representative), 2 is a wheel speed sensor that generates a pulse signal with a number of pulses or an AC signal with a frequency proportional to the number of rotations of the wheel 1; 3 is a converter that converts the detection signal of the wheel speed sensor 2 into a wheel speed VW signal (voltage signal); 4 is a peak detection circuit that detects when the wheel speed VW reaches a peak value in each skid cycle; 5 samples and holds the peak value of the wheel speed V W using the peak detection output of the peak detection circuit 4, calculates the slope based on the difference between the previous data and the current data among these peak values, and sequentially calculates the braking target straight line. (Braking target wheel speed) A braking target straight line setting circuit that sets the Vi signal, 6 compares the braking target straight line Vi and the wheel speed V W , and brings the change in wheel speed V W closer to the braking target straight line Vi to maximize braking efficiency. 7 is a hydraulic pressure control circuit that generates a control signal for brake hydraulic pressure (a solenoid valve drive signal for reducing, holding, and increasing pressure), and 7 switches the solenoid valve according to the control signal from the hydraulic pressure control circuit 6. The foil cylinder (W/C) is moved from the mass cylinder (M/C) by operation.
This is a hydraulic actuator that repeatedly reduces, maintains, and increases the brake fluid pressure supplied to the brake fluid.

第4図は第3図の実施例におけるピーク検出回
路4の具体的な一実施例を示した回路ブロツク図
であり、ピーク検出用のコンパレータ8を有し、
コンパレータ8のマイナス入力端子には抵抗R1
を介して車輪速VW信号が入力され、また、プラ
ス入力端子には、ダイオードD1を介してコンデ
ンサC1に充電された車輪速VW信号よりダイオー
ドD1の順電圧(順方向降下電圧)VDだけ低い
(VW−VD)となる信号が入力されている。従つ
て、車輪速VW信号が増加しているときには、コ
ンデンサC1には順電圧VDだけ低い値の信号が充
電され、VW>(VW−VD)であることからコンパ
レータ8の出力はLレベルにある。一方、VW
号がピーク値を過ぎて減少を始めると、コンデン
サC1はダイオードD1の逆バイアスで車輪速VW
号のピーク値に充電されたままとなり、VW信号
がピーク値から順電圧VDだけ低下したときに、
コンパレータ8の出力がHレベルに立上つてピー
ク検出出力を生ずるようにしている。
FIG. 4 is a circuit block diagram showing a specific embodiment of the peak detection circuit 4 in the embodiment of FIG. 3, which includes a comparator 8 for peak detection,
Resistor R1 is connected to the negative input terminal of comparator 8.
The wheel speed V W signal is input through the positive input terminal, and the forward voltage of diode D 1 (forward drop voltage ) A signal that is lower by V D (V W − V D ) is input. Therefore, when the wheel speed V W signal is increasing, the capacitor C 1 is charged with a signal whose value is lower by the forward voltage V D , and since V W > (V W − V D ), the comparator 8 The output is at L level. On the other hand, when the V W signal passes the peak value and begins to decrease, the capacitor C 1 remains charged to the peak value of the wheel speed V W signal due to the reverse bias of the diode D 1 , and the V W signal continues to increase from the peak value. When the voltage V D decreases,
The output of the comparator 8 rises to an H level to generate a peak detection output.

また、コンパレータ8のコンデンサC1の接続
側には、ピーク検出後にリセツトをかけるための
回路が設けられる。
Further, a circuit for applying a reset after peak detection is provided on the side of the comparator 8 connected to the capacitor C1 .

このリセツト回路部は、車輪速VW信号を微分
して加速度αW信号を出力する微分回路9と、αW
信号が所定値+αを上回つたときにHレベル出力
を生ずるコンパレータ10と、コンパレータ10
のHレベルへの立上りを微分して正のトリガパル
スを作り出すコンデンサC2及び抵抗R2とでなる
トリガ回路と、トリガパルスによりセツトされて
一定時間Hレベル出力を生ずる単安定マルチ11
と、単安定マルチ11のHレベル出力で導通して
コンデンサC1を放電リセツトするFETを用いた
アナログスイツチ12で構成され、車輪速VW
スキツドサイクル変化において、車輪速がピーク
値を過ぎて減少し、ブレーキ液圧の減圧で再び車
速に向つて回復中に、車輪の加速度αWが所定値
+αを上回るタイミングでコンデンサC1を放電
リセツトし、スキツドサイクル毎のピーク検出を
可能にしている。
This reset circuit section includes a differentiation circuit 9 that differentiates the wheel speed V W signal and outputs an acceleration α W signal, and an α W signal .
a comparator 10 that produces an H level output when the signal exceeds a predetermined value +α;
A trigger circuit consisting of a capacitor C 2 and a resistor R 2 that generates a positive trigger pulse by differentiating the rise of the voltage to the H level, and a monostable multi 11 that is set by the trigger pulse and produces an H level output for a certain period of time.
and an analog switch 12 using an FET that conducts with the H level output of the monostable multi 11 to discharge and reset the capacitor C1. The capacitor C1 is discharged and reset at the timing when the wheel acceleration αW exceeds a predetermined value +α while the brake fluid pressure is decreasing and the vehicle speed is recovering again toward the vehicle speed, making it possible to detect the peak at each skid cycle. ing.

このように構成された第4図のピーク検出回路
4の動作は、第5図のタイムチヤートによつて更
に明らかにされる。
The operation of the peak detection circuit 4 of FIG. 4 constructed in this manner is further clarified by the time chart of FIG. 5.

すなわち、車輪速VWが増加しているときには、
VWより順電圧VDだけ低い破線で示す信号がコン
デンサC1に充電され、ピーク値VPを過ぎると、
コンデンサC1の電圧は一定に保たれ、VWが破線
の一定値を下回つたときに、コンパレータ38の
出力がHレベルとなる。次いで、車輪速VWが再
び回復を始め、その加速度αWが所定値+αを上
回ると、単安定マルチ11が一定時間Hレベル出
力を生じて、コンデンサC1を放電リセツトし、
次のスキツドサイクルでのピーク検出に備える。
That is, when the wheel speed V W is increasing,
The signal shown by the dashed line, which is lower than V W by the forward voltage V D , charges the capacitor C 1 and when it passes the peak value V P ,
The voltage of the capacitor C1 is kept constant, and when VW falls below a certain value indicated by the broken line, the output of the comparator 38 becomes H level. Next, when the wheel speed VW starts to recover again and the acceleration αW exceeds the predetermined value +α, the monostable multi 11 generates an H level output for a certain period of time, discharges and resets the capacitor C1 ,
Prepare for peak detection in the next skid cycle.

次に第6図のタイムチヤートを参照して第3,
4図に示した実施例の全体としての動作を説明す
る。
Next, referring to the time chart in Figure 6,
The overall operation of the embodiment shown in FIG. 4 will be explained.

いま時刻TOでブレーキペダルを踏んでアンチ
スキツド制御を開始したとすると、ブレーキ液圧
の増圧により車輪速VWは車速VCに対して減少を
始め(スリツプ率増加)、車輪減速度が所定値に
達した時刻T1で予め定めた傾き(減速度)の制
動目標直線ViOが制動目標直線設定回路5で設定
され、この制動目標直線ViOに基づいて液圧制御
回路6は液圧アクチユエータ7に制御信号を出力
し、増圧中のブレーキ油圧を減圧に切換えて車輪
速VWを車速VCに向つて回復させ、最大ブレーキ
効率となるスリツプ率λ=0.15〜0.2の付近で保
持に切換え、更に車速VCに近づいたときに、再
び増圧に切換える。
Assuming that anti-skid control is started by depressing the brake pedal at time T O , wheel speed V W begins to decrease relative to vehicle speed V C (slip rate increases) due to increased brake fluid pressure, and wheel deceleration reaches a predetermined level. A braking target straight line Vi O with a predetermined slope (deceleration) is set by the braking target straight line setting circuit 5 at time T 1 when the value is reached, and the hydraulic pressure control circuit 6 adjusts the hydraulic pressure based on this braking target straight line Vi O. A control signal is output to the actuator 7, the brake hydraulic pressure that is being increased is switched to a reduced pressure, the wheel speed V W is recovered toward the vehicle speed V C , and the slip ratio is maintained around λ = 0.15 to 0.2, which is the maximum brake efficiency. When the vehicle speed approaches V C , switch to pressure increase again.

このように車輪速VWが車速VCに向つて回復を
始めると、ピーク検出回路4のコンパレータ10
の出力がHレベルとなり、単安定マルチ11のH
レベル出力でコンデンサC1を放電リセツトし、
破線で示すVWの増加に追従した信号の充電を始
める。車輪速VWがピーク値を過ぎて所定値だけ
ピーク値を下回る時刻T2に至ると、コンパレー
タ8の出力、すなわちピーク検出回路4の出力が
Hレベルとなり、このピーク検出回路4のピーク
検出出力によつて制動目標直線設定回路5は、時
刻T2における車輪速VWの値をピーク値VP1とし
てサンプルホールドする。
When the wheel speed V W begins to recover toward the vehicle speed V C in this way, the comparator 10 of the peak detection circuit 4
output becomes H level, and the output of monostable multi 11 becomes H level.
Discharge and reset capacitor C1 with level output,
Charging of the signal that follows the increase in V W shown by the broken line begins. When the wheel speed VW passes the peak value and falls below the peak value by a predetermined value at time T2 , the output of the comparator 8, that is, the output of the peak detection circuit 4 becomes H level, and the peak detection output of the peak detection circuit 4 Accordingly, the braking target straight line setting circuit 5 samples and holds the value of the wheel speed V W at time T 2 as the peak value V P1 .

次に時刻T3で同様にしてピーク値VP2のサンプ
ルホールドを行なつたとすると、制動目標直線設
定回路5では、時刻T2でのピーク値VP1と時刻T3
でのピーク値VP2とを結んで得た直線を時刻T3
らの制動目標直線Viとして設定し、この制動目
標直線Viに基づいたアンチスキツド制御を行な
うようになる。
Next, if the peak value V P2 is sampled and held in the same manner at time T 3 , the braking target straight line setting circuit 5 will calculate the peak value V P1 at time T 2 and the time T 3
A straight line obtained by connecting the peak value V P2 at time T3 is set as the braking target straight line Vi from time T3 , and anti-skid control is performed based on this braking target straight line Vi.

更に、時刻T4で同様にしてピーク値VP3をサン
プルホールドすると、ピーク値VP2とVP3とを結
んだ制動目標直線Viを時刻T4から設定し、以下
同様にピーク値を検出する毎に順次制動目標直線
の設定が行なわれる。
Furthermore, if the peak value V P3 is sampled and held in the same manner at time T 4 , the braking target straight line Vi connecting the peak values V P2 and V P3 is set from time T 4 , and thereafter, the braking target straight line Vi is set every time a peak value is detected. The braking target straight line is set sequentially.

ここで、制動目標直線設定回路5における設定
方法を時刻T2の場合を例に具体的に説明すると、
ピーク値VP1を検出した時刻T2から時間の計数を
開始し、次にピーク値VP2が得られる時刻T3まで
の時間ΔTを求め、Viの傾きを(VP1−VP2)/
(T2−T3)=ΔV/ΔTとして演算し、この傾きで
減少する直線信号を時刻T3のピーク値VP2を起点
に発生するようにしている。
Here, the setting method in the braking target straight line setting circuit 5 will be specifically explained using the case of time T2 as an example.
Start counting the time from time T 2 when the peak value V P1 is detected, then find the time ΔT until time T 3 when the peak value V P2 is obtained, and calculate the slope of Vi by (V P1 − V P2 )/
(T 2 −T 3 )=ΔV/ΔT, and a linear signal that decreases with this slope is generated starting from the peak value V P2 at time T 3 .

第7図は、第3図の実施例に示した制動目標直
線設定回路5の具体的な一実施例を示した回路図
である。
FIG. 7 is a circuit diagram showing a specific embodiment of the braking target straight line setting circuit 5 shown in the embodiment of FIG.

まず構成を説明すると、入力端子5aには車輪
速信号VWが印加され、また入力端子5dにはピ
ーク検出出力ePが印加されており、この信号eP
よび入力端子5bからのタイマー信号et、更に入
力端子5cから車輪減速度αWがスキツドサイク
ルの第1サイクル目で所定値αbを上回つたときに
出力される信号ebを受けて、タイミング信号を出
力するタイミング回路部を有する。
First, to explain the configuration, a wheel speed signal VW is applied to the input terminal 5a, and a peak detection output eP is applied to the input terminal 5d, and this signal eP and a timer signal e from the input terminal 5b are applied. t , and a timing circuit section that receives a signal e b output from the input terminal 5c when the wheel deceleration α W exceeds a predetermined value α b in the first cycle of the skid cycle, and outputs a timing signal. has.

即ち、タイミング回路部は、フリツプフロツプ
(以下「FF」という)FF1〜FF7、モノステー
プルマルチバイブレータ(以下「MM」という)
MM1〜MM3、微分回路16a〜16d、及び
インバータ、ナンドゲート、アンドゲート、オア
ゲート等を含んだ論理回路で構成される。
That is, the timing circuit section includes flip-flops (hereinafter referred to as "FF") FF1 to FF7 and monostaple multivibrator (hereinafter referred to as "MM").
It is composed of MM1 to MM3, differentiating circuits 16a to 16d, and a logic circuit including an inverter, a NAND gate, an AND gate, an OR gate, and the like.

サンプル/ホールド回路部は、増幅器A1,A2
コンデンサC1及びFFTを用いたアナログスイツ
チS1で第1のサンプル/ホールド回路を、また増
幅器A3,A4、コンデンサC2及びアナログスイツ
チS2で第2のサンプル/ホールド回路を構成し、
アナログスイツチS1,S2のオン、オフによるサン
プル動作又はホールドは、FF1及びFF2の端
子出力で行なわれる。
The sample/hold circuit section includes amplifiers A 1 , A 2 ,
A first sample/hold circuit is formed by a capacitor C 1 and an analog switch S 1 using FFT, and a second sample/hold circuit is formed by amplifiers A 3 , A 4 , a capacitor C 2 and an analog switch S 2 ,
The sampling operation or hold by turning on and off the analog switches S 1 and S 2 is performed using the terminal outputs of FF1 and FF2.

転極回路部は、一対のFFTを用いたアナログ
スイツチS3及びS4で構成され、次段の差動増幅器
A5(減算回路)に対する増幅器A2,A4の出力を、
FF5のQ、出力により交互に接続切換えする。
The polarity reversal circuit section consists of a pair of analog switches S3 and S4 using FFT, and is connected to the next stage differential amplifier.
The outputs of amplifiers A 2 and A 4 for A 5 (subtraction circuit) are
The connection is switched alternately depending on the Q and output of FF5.

積分タイマーは、増幅器A6,A7とコンデンサ
C3で構成され、コンデンサC3と並列にリセツト
用のアナログスイツチS5を接続し、アナログスイ
ツチS5はMM2の出力によりオンされて、コンデ
ンサC3のリセツトを行なう。
Integration timer consists of amplifiers A 6 , A 7 and capacitors
A reset analog switch S5 is connected in parallel with the capacitor C3 , and the analog switch S5 is turned on by the output of MM2 to reset the capacitor C3 .

増幅器A5の出力ΔVと増幅器A6の出力ΔTとに
よる割算を行なう割算回路部は、増幅器A5〜A12
を備えた公知の回路であり、増幅器A13の出力が
(ΔV/ΔT)となる。
The division circuit section that performs division by the output ΔV of amplifier A 5 and the output ΔT of amplifier A 6 includes amplifiers A 5 to A 12
The output of amplifier A13 is (ΔV/ΔT).

割算出力サンプル/ホールド回路部は、アナロ
グスイツチS6、コンデンサC4、及び増幅器A13
構成され、アナログスイツチS6をオンにし、この
ときの割算出力をサンプルし、アナログスイツチ
S6のオフによりホールドする。
The division output sample/hold circuit section consists of an analog switch S 6 , a capacitor C 4 , and an amplifier A 13 .The analog switch S 6 is turned on, the division output sampled at this time is sampled, and the analog switch S 6 is turned on.
Hold by turning off S6 .

増幅器A13の演算出力で定まる勾配の信号出力
を生ずる積分回路部は、コンデンサC5と増幅器
A14で構成され、コンデンサC5のリセツトは、ア
ナログスイツチS6に同期してオン、オフするアナ
ログスイツチS7で行なわれる。
The integrator circuit section that generates a signal output with a slope determined by the calculation output of amplifier A 13 is composed of capacitor C 5 and the amplifier.
The capacitor C5 is reset by an analog switch S7 , which turns on and off in synchronization with the analog switch S6 .

尚、A15は、増幅器A14の出力を反転する増幅
器である。
Note that A15 is an amplifier that inverts the output of the amplifier A14 .

最終的に、目標車輪速Viを発生する減算回路
部は、増幅器A16で構成され、その正極入力端に
はアナログスイツチS3,S4を介して、増幅器A2
又はA4からの一定車輪速が印加され、また負極
入力端には、増幅器A14の積分出力が増幅器A15
で反転して印加され、両入力信号の差として、演
算勾配(第3サイクル以降)で減少するランプ波
形信号を出力する。
Finally, the subtraction circuit section that generates the target wheel speed Vi consists of an amplifier A 16 , whose positive input terminal is connected to an amplifier A 2 via analog switches S 3 and S 4 .
Or a constant wheel speed from A 4 is applied, and the integral output of amplifier A 14 is applied to the negative input terminal.
A ramp waveform signal that decreases with the calculation gradient (from the third cycle onward) is output as the difference between both input signals.

また、増幅器A16の出力にはFF3の出力でオ
ンするアナログスイツチS9が設けられており、
FF6,7によるピーク検出出力ePの2カウント
によるリセツトで、スキツドサイクルの3サイク
ル目からオンするようにしている。一方、アナロ
グスイツチS8はFF3のQ出力でオンされ、スキ
ツドサイクルの第1〜第2サイクル終了までのあ
いだオンし、図示しない手段により発生された所
定の傾きをもつ制御目標直線ViOを演算による制
動目標直線Viの設定が開始されるまで出力させ
るようにしている。
In addition, an analog switch S9 is provided at the output of the amplifier A16 , which is turned on by the output of FF3.
By resetting the peak detection output eP by two counts using FF6 and FF7, it is turned on from the third cycle of the skid cycle. On the other hand, the analog switch S8 is turned on by the Q output of FF3 and remains on from the end of the first to the second skid cycle to generate a control target straight line ViO with a predetermined slope generated by means not shown. The output is made until the setting of the braking target straight line Vi by calculation is started.

次に、第7図の実施例の動作を第6図のタイム
チヤートを参照して説明する。
Next, the operation of the embodiment shown in FIG. 7 will be explained with reference to the time chart shown in FIG.

時刻TOでブレーキを踏んでアンチスキツド制
御を開始したとすると、車輪減速度αWが所定値
αbを上回る時刻T1で入力端子5cにeb信号が印
加され、FF3をセツト(Q=1、=0)する。
Assuming that anti-skid control is started by stepping on the brake at time TO , the e b signal is applied to input terminal 5c at time T 1 when the wheel deceleration α W exceeds the predetermined value α b , and FF3 is set (Q = 1). , = 0).

このため、アナログスイツチS8がオンし、時刻
T1より予め定めた傾きの制動目標車輪速ViOが出
力され、第1及び第2サイクル目のスキツド制御
が行なわれる。
Therefore, analog switch S8 is turned on and the time is
A braking target wheel speed ViO having a predetermined slope is output from T1 , and skid control for the first and second cycles is performed.

時刻T2で最初のピーク値検出が行なわれると、
入力端子5dにピーク検出信号ePが印加されこの
eP信号は、インバータ及び微分回路16aを介し
て、FF1のセツト端子に負トリガを印加し、
FF1の出力は“0”となる。従つて、アナロ
グスイツチS2はオフとなり、コンデンサC2には、
時刻T2の電圧、即ち車輪速VWのピーク値VP1
保持され、増幅器A4の出力は一定となる。
When the first peak value detection is performed at time T 2 ,
A peak detection signal e P is applied to the input terminal 5d, and this
e P signal applies a negative trigger to the set terminal of FF1 via the inverter and differentiator circuit 16a,
The output of FF1 becomes "0". Therefore, analog switch S 2 is turned off and capacitor C 2 has
The voltage at time T 2 , ie, the peak value V P1 of the wheel speed V W , is held, and the output of the amplifier A 4 becomes constant.

また、eP信号はインバータで若干遅延されて
MM1に印加され、MM1の出力に正パルスが生
じ、微分回路16b及びインバータを介してFF
2のリセツト端子に加わり、このときFF4の
出力は“1”であるので、FF2はリセツト状
態となり、FF2の出力は“1”となつてアナ
ログスイツチS1はオンとなり、増幅器A2は車輪
VWのサンプルを続ける。
Also, the eP signal is slightly delayed by the inverter.
is applied to MM1, a positive pulse is generated at the output of MM1, and the FF
At this time, the output of FF4 is "1", so FF2 is in the reset state, the output of FF2 is "1", the analog switch S1 is turned on, and the amplifier A2 is turned on.
Continuing with the VW sample.

尚、FF4のQ出力は“0”であるので、FF1
の出力は“0”のままとなり、アナログスイツ
チS2は依然としてオフに置かれている。
Furthermore, since the Q output of FF4 is “0”, FF1
The output of remains "0" and the analog switch S2 is still turned off.

次にMM1の正パルスが消えた瞬間、MM2の
出力に正パルスが生じ、一定時間のあいだにアナ
ログスイツチS5がオンすることで、コンデンサ
C3が放電リセツトされ、時刻T2より増幅器A6
経過時間に比例して直線的に増加する計時出力
ΔTを生ずるようになる。
Next, at the moment when the positive pulse of MM1 disappears, a positive pulse is generated at the output of MM2, and analog switch S5 is turned on for a certain period of time, causing the capacitor to
C3 is discharged and reset, and from time T2 , amplifier A6 begins to produce a timing output ΔT that increases linearly in proportion to the elapsed time.

第3サイクル目となる時刻T3にて、再びeP
号が生ずると、FF4は反転してQ=1、=0
となるので、FF2はそれまでのリセツト状態
(Q=0、=1)からセツト状態(Q=1、
=0)に反転し、アナログスイツチS1をオフに
し、時刻T3での車輪速VWのピーク値VP2をコン
デンサC1に保持し、増幅器A2の出力をVP2に保
つ。
At time T3 , which is the third cycle, when the eP signal is generated again, FF4 is inverted and Q=1,=0
Therefore, FF2 changes from the reset state (Q=0,=1) to the set state (Q=1,=1).
= 0), the analog switch S 1 is turned off, the peak value V P2 of the wheel speed V W at time T 3 is held in the capacitor C 1 , and the output of the amplifier A 2 is maintained at V P2 .

尚、FF1はセツト状態(Q=1、=0)を
取り続け、増幅器A4の出力は、依然としてVP1
ままである。
Note that FF1 continues to take the set state (Q=1,=0), and the output of amplifier A4 remains V P1 .

また、FF5は、第2サイクル目よりセツト状
態となつており、アナログスイツチS3はオフ、S4
はオンであるので、増幅器A4の出力VP2は増幅器
A5の負極入力端に接続されており、その結果、
増幅器A5の出力は、ΔV=VP1−VP2に比例する信
号となる。
Furthermore, FF5 is in the set state from the second cycle, analog switch S3 is off, and S4 is off.
is on, so the output V P2 of amplifier A 4 is the amplifier
A is connected to the negative input terminal of 5 , and as a result,
The output of amplifier A5 becomes a signal proportional to ΔV=V P1 −V P2 .

同時に、増幅器A7の出力は、増幅器A6で計時
した時刻T3までの経過時間ΔTに比例した信号と
なつているから、増幅器A5〜A11でなる割算回路
部による演算により、増幅器A11の出力は
(ΔV/ΔT)に比例した信号となる。
At the same time, since the output of amplifier A 7 is a signal proportional to the elapsed time ΔT until time T 3 measured by amplifier A 6 , the output of amplifier A 7 is The output of A11 becomes a signal proportional to (ΔV/ΔT).

この時刻T3のタイミングにて、アナログスイ
ツチS6がオンしているので、増幅器A11の出力は
増幅器A12を介してコンデンサC4に保持され、こ
のときアナログスイツチS6がオフとなると、増幅
器A13は、(ΔV/ΔT)に比例した一定電圧を出
力し、増幅器A14に印加されるようになる。勿
論、アナログスイツチS6に同期してアナログスイ
ツチS7もオンとなり、時刻T3で(ΔV/ΔT)が
印加されると、増幅器A14は、(ΔV/ΔT)で定
まる勾配で直線的に増加する積分出力を生じ、増
幅器A15で反転して増幅器A16の負極入力端に印
加する。
Since the analog switch S6 is on at this time T3 , the output of the amplifier A11 is held in the capacitor C4 via the amplifier A12 , and when the analog switch S6 is turned off at this time, Amplifier A 13 outputs a constant voltage proportional to (ΔV/ΔT), which is applied to amplifier A 14 . Of course, analog switch S7 is also turned on in synchronization with analog switch S6 , and when (ΔV/ΔT) is applied at time T3 , amplifier A14 linearly operates with a slope determined by (ΔV/ΔT). An increasing integral output is produced, inverted by amplifier A 15 and applied to the negative input of amplifier A 16 .

また、時刻T3になると、MM1の出力パルス
が消え、このためFF1が反転してアナログスイ
ツチS2をオンし、更に、FF5をセツト状態に反
転することで、アナログスイツチS3をオン、S4
オフにする。従つて、増幅器A16の正極入力端に
は、時刻T3でサンプルした増幅器A2からのピー
ク値VP2がアナログスイツチS3を介して印加され
るようになり、結局、増幅器A16は、VP2を初期
値とし、(ΔV/ΔT)なる勾配で減少するランプ
波形電圧を出力する。
Also, at time T3 , the output pulse of MM1 disappears, so FF1 is inverted, turning on analog switch S2 , and further inverting FF5 to the set state, turning on analog switch S3 and turning on S2. Turn off 4 . Therefore, the peak value V P2 from the amplifier A 2 sampled at time T 3 is applied to the positive input terminal of the amplifier A 16 via the analog switch S 3 , and as a result , the amplifier A 16 becomes With V P2 as the initial value, a ramp waveform voltage that decreases at a slope of (ΔV/ΔT) is output.

このとき、増幅器A16の出力に設けているアナ
ログスイツチS9は、時刻T3における2つ目のピ
ーク検出出力ePをカウントしたことによるFF7
の反転(=“0”)によるFF3のリセツト(Q
=0、=1)で導通し、それまでオンしていた
アナログスイツチS8を介して出力していた所定の
傾きの制動目標直線ViOを遮断し、増幅器A16
出力をアナログスイツチS9を介して第3サイクル
目の制動目標直線Viとして設定する。
At this time, the analog switch S 9 provided at the output of the amplifier A 16 detects FF 7 by counting the second peak detection output e P at time T 3 .
FF3 reset (Q
= 0, = 1), the braking target straight line Vi O with a predetermined slope, which had been output via the analog switch S 8 that had been turned on, is cut off, and the output of the amplifier A 16 is turned on via the analog switch S 9. is set as the braking target straight line Vi for the third cycle.

尚、時刻T3でMM1の出力パルスが消えると、
MM2の出力に正パルスを生じて、アナログスイ
ツチS5をオンし、再びオフとなるので、増幅器
A6は時刻T3より再び時間経過に比例して直線的
に増加する計時信号を出力するようになる。
Furthermore, when the output pulse of MM1 disappears at time T3 ,
A positive pulse is generated at the output of MM2, turning on analog switch S5 and turning it off again, so that the amplifier
From time T3 , A6 again outputs a time signal that linearly increases in proportion to the passage of time.

第4サイクル目以降の動作は、FF5により1
サイクル毎にアナログスイツチS3,S4のオン、オ
フ切換えが行なわれる他は、第3サイクル目と同
じになる。
The operation after the 4th cycle is 1 by FF5.
The cycle is the same as the third cycle except that the analog switches S 3 and S 4 are turned on and off every cycle.

また、スキツド制御が終了すると、タイマー信
号etが消え、MM3がFF2,FF1の順にリセツ
ト状態(Q=0、=1)とし、アナログスイツ
チS1,S2の両方をオンにしてサンプル状態とす
る。
When the skid control ends, the timer signal e t disappears, MM3 puts FF2 and FF1 into the reset state (Q=0, =1) in that order, turns on both analog switches S1 and S2 , and returns to the sample state. do.

第8図は本発明で用いるピーク値検出手段の他
の実施例を示したもので、変換器3から出力され
る車輪速VWを、サンプリング回路13でパルス
発生器14からのサンプリングパルスPSにより一
定周期で検出し、ピーク検出回路15によるデジ
タル処理又はプログラム制御によりピーク検出を
行なうようにしたことを特徴とする。
FIG. 8 shows another embodiment of the peak value detection means used in the present invention, in which the wheel speed V W output from the converter 3 is detected by the sampling circuit 13 using the sampling pulse P S from the pulse generator 14. The peak detection circuit 15 detects the peaks at regular intervals, and the peak detection circuit 15 performs digital processing or program control.

このピーク検出回路15によるピーク検出は、
マイクロコンピユータを用いた場合を例にとる
と、第9図に示すプログラムフローに従つて行な
われる。このプログラムフローは、アンチスキツ
ド制御の開始により、まずイニシヤルプログラム
が実行され、ブロツク17に示すように、VWO
0、Vnax(ピーク値)=VWOとイニシヤルセツトす
る。
The peak detection by this peak detection circuit 15 is as follows:
Taking the case of using a microcomputer as an example, the program flow shown in FIG. 9 is followed. In this program flow, when the anti-skid control starts, the initial program is first executed, and as shown in block 17, V WO =
0, V nax (peak value) = V WO .

次に、ブロツク18でサンプリング回路13か
ら一定周期でサンプリングしたVW1,VW2,VW3
…の車輪速が発生されると、各サンプル値発生毎
に判別ブロツク19に進み、1周期前のサンプル
値VWo-1との間で、VWo>VWo-1となる大小関係
の比較を行なう。このとき、VWo>VWo-1が成立
していれば、ブロツク20に進んで今回のサンプ
ル値VWoをピーク値Vnaxとする。一方、VWo
VWo-1であれば、前回以前のサンプル値により得
たピーク値Vnaxをそのまま保持し、判別ブロツ
ク21に進む。
Next, in block 18, the sampling circuit 13 samples V W1 , V W2 , V W3 ,
When a wheel speed of ... is generated, the process proceeds to judgment block 19 for each sample value generation, and a comparison is made between the sample value V Wo-1 from one cycle before and the magnitude relationship such that V Wo > V Wo-1. Do this. At this time, if V Wo >V Wo-1 holds true, the process proceeds to block 20 and the current sample value V Wo is set as the peak value V nax . On the other hand, V Wo >
If V Wo-1 , the peak value V nax obtained from the previous sample value is held as it is, and the process proceeds to judgment block 21.

判別ブロツク21では、今回のサンプル値VWo
がそのときのピーク値Vnaxより所定値δだけ低
い値(Vnax−δ)と比較して小さいか否か判別
し、大きければ再びブロツク18に戻つて次のサ
ンプル値VWo+1について上記のフローを実行す
る。一方、VWo<Vnax−δが成立したときには、
ピーク値に達したものと判断してブロツク22で
ピーク検出出力の発生を指令する。
In determination block 21, the current sample value V Wo
is smaller than the current peak value V nax by a predetermined value δ (V nax - δ). Execute the flow. On the other hand, when V Wo <V nax −δ holds,
It is determined that the peak value has been reached, and a command is issued in block 22 to generate a peak detection output.

このようなプログラムフローによるピーク検出
は、第10図のタイムチヤートに示すように、サ
ンプリングパルスPSに応じて車輪速VWをVW1
VW2,VW3,…としてサンプリングし、車輪速VW
がピーク値に向つて増加しているときのサンプル
値VW1〜VW5の各々については、VWより所定値δ
だけ低いVW−δよりサンプル値が大きいことに
よりピーク値でないことを判別ブロツク21で判
別しており、ピークを過ぎて得られるサンプル値
VW6については判別ブロツク19の条件が成立し
ないことから、Vnax=VW5のままとし、判別ブロ
ツク21でVW6<Vnax−δ、すなわち、VW6
VW5−δが成立することで、ピーク値はVW6であ
るものとしてブロツク22でピーク検出出力を行
なう。
Peak detection using such a program flow is performed by changing the wheel speed V W to V W1 , V W1 ,
Sampled as V W2 , V W3 ,..., wheel speed V W
For each of the sample values V W1 to V W5 when is increasing toward the peak value, the predetermined value δ is lower than V W
The determination block 21 determines that the sample value is not the peak value because it is larger than the lower V W −δ, and the sample value obtained after passing the peak
Since the condition of decision block 19 does not hold for V W6 , V nax = V W5 is left as is, and at decision block 21, V W6 <V nax -δ, that is, V W6 <
Since V W5 -δ holds, the peak value is assumed to be V W6 , and a peak detection output is performed in block 22.

更に、車輪速VWがピーク値を過ぎて減少する
ときのサンプル値VW7〜VW10については、Vnax
VW5のままであるので、判別ブロツク21の条件
は成立せず、ピーク検出は行なわれない。このよ
うな作用により、以下同様にして各スキツドサイ
クルでのピーク検出が行なわれる。
Furthermore, for the sample values V W7 to V W10 when the wheel speed V W decreases past the peak value, V nax =
Since V W5 remains, the condition of decision block 21 is not satisfied and no peak detection is performed. Due to this action, peak detection is performed in the same manner in each skid cycle.

尚、判別ブロツク21ではVWo<Vnaxとしても
良いが、VWo<Vnax−δとすることにより、第1
1図のタイムチヤートに示すように、所定値δは
車輪速VWが路面の微少変動で振らつくことによ
り生ずるピーク値VP′の誤検出を防止するノイズ
マージンを与えている。
Note that in the determination block 21, V Wo <V nax may be set, but by setting V Wo <V nax −δ, the first
As shown in the time chart of FIG. 1, the predetermined value δ provides a noise margin to prevent erroneous detection of the peak value V P ' caused by fluctuations in the wheel speed V W due to minute fluctuations in the road surface.

勿論、第9図に示したプログラムフローは、デ
ジタル回路によつても容易に実現することができ
る。
Of course, the program flow shown in FIG. 9 can also be easily realized by a digital circuit.

以上説明してきたように、本発明によれば、作
動油圧の制御によつて生ずるスキツドサイクル毎
に、増加中の車輪速から得られた車輪速信号を保
持すると共に、この保持された車輪速より現在の
車輪速が低くなつた時の当該保持された車輪速を
車輪速のピーク値として検出し、このこの検出ピ
ーク値のうち、前回のデータと今回のデータとの
差に基づく勾配を演算して順次制動目標直線を設
定してアンチスキツド制御を行なうようにしたた
め、制動中の路面状況に応じて定まる車速の減少
変化に追従した傾きの制動目標直線を設定するこ
とができ、その結果制動精度が高められて正確性
が増し、あらゆる路面の状況もしくは制動中に路
面との摩擦係数が急変したとしても、最大ブレー
キ効率となる制動が行なわれ、制動性能の大幅な
向上により安全性を更に高めることができるとい
う効果が得られる。
As explained above, according to the present invention, the wheel speed signal obtained from the increasing wheel speed is held for each skid cycle generated by controlling the hydraulic pressure, and the wheel speed signal obtained from the wheel speed that is being increased is held. The held wheel speed when the current wheel speed becomes lower is detected as the peak value of the wheel speed, and the slope is calculated based on the difference between the previous data and the current data among this detected peak value. Since anti-skid control is performed by sequentially setting a braking target straight line, it is possible to set a braking target straight line whose slope follows the decreasing change in vehicle speed, which is determined according to the road surface conditions during braking, and as a result, braking accuracy is improved. Even if the coefficient of friction with the road surface suddenly changes during any road surface situation or braking, braking is performed with maximum braking efficiency, and safety is further increased by significantly improving braking performance. You can get the effect that you can.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は制動中における車輪のスリツプ率と路
面との間の摩擦係数との関係を示したグラフ図、
第2図は従来装置における制動目標直線の設定を
示したタイムチヤート図、第3図は本発明の一実
施例を示したブロツク図、第4図は第3図の実施
例におけるピーク検出回路の一実施例を示した回
路ブロツク図、第5図は第4図のピーク検出動作
を示したタイムチヤート図、第6図は第3図の実
施例による作用を示したタイムチヤート図、第7
図は第3図の実施例における制動目標直線設定回
路の一実施例を示した回路図、第8図は本発明で
用いるピーク検出手段の他の実施例を示したブロ
ツク図、第9図は第8図の実施例で行なわれるピ
ーク検出のプログラムフロー図、第10図は第9
図のプログラムフローによる作用を示したタイム
チヤート図、第11図は車輪速の振らつきによる
ピーク値の誤検出防止作用を示したタイムチヤー
ト図である。 1……車輪、2……車輪速センサ、3……変換
器、4,15……ピーク検出回路(ピーク値検出
手段)、5……制動目標直線設定回路(制動目標
車輪速設定手段)、6……油圧制御回路(油圧制
御手段)、7……液圧アクチユエータ、8,10
……コンパレータ、9……微分回路、11……単
安定マルチ、12……アナログスイツチ、13…
…サンプリング回路、14……パルス発生器。
Figure 1 is a graph showing the relationship between the slip rate of the wheels and the coefficient of friction between them and the road surface during braking.
Fig. 2 is a time chart showing the setting of a braking target straight line in a conventional device, Fig. 3 is a block diagram showing an embodiment of the present invention, and Fig. 4 is a diagram of a peak detection circuit in the embodiment of Fig. 3. A circuit block diagram showing one embodiment, FIG. 5 is a time chart showing the peak detection operation of FIG. 4, FIG. 6 is a time chart showing the operation of the embodiment of FIG. 3, and FIG.
The figure is a circuit diagram showing one embodiment of the braking target straight line setting circuit in the embodiment of FIG. 3, FIG. 8 is a block diagram showing another embodiment of the peak detection means used in the present invention, and FIG. A program flow diagram of peak detection performed in the embodiment shown in FIG. 8, and FIG.
FIG. 11 is a time chart showing the effect of the program flow shown in the figure, and FIG. 11 is a time chart showing the effect of preventing erroneous detection of a peak value due to fluctuations in wheel speed. DESCRIPTION OF SYMBOLS 1... Wheel, 2... Wheel speed sensor, 3... Converter, 4, 15... Peak detection circuit (peak value detection means), 5... Braking target straight line setting circuit (braking target wheel speed setting means), 6... Hydraulic control circuit (hydraulic control means), 7... Hydraulic actuator, 8, 10
... Comparator, 9 ... Differential circuit, 11 ... Monostable multi, 12 ... Analog switch, 13 ...
...Sampling circuit, 14...Pulse generator.

Claims (1)

【特許請求の範囲】 1 スキツド制御する車輪の車輪速を検出する手
段と、 車輪速が制動目標車輪速になるように作動油圧
を制御する油圧制御手段と、 作動油圧の制御によつて生ずるスキツドサイク
ル毎に、増加中の車輪速から得られた車輪速信号
を保持すると共に、この保持された車輪速より現
在の車輪速が低くなつた時の当該保持された車輪
速を車輪速のピーク値として検出するピーク値検
出手段と、 このピーク値検出手段で検出した車輪速のピー
ク値に基づいて上記制動目標車輪速を設定する設
定手段と、 を有することを特徴とするアンチスキツド制御装
置。
[Scope of Claims] 1. Means for detecting the wheel speed of a wheel to be skid controlled; Hydraulic control means for controlling hydraulic pressure so that the wheel speed becomes a braking target wheel speed; and Skid generated by controlling the hydraulic pressure. For each cycle, the wheel speed signal obtained from the increasing wheel speed is held, and when the current wheel speed becomes lower than this held wheel speed, the held wheel speed is determined as the peak wheel speed. An anti-skid control device comprising: a peak value detection means for detecting a peak value of the wheel speed; and a setting means for setting the braking target wheel speed based on the peak value of the wheel speed detected by the peak value detection means.
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