JPH0145253B2

JPH0145253B2 -

Info

Publication number: JPH0145253B2
Application number: JP56046092A
Authority: JP
Inventors: Masahiro Aoki; Kenichi Ooikami; Asao Hayashi; Masatoshi Ida
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1981-03-28
Filing date: 1981-03-28
Publication date: 1989-10-03
Also published as: JPS57160218A

Description

【発明の詳細な説明】本発明は合焦検出装置に関するものである。[Detailed description of the invention] The present invention relates to a focus detection device.

最近、自動焦点カメラのように、合焦の検出を
行なうものが提案されており、合焦検出法の一つ
として、それぞれ受光素子を有する多数の光電変
換回路により被写体像の一部を受光し、それらの
光電信号を定められた評価関数に基いて演算して
合焦検出信号を得るものがある。この場合、光電
信号は多数得られ、これらを処理して合焦検出信
号を得るためには複雑な工程が必要となり、一般
にこの処理はデジタル的に行なうのが好適であ
る。そこで、このような光電信号のＡ／Ｄ変換回
路として従来種々の構成のものが提案されてい
る。 Recently, cameras that detect focus, such as automatic focus cameras, have been proposed, and one focus detection method is to receive light from a portion of the subject image using a large number of photoelectric conversion circuits, each having a light-receiving element. There is a method that obtains a focus detection signal by calculating these photoelectric signals based on a predetermined evaluation function. In this case, a large number of photoelectric signals are obtained, and complex steps are required to process them to obtain a focus detection signal, and it is generally preferable to perform this processing digitally. Therefore, various configurations of A/D conversion circuits for such photoelectric signals have been proposed.

第１図は従来の合焦検出装置の信号処理回路の
構成を示すブロツク図である。この信号処理回路
は例えば物体像の少く共一部を受光するように画
素単位に配列した多数の光電変換回路を有する受
光装置１を制御回路２により制御して各光電変換
回路において同一瞬時の光電信号（積分値）をサ
ンプルホールドし、このサンプルホールドした光
電信号を制御回路２によりデコーダ３を介して順
次読出してＡ／Ｄ変換回路４でデジタル信号に変
換するようにしたものである。Ａ／Ｄ変換回路４
は、受光装置１からの光電信号を一方の入力端子
に受けるコンパレータ５と、このコンパレータ５
の出力により制御される発振器６とこの発振器６
のクロツクを計数するカウンタ７と、このカウン
タ７の計数値に応じて所定の範囲にあるアナログ
参照信号をコンパレータ５の他方の入力端子に供
給するデジタル−アナログ（Ｄ／Ａ）変換回路８
とを具え、制御回路２により発振器６を駆動し、
コンパレータ５において、光電信号とアナログ参
照信号との大小関係が反転した時点で発振器６を
停止させて、そのときのカウンタ７の計数値を光
電信号のデジタル変換信号として、例えばデジタ
ルメモリ（図示せず）に書込むようにする。な
お、このとき必要に応じてＡ／Ｄ変換終了信号を
制御回路２から発生させる。次に制御回路２によ
り次の光電信号を選択し、カウンタ７をリセツト
すると共に再び発振器６をスタートさせて順次の
光電信号をデジタル信号に変換するようにしてい
る。なお、Ｄ／Ａ変換回路８で発生するアナログ
参照信号の最小値および最大値はそれぞれ下限電
圧調節器９および上限電圧調節器１０により設定
している。 FIG. 1 is a block diagram showing the configuration of a signal processing circuit of a conventional focus detection device. This signal processing circuit controls, for example, a light receiving device 1 having a large number of photoelectric conversion circuits arranged pixel by pixel so as to receive light from a small common part of an object image. A signal (integral value) is sampled and held, and the sampled and held photoelectric signals are sequentially read out by a control circuit 2 via a decoder 3 and converted into a digital signal by an A/D conversion circuit 4. A/D conversion circuit 4
is a comparator 5 which receives a photoelectric signal from the light receiving device 1 at one input terminal, and this comparator 5.
an oscillator 6 controlled by the output of
a counter 7 that counts the clocks of the counter 7; and a digital-to-analog (D/A) conversion circuit 8 that supplies an analog reference signal within a predetermined range to the other input terminal of the comparator 5 according to the count value of the counter 7.
and driving the oscillator 6 by the control circuit 2,
In the comparator 5, the oscillator 6 is stopped when the magnitude relationship between the photoelectric signal and the analog reference signal is reversed, and the count value of the counter 7 at that time is stored as a digital conversion signal of the photoelectric signal in, for example, a digital memory (not shown). ). Note that at this time, an A/D conversion end signal is generated from the control circuit 2 as required. Next, the control circuit 2 selects the next photoelectric signal, resets the counter 7, and starts the oscillator 6 again to convert the sequential photoelectric signals into digital signals. Note that the minimum value and maximum value of the analog reference signal generated in the D/A conversion circuit 8 are set by a lower limit voltage regulator 9 and an upper limit voltage regulator 10, respectively.

第２図は第１図に示した受光装置１の回路構成
図である。この受光装置は同一半導体チツプ上に
高密度に形成されたＮ個の同一構成より成る光電
変換回路１１−１〜１１−Ｎを具えるが、ここで
は１つの光電変換回路１１−１の構成のみ説明す
る。光電変換回路１１−１は並列に接続したホト
ダイオード１２−１およびコンデンサ１３−１と
電界効果形トランジスタ（FET）より成る第１
のゲート１４−１と、FET１５−１および１６
−１より成る第１のバツフア１７−１と、FET
より成る第２のゲート１８−１と、コンデンサ１
９−１と、FET２０−１および２１−１より成
る第２のバツフア２２−１と、FETより成る第
３のゲート２３−１とを具える。ホトダイオード
１２−１およびコンデンサ１３−１の並列回路は
第１ゲート１４−１を介して直流電源（図示せ
ず）のV_DD電圧ラインV_SS電圧ラインとの間に接
続する。第１のゲート１４−１を構成するFET
のゲートは制御回路２からのチヤージ信号
（CHG）を受けるCHG入力端子２４に接続する。
ホトダイオード１２−１およびコンデンサ１３−
１と第１のゲート１４−１との接続点Ｘは第１の
バツフア１７−１のFET１６−１のゲートに接
続する。FET１６−１の一端はV_SS電圧ラインに
接続し、他端はFET１５−１の一端に接続する。
このFET１５−１の他端はV_DD電圧ラインに接続
し、またゲートはV_SS電圧ラインに接続する。第
１のバツフア１７−１を構成するFET１５−１
とFET１６−１との接続点Ｙは第２のゲート１
８−１を介してコンデンサ１９−１の一端および
第２のバツフア２２−１のFET２１−１のゲー
トに接続する。第２のゲート１８−１を構成する
FETのゲートは制御回路２からのサンプルホー
ルド信号（Ｓ／Ｈ）を受けるＳ／Ｈ入力端子２５
に接続する。コンデンサ１９−１の他端および
FET２１−１の一端はV_SS電圧ラインに接続し、
FET２１−１の他端はFET２０−１の一端に接
続する。このFET２０−１の他端はV_DD電圧ライ
ンに接続し、またゲートはV_SS電圧ラインに接続
する。第２のバツフア２２−１を構成するFET
２０−１とFET２１−１との接続点Ｚは第３の
ゲート２３−１を介して出力端子２６−１に接続
し、この第３のゲートを構成するFETのゲート
はデコーダ３からの読出し信号（RD）を受ける
RD₁入力端子２７−１に接続する。他の光電変換
回路も上記と同様に構成し、第１のゲート１４−
１〜１４−Ｎを構成するFETのゲートはそれぞ
れCHG入力端子２４に共通に接続し、第２のゲ
ート１８−１〜１８−Ｎを構成するFETのゲー
トはそれぞれＳ／Ｈ入力端子２５に共通に接続
し、出力端子２６−１〜２６−ＮはＡ／Ｄ変換回
路４のコンパレータ５の一方の入力端子に共通に
接続する。またRD入力端子２７−１〜２７−Ｎ
はそれぞれデコーダ３の対応する出力端子に接続
する。 FIG. 2 is a circuit diagram of the light receiving device 1 shown in FIG. 1. This light-receiving device includes N photoelectric conversion circuits 11-1 to 11-N having the same configuration formed in high density on the same semiconductor chip, but here, only the configuration of one photoelectric conversion circuit 11-1 is shown. explain. The photoelectric conversion circuit 11-1 includes a first photodiode 12-1, a capacitor 13-1, and a field-effect transistor (FET) connected in parallel.
gate 14-1 and FETs 15-1 and 16
-1, the first buffer 17-1 consisting of FET
a second gate 18-1 consisting of a capacitor 1;
9-1, a second buffer 22-1 consisting of FETs 20-1 and 21-1, and a third gate 23-1 consisting of FETs. The parallel circuit of the photodiode 12-1 and the capacitor 13-1 is connected between the _VDD voltage line and the _VSS voltage line of a DC power source (not shown) via the first gate 14-1. FET forming the first gate 14-1
The gate of is connected to a CHG input terminal 24 that receives a charge signal (CHG) from the control circuit 2.
Photodiode 12-1 and capacitor 13-
1 and the first gate 14-1 is connected to the gate of the FET 16-1 of the first buffer 17-1. One end of FET 16-1 is connected to the V _SS voltage line, and the other end is connected to one end of FET 15-1.
The other end of this FET 15-1 is connected to the V _DD voltage line, and the gate is connected to the V _SS voltage line. FET 15-1 forming the first buffer 17-1
The connection point Y between and FET16-1 is the second gate 1
8-1 to one end of the capacitor 19-1 and the gate of the FET 21-1 of the second buffer 22-1. Configure second gate 18-1
The gate of the FET is an S/H input terminal 25 that receives a sample and hold signal (S/H) from the control circuit 2.
Connect to. The other end of capacitor 19-1 and
One end of FET21-1 is connected to the V _SS voltage line,
The other end of FET21-1 is connected to one end of FET20-1. The other end of this FET 20-1 is connected to the V _DD voltage line, and the gate is connected to the V _SS voltage line. FET constituting the second buffer 22-1
The connection point Z between 20-1 and FET 21-1 is connected to the output terminal 26-1 via the third gate 23-1, and the gate of the FET constituting this third gate receives the read signal from the decoder 3. Receive (RD)
Connect to RD ₁ input terminal 27-1. Other photoelectric conversion circuits are configured in the same manner as above, and the first gate 14-
The gates of the FETs forming the second gates 1 to 14-N are each commonly connected to the CHG input terminal 24, and the gates of the FETs forming the second gates 18-1 to 18-N are each commonly connected to the S/H input terminal 25. The output terminals 26-1 to 26-N are commonly connected to one input terminal of the comparator 5 of the A/D conversion circuit 4. Also, RD input terminals 27-1 to 27-N
are connected to corresponding output terminals of the decoder 3, respectively.

次に、第２図に示した受光装置の動作を第１図
および第３図を参照して説明する。 Next, the operation of the light receiving device shown in FIG. 2 will be explained with reference to FIGS. 1 and 3.

物体像の積分開始前には第１のゲート１４−１
〜１４−Ｎは閉じて（OFF）おり、コンデンサ
１３−１〜１３−Ｎの端子間電圧は「０」であ
る。したがつて第１のバツフア１７−１〜１７−
Ｎの入力電位はV_DDであり、第１のバツフア１７
−１〜１７−Ｎの出力はこれに対応した所定の電
位Ｖ（第３図Ａ）となつている。第２のゲート１
８−１〜１８−Ｎは開いて（ON）おり、この電
位がコンデンサ１９−１〜１９−Ｎに印加され、
これらのコンデンサは電位Ｖまで充電されてい
る。 Before starting the integration of the object image, the first gate 14-1
~14-N are closed (OFF), and the voltage between the terminals of capacitors 13-1 to 13-N is "0". Therefore, the first buffers 17-1 to 17-
The input potential of N is V _DD and the first buffer 17
The outputs of -1 to 17-N are at a corresponding predetermined potential V (FIG. 3A). second gate 1
8-1 to 18-N are open (ON), and this potential is applied to capacitors 19-1 to 19-N,
These capacitors are charged to potential V.

この状態ではコンデンサ１９−１〜１９−Ｎの
端子電圧Ｖが第２のバツフア２２−１〜２２−Ｎ
に入力され、これに対応した電位V′（第３図Ｂ）
が出力されている。 In this state, the terminal voltage V of the capacitors 19-1 to 19-N is the same as that of the second buffer 22-1 to 22-N.
and the corresponding potential V' (Figure 3B)
is being output.

積分するには、まず制御回路２から第３図Ｃに
示すような低(L)レベルのCHG信号をCHG入力端
子２４に送り、第１のゲート１４−１〜１４−Ｎ
を開く。すると、Ｘ点の電位がV_SSとなりコンデ
ンサ１３−１〜１３−ＮはV_DDまで充電される。
また、これに伴い第１のバツフア１７−１〜１７
−Ｎへの入力電位が「V_SS」となるから、これに
応じてこれらのバツフアの出力も「V_SS」又はこ
れに近い小さな値となり、コンデンサ１９−１〜
１９−Ｎは第２のゲート１８−１〜１８−Ｎおよ
び第１のバツフア１７−１〜１７−Ｎを介して放
電する。これにより第２のバツフア２２−１〜２
２−Ｎへの入力が下がるから、その出力も「V_SS」
又はこれに近い小さな値となる。 To integrate, first send a low (L) level CHG signal as shown in FIG. 3C from the control circuit 2 to the CHG input terminal 24,
open. Then, the potential at point X becomes V _SS and the capacitors 13-1 to 13-N are charged to V _DD .
In addition, along with this, the first buffers 17-1 to 17
Since the input potential to -N becomes "V _SS ", the outputs of these buffers also become "V _SS " or a small value close to this, and the capacitors 19-1 to 19-1.
19-N discharges through second gates 18-1 to 18-N and first buffers 17-1 to 17-N. As a result, the second buffer 22-1~2
Since the input to 2-N decreases, its output also goes to "V _SS "
Or a small value close to this.

所定時間ｔ経過後（コンデンサ１３−１〜１３
−Ｎが充分に充電された後）、第３図Ｃに示すよ
うにCHG信号を高(H)レベルにし、第１のゲート
１４−１〜１４−Ｎを閉（OFF）じて積分を開
始する。するとコンデンサ１３−１〜１３−Ｎに
蓄えられた電荷はホトダイオード１２−１〜１２
−Ｎに入射している光に応じた強さの光電流とし
て各々のホトダイオード１２−１〜１２−Ｎを通
じて放電され、それにつれて第１のバツフア１７
−１〜１７−Ｎへの入力電位が上昇し、その出力
も徐々に大きくなる（第３図Ａ）。これに応じて、
コンデンサ１９−１〜１９−Ｎは、第１のバツフ
ア１７−１〜１７−Ｎおよび第２のゲート１８−
１〜１８−Ｎを介して充電されるから（第３図
Ｂ）、第２のバツフア２２−１〜２２−Ｎの入力
電位および出力電位も徐々に大きくなつてくる。 After the predetermined time t (capacitors 13-1 to 13
-N is sufficiently charged), set the CHG signal to high (H) level as shown in Figure 3C, close (OFF) the first gates 14-1 to 14-N, and start integration. do. Then, the charges stored in the capacitors 13-1 to 13-N are transferred to the photodiodes 12-1 to 12-N.
-N is discharged through each of the photodiodes 12-1 to 12-N as a photocurrent with an intensity corresponding to the light incident on the first buffer 17.
The input potential to -1 to 17-N rises, and the output also gradually increases (Fig. 3A). Accordingly,
The capacitors 19-1 to 19-N are connected to the first buffers 17-1 to 17-N and the second gate 18-
1 to 18-N (FIG. 3B), the input potential and output potential of the second buffers 22-1 to 22-N gradually increase.

積分を開始してから、所定時間Ｔ経過後、制御
回路２から第３図Ｄに示すようなＨレベルのＳ／
Ｈ信号をＳ／Ｈ入力端子２５に送り、第２のゲー
ト１８−１〜１８−Ｎを閉（OFF）じ、そのと
きの積分値をコンデンサ１９−１〜１９−Ｎにサ
ンプルホールドする。 After a predetermined time T has elapsed since the start of integration, the control circuit 2 outputs an H level S/S signal as shown in FIG. 3D.
The H signal is sent to the S/H input terminal 25, the second gates 18-1 to 18-N are closed (OFF), and the integral values at that time are sampled and held in the capacitors 19-1 to 19-N.

このようにしてコンデンサ１９−１〜１９−Ｎ
にサンプルホールドした電位に対応する第２のバ
ツフア２２−１〜２２−Ｎの出力電圧は、制御回
路２から第３のゲート２３−１〜２３−ＮのRD
入力端子２７−１〜２７−Ｎにデコーダ３を介し
て所要の信号を供給することにより、出力端子２
６−１〜２６−Ｎに選択的に取出すことができ、
これをＡ／Ｄ変換回路４のコンパレータ５の一方
の入力端子に印加することができる。 In this way, capacitors 19-1 to 19-N
The output voltages of the second buffers 22-1 to 22-N corresponding to the sampled and held potentials are output from the control circuit 2 to the RDs of the third gates 23-1 to 23-N.
By supplying required signals to the input terminals 27-1 to 27-N via the decoder 3, the output terminal 2
6-1 to 26-N can be selectively taken out,
This can be applied to one input terminal of the comparator 5 of the A/D conversion circuit 4.

第４図は第１図に示したＡ／Ｄ変換回路４を構
成するＤ／Ａ変換回路８、下限電圧調節器９およ
び上限電圧調節器１０の回路構成図である。下限
電圧調節器９は直流電源（図示せず）に直列に接
続した抵抗３０および可変抵抗３１により分圧し
た電圧をＤ／Ａ変換の下限電圧（V_ref ^(-)）として
Ｄ／Ａ変換回路８の一方の基準電圧入力端子３２
−１に印加し、また上限電圧調節器１０も同様に
直流電源（図示せず）に直列に接続し抵抗３３お
よび可変抵抗３４により分圧した電圧をＤ／Ａ変
換の上限電圧（V_ref ⁽⁺⁾）としてＤ／Ａ変換回路８
の他方の基準電圧入力端子３２−２に印加する。
Ｄ／Ａ変換回路８は基準電圧入力端子３２−１と
３２−２との間に直列に接続した（2^k−１）個
（ｋは正の整数でカウンタ７のビツト数に等しい）
の抵抗３５−１〜３５−Ｋを具え、これら各抵抗
の両端はｋ段のトーナメント方式に接続して１個
の出力端子３６に接続している。また各接続ライ
ンはFETより成るゲート３７を接続し、これら
ゲートを各段毎にカウンタ７の対応するビツト出
力信号を受けるｋ個の入力端子３８−１〜３８−
ｋに直接およびインバータ３９−１〜３９−ｋを
介して接続して、カウンタ７の出力信号に応じて
V_ref ^(-)とV_ref ⁽⁺⁾との間の電圧を抵抗３５−１〜３
５−ｋにより順次分圧して第５図に示すように各
段階的に変化する電圧を出力端子３６に生起せし
め、これをアナログ参照信号としてコンパレータ
５の他方の入力端子に供給して光電信号と比較す
るようにしている。 FIG. 4 is a circuit diagram of the D/A conversion circuit 8, the lower limit voltage regulator 9, and the upper limit voltage regulator 10 that constitute the A/D converter circuit 4 shown in FIG. The lower limit voltage regulator 9 sets the voltage divided by a resistor 30 and variable resistor 31 connected in series to a DC power supply (not shown) as the lower limit voltage (V _ref ^(-) ) for D/A conversion to the D/A conversion circuit. One reference voltage input terminal 32 of 8
-1, and the upper limit voltage regulator 10 is also connected in series to a DC power supply (not shown), and the voltage divided by the resistor 33 and variable resistor 34 is applied to the upper limit voltage for D/A conversion (V _ref ^{( +)} ) as D/A conversion circuit 8
is applied to the other reference voltage input terminal 32-2.
(2 ^k -1) D/A conversion circuits 8 are connected in series between the reference voltage input terminals 32-1 and 32-2 (k is a positive integer equal to the number of bits of the counter 7).
The resistors 35-1 to 35-K are connected at both ends to one output terminal 36 in a k-stage tournament manner. Further, each connection line connects a gate 37 consisting of an FET, and these gates are connected to k input terminals 38-1 to 38- for receiving the corresponding bit output signal of the counter 7 for each stage.
k directly and via inverters 39-1 to 39-k, depending on the output signal of counter 7.
Connect the voltage between V _ref ^(-) and V _ref ⁽⁺⁾ with resistors 35-1 to 3.
5-k to generate voltages that change step by step at the output terminal 36 as shown in FIG. I'm trying to compare.

上述した基準電圧V_ref ^(-)およびV_ref ⁽⁺⁾は受光装
置１の電圧V_SSおよびV_DDに対してV_ref ^(-)＝V_SS、
V_ref ⁽⁺⁾＝V_DDとすることもできるが、第５図に示
すように一般に受光装置１で得られる光電信号の
振幅すなわち飽和電位（V_SAT）と暗電位（V_DARK）
との差（V_SAT−V_DARK）は（V_DD−V_SS）よりも小
さく、例えばV_DD−V_SS＝5Vに対しV_SAT−V_DARK＝
1V程度である。したがつてＡ／Ｄ変換をV_DDと
V_SSとの間の全範囲に亘つて行なうと、同一ビツ
ト数におけるＡ／Ｄ変換の精度が５倍も悪くな
る。上述した従来の回路では、このような不具合
をなくすために下限電圧調節器９および上限電圧
調節器１０により基準電圧V_ref ^(-)およびV_ref ⁽⁺⁾を
光電信号の最小値および最大値にそれぞれ合わせ
られるようにしてＡ／Ｄ変換を高精度に行なうよ
うにしている。 The reference voltages V _ref ^(-) and V _ref ⁽⁺⁾ mentioned above are V _ref ^(-) = V _SS with respect to the voltages V _SS and V _DD of the photodetector 1,
Although it is also possible to set V _ref ₍ ⁺⁾ = V _DD , as shown in _FIG .
The difference between (V _SAT − V _DARK ) is smaller than (V _DD − V _SS ), for example, for V _DD − V _SS = 5V, V _SAT − V _DARK =
It is about 1V. Therefore, A/D conversion is V _DD
If it is performed over the entire range between V _SS and V SS , the accuracy of A/D conversion for the same number of bits will be five times worse. In the conventional circuit described above, in order to eliminate such a problem, the lower limit voltage regulator 9 and the upper limit voltage regulator 10 adjust the reference voltages V _ref ^(-) and V _ref ⁽⁺⁾ to the minimum and maximum values of the photoelectric signal. The A/D conversion is performed with high accuracy by matching each of them.

しかし、上述した信号処理回路においてV_ref ⁽⁺⁾
＝V_SAT、V_ref ^(-)＝V_DARKにしても、受光装置１側
の温度変化や電源電圧の変動等のドリフトと、
Ａ／Ｄ変換回路４側のドリフトとは異なるため、
第６図に示すように光電信号の範囲とＡ／Ｄ変換
範囲とが所定の関係からはずれ正確なＡ／Ｄ変換
ができなくなる不具合がある。一方、光電信号は
第６図に破線で示すように飽和付近ではその変化
がゆるやかになる。したがつて、露光時間ＴをＮ
個の光電変換回路の出力の最大値が飽和出力に達
するまでとすると、飽和付近の出力差が少さくな
りコントラストの検出精度が低下する。これを防
ぐにはＮ個の光電変換回路の出力の最大値が飽和
レベルよりも若干低いほゝ直線的に変化する部分
の基準値に達した時点でサンプルホールドするよ
うにすればよいが、この場合にはサンプルホール
ドと電位の最大値すなわち基準値とV_SATとに差が
生じ、Ａ／Ｄ変換されるべき光電信号の真のレベ
ルがこれらの間にないにも拘らず、これらの間に
あるものとしてデジタル信号が発生されることに
なるためＡ／Ｄ変換の精度が低下することにな
る。 However, in the signal processing circuit described above, V _ref ⁽⁺⁾
= V _SAT , V _ref ^(-) = V _DARK Even if it is set, there are drifts such as temperature changes on the photodetector 1 side and fluctuations in power supply voltage.
Since it is different from the drift on the A/D conversion circuit 4 side,
As shown in FIG. 6, there is a problem in that the range of the photoelectric signal and the A/D conversion range deviate from a predetermined relationship, making it impossible to perform accurate A/D conversion. On the other hand, as shown by the broken line in FIG. 6, the photoelectric signal changes slowly near saturation. Therefore, the exposure time T is N
If the maximum value of the output of each photoelectric conversion circuit reaches the saturated output, the difference in output near saturation becomes small and contrast detection accuracy decreases. To prevent this, it is possible to sample and hold the sample and hold when the maximum value of the outputs of the N photoelectric conversion circuits reaches the reference value of the linearly changing part that is slightly lower than the saturation level. In some cases, there is a difference between the sample hold and the maximum potential value, that is, the reference value, and V _SAT , and even though the true level of the photoelectric signal to be A/D converted is not between them, there is a difference between them. As a result, a digital signal will be generated, which will reduce the accuracy of the A/D conversion.

本発明の目的は、上述した種々の不具合を解決
し、光電信号を常に正確かつ高精度にＡ／Ｄ変換
でき、したがつて周囲温度変化の大きい境環下で
も安定して正確な合焦検出ができるよう適切に構
成した合焦検出装置を提供しようとするものであ
る。 The purpose of the present invention is to solve the various problems mentioned above, to enable accurate and highly accurate A/D conversion of photoelectric signals at all times, and to achieve stable and accurate focus detection even in environments with large ambient temperature changes. It is an object of the present invention to provide a focus detection device suitably configured to enable the following.

本発明は被写体からの入射光に対応したアナロ
グ光電信号を得るための実質的に同様の構成から
なる複数の光電変換回路と、前記アナログ光電信
号に対応した合焦状態検出のためのデジタル信号
を得るアナログ−デジタル変換回路とを具える合
焦検出装置において、前記光電変換回路とほぼ同様の構成よりなる回
路を有し、前記アナログ−デジタル変換回路内の
デジタル−アナログ変換部の出力レベルを、前記
光電変換回路と同様のドリフトに依存して変化さ
せる手段を設けたことを特徴とするものである。 The present invention includes a plurality of photoelectric conversion circuits each having a substantially similar configuration for obtaining an analog photoelectric signal corresponding to incident light from a subject, and a digital signal for detecting a focus state corresponding to the analog photoelectric signal. A focus detection device comprising an analog-to-digital conversion circuit to obtain a focus detection device, comprising a circuit having substantially the same configuration as the photoelectric conversion circuit, the output level of the digital-to-analog converter in the analog-to-digital conversion circuit to The present invention is characterized in that it includes means for changing depending on the drift similar to the photoelectric conversion circuit.

以下図面は参照して本発明を詳細に説明する。 The present invention will be explained in detail below with reference to the drawings.

第７図は本発明の合焦検出装置の信号処理回路
の一例の構成を示すブロツク図である。本実施例
では受光装置１側において下限電圧設定器４１お
よび上限電圧設定器４２を介してＡ／Ｄ変換のた
めのアナログ参照信号の下限電圧V_ref ^(-)および上
限電圧V_ref ⁽⁺⁾を発生させ、これらをＤ／Ａ変換回
路８に供給するようにした点のみが第１図に示す
ものと異なるものであり、第１図に示す符号と同
一符号は同一作用を成す回路を示す。このため、
第８図に示すように受光装置１内に更に２個の光
電変換回路１１−０および１１−（Ｎ＋１）を付
加する。これら光電変換回路１１−０および１１
−（Ｎ＋１）は他の光電変換回路１１−１〜１１
−Ｎと同様に構成するが、一方の光電変換回路１
１−０においては第１のゲート１４−０を構成す
るFETのゲートを上限電圧設定器４２に接続す
ると共に第２および第３のゲート１８−０および
２３−０を構成するそれぞれのFETのゲートは
V_SS電圧ラインに接続し、出力端子２６−０は
Ｄ／Ａ変換回路８の上限値の基準電圧入力端子３
２−２（第４図参照）に接続する。また他方の光
電変換回路１１−（Ｎ＋１）においては第１のゲ
ート１４−（Ｎ＋１）を構成するFETのゲートを
下限電圧設定器４１に接続すると共に、第２のゲ
ート１８−（Ｎ＋１）および第３のゲート２３−
（Ｎ＋１）をそれぞれ構成するFETのゲートを
V_SS電圧ラインに接続し、出力端子２６−（Ｎ＋
１）はＤ／Ａ変換回路８の下限値の基準電圧入力
端子３２−１（第４図参照）に接続する。 FIG. 7 is a block diagram showing the configuration of an example of the signal processing circuit of the focus detection device of the present invention. In this embodiment, the lower limit voltage V _ref ^(-) and upper limit voltage V _{ref (+) of the analog reference signal for A/D conversion are set on the light receiving device 1 side via the lower limit voltage setter 41 and the upper limit voltage setter} ^42. The only difference from the one shown in FIG. 1 is that these signals are generated and supplied to the D/A conversion circuit 8, and the same reference numerals as those shown in FIG. 1 indicate circuits having the same function. For this reason,
As shown in FIG. 8, two more photoelectric conversion circuits 11-0 and 11-(N+1) are added within the light receiving device 1. These photoelectric conversion circuits 11-0 and 11
-(N+1) is another photoelectric conversion circuit 11-1 to 11
-N has the same configuration, but one photoelectric conversion circuit 1
1-0, the gate of the FET constituting the first gate 14-0 is connected to the upper limit voltage setter 42, and the gate of each FET constituting the second and third gates 18-0 and 23-0 is connected to the upper limit voltage setter 42. teeth
The output terminal 26-0 is connected to the V _SS voltage line, and the output terminal 26-0 is the upper limit reference voltage input terminal 3 of the D/A conversion circuit 8.
2-2 (see Figure 4). In the other photoelectric conversion circuit 11-(N+1), the gate of the FET constituting the first gate 14-(N+1) is connected to the lower limit voltage setter 41, and the gate of the FET constituting the first gate 14-(N+1) is connected to the lower limit voltage setter 41. 3 gate 23-
(N+1)
Connect to the V _SS voltage line and output terminal 26-(N+
1) is connected to the lower limit reference voltage input terminal 32-1 (see FIG. 4) of the D/A conversion circuit 8.

下限電圧設定器４１および上限電圧設定器４２
はそれぞれV_DD電圧ラインとV_SS電圧ラインとの
間に直列に接続した抵抗４１−１，４２−１およ
び可変抵抗４１−２，４２−２で構成し、抵抗４
１−１と可変抵抗４１−２との接続点の電位を下
限値電圧V_ref ^(-)として第１のゲート１４−（Ｎ＋
１）を構成するFETのゲートに印加し、抵抗４
２−１と可変抵抗４２−２との接続点の電位を上
限値電圧V_ref ⁽⁺⁾として第１のゲート１４−０を構
成するFETのゲートに印加する。 Lower limit voltage setter 41 and upper limit voltage setter 42
consists of resistors 41-1, 42-1 and variable resistors 41-2, 42-2 connected in series between the V _DD voltage line and the V _SS voltage line, respectively, and the resistor 4
The first gate _14- (N ⁺
1) to the gate of the FET that makes up the resistor 4.
The potential at the connection point between 2-1 and the variable resistor 42-2 is applied as an upper limit voltage V _ref ⁽⁺⁾ to the gate of the FET constituting the first gate 14-0.

このようにすれば、下限電圧設定器４１および
上限電圧設定器４２により下限電圧V_ref ^(-)および
上限電圧V_ref ⁽⁺⁾をそれぞれ任意に、例えばサンプ
ルホールドされる光電信号の最小値および最大値
に合わせるように設定することができると共に、
これら基準電圧は光電信号を得る光電変換回路１
１−１〜１１−Ｎと同様の構成の光電変換回路１
１−（Ｎ＋１）および１１−０を経てＤ／Ａ変換
回路８に供給されるから、基準電圧V_ref ^(-)、V_ref
⁽⁺⁾も光電変換回路１１−１〜１１−Ｎのドリフト
に応じて変化することになる。したがつて光電変
換回路１１−１〜１１−Ｎのドリフトに何ら影響
されることなく光電信号を常に正確かつ高精度に
Ａ／Ｄ変換することができる。 In this way, the lower limit voltage setter 41 and the upper limit voltage setter 42 can arbitrarily set the lower limit voltage V _ref ^(-) and the upper limit voltage V _ref ⁽⁺⁾ , respectively, to the minimum value and maximum value of the photoelectric signal to be sampled and held. It can be set to match the value, and
These reference voltages are applied to the photoelectric conversion circuit 1 that obtains photoelectric signals.
Photoelectric conversion circuit 1 having the same configuration as 1-1 to 11-N
1-(N+1) and 11-0 to the D/A conversion circuit 8, the reference voltages V _ref ^(-) and V _ref
⁽⁺⁾ also changes according to the drift of the photoelectric conversion circuits 11-1 to 11-N. Therefore, the photoelectric signal can always be accurately and precisely A/D converted without being affected by the drift of the photoelectric conversion circuits 11-1 to 11-N.

上述した実施例では光電信号を得る光電変換回
路１１−１〜１１−Ｎと同様の構成の光電変換回
路１１−０および１１−（Ｎ＋１）を設けて、一
方の光電変換回路１１−０においては第１のゲー
ト１４−０を構成するFETのゲートを上限電圧
設定器４２に接続し、他方の光電変換回路１１−
（Ｎ＋１）においては第１のゲート１４−（Ｎ＋
１）を構成するFETのゲートを下限電圧設定器
４１に接続してアナログ参照信号の上限および下
限の基準電圧V_ref ⁽⁺⁾およびV_ref ^(-)をそれぞれ設定
するようにした。しかし、第１のゲートとして例
えばＰ−チヤンネルのエンハンスメント形FET
を用いると、ゲート電圧をV_SS（例えば０）にして
も、コンデンサ１３−（Ｎ＋１）との接続点の電
位がV_SSにならない。すなわちFETが完全に導通
しない場合がある。このような場合には上限値電
圧発生回路として第９図Ａに示すように、第８図
に示した光電変換回路１１−０においてホトダイ
オード１２−０、コンデンサ１３−０および第１
のゲート１４−０を取外し、第１のバツフア１７
−０を構成するFET１６−０のゲートを上限電
圧設定器４２に接続したものを用い、上限値電圧
発生回路として第９図Ｂに示すように、第８図に
示した光電変換回路１１−（Ｎ＋１）において上
記と同様にホトダイオード１２−（Ｎ＋１）、コン
デンサ１３−（Ｎ＋１）および第１のゲート１４
−（Ｎ＋１）を取外し、第１のバツフア１７−（Ｎ
＋１）を構成するFET１６−（Ｎ＋１）のゲート
を下限電圧設定器４１に接続したものを用いれば
よい。このようにすればFET１６−０および１
６−（Ｎ＋１）のゲート電位をそれぞれ確実に所
望の基準電圧V_ref ⁽⁺⁾およびV_ref ^(-)にすることがで
きる。 In the embodiment described above, photoelectric conversion circuits 11-0 and 11-(N+1) having the same configuration as the photoelectric conversion circuits 11-1 to 11-N for obtaining photoelectric signals are provided, and in one photoelectric conversion circuit 11-0, The gate of the FET constituting the first gate 14-0 is connected to the upper limit voltage setter 42, and the other photoelectric conversion circuit 11-
(N+1), the first gate 14-(N+
The gate of the FET constituting 1) was connected to the lower limit voltage setter 41 to set the upper and lower limit reference voltages V _ref ⁽⁺⁾ and V _ref ^(-) of the analog reference signal, respectively. However, as the first gate, for example, a P-channel enhancement type FET
When using, even if the gate voltage is set to V _SS (for example, 0), the potential at the connection point with capacitor 13-(N+1) does not reach V _SS . In other words, the FET may not be completely conductive. In such a case, as shown in FIG. 9A, as an upper limit voltage generation circuit, the photodiode 12-0, the capacitor 13-0, and the first
Remove the gate 14-0 and remove the first buffer 17.
As shown in FIG. 9B, the photoelectric conversion circuit 11-( shown in FIG. N+1), the photodiode 12-(N+1), the capacitor 13-(N+1) and the first gate 14 in the same way as above.
-(N+1) and remove the first buffer 17-(N+1).
+1), the gate of which is connected to the lower limit voltage setter 41 may be used. In this way, FET16-0 and 1
6-(N+1) can be reliably set to the desired reference voltages V _ref ⁽⁺⁾ and V _ref ^(-) , respectively.

上述した実施例ではいずれも下限電圧設定器４
１および上限電圧設定器４２で設定した下限値電
圧V_ref ^(-)および上限値電圧V_ref ⁽⁺⁾を、光電信号を
得る光電変換回路１１−１〜１１−Ｎと同様の構
成の回路を通すことにより、これら上限値電圧
V_ref ⁽⁺⁾および下限値電圧V_ref ^(-)を光電変換回路１
１−１〜１１−Ｎのドリフトに応じて補正するよ
うにしたが第１０図に示すようにＤ／Ａ変換回路
８の下限基準電圧入力端子３２−１に下限電圧設
定器４１により設定した下限値電圧V_ref ^(-)を印加
し、上限基準電圧入力端子３２−２には上限電圧
設定器４２により設定した上限値電圧V_ref ⁽⁺⁾を印
加して出力端子３６に現われる電圧を第９図Ａ，
Ｂと同様の回路構成のFET１６のゲートに印加
してアナログ参照信号を上述したと同様に光電変
換回路１１−１〜１１−Ｎのドリフトに応じて補
正し、これを出力端子２６を介してコンパレータ
５の他方の入力端子に供給することもできる。な
お、この場合にはＤ／Ａ変換回路８の出力電圧を
コンパレータ５に直接印加するものに比べ、イン
ピーダンス整合の点で有利となる。すなわち、
Ｄ／Ａ変換回路８の出力インピーダンスは比較的
高いのに対し、コンパレータ５の入力インピーダ
ンスは一般に低い。これに対し第９図Ａ，Ｂと同
様の回路を用いればその入力インピーダンスは高
く、出力インピーダンスは低い。 In all of the embodiments described above, the lower limit voltage setter 4
The lower limit voltage V _ref ^(-) and upper limit voltage V _ref ⁽⁺⁾ set by the upper limit voltage setter 42 and the lower limit voltage setter 42 are connected to a circuit having the same configuration as the photoelectric conversion circuits 11-1 to 11-N that obtain photoelectric signals. By passing these upper limit voltages
V _ref ⁽⁺⁾ and lower limit voltage V _ref ^(-) are converted to photoelectric conversion circuit 1.
1-1 to 11-N, but as shown in FIG. A value voltage V _ref ^(-) is applied, and an upper limit voltage V _ref ⁽⁺⁾ set by the upper limit voltage setter 42 is applied to the upper limit reference voltage input terminal 32-2, and the voltage appearing at the output terminal 36 is Figure A,
The analog reference signal is applied to the gate of the FET 16 having the same circuit configuration as B, and is corrected according to the drift of the photoelectric conversion circuits 11-1 to 11-N in the same manner as described above. It can also be supplied to the other input terminal of 5. Note that this case is advantageous in terms of impedance matching compared to the case where the output voltage of the D/A conversion circuit 8 is directly applied to the comparator 5. That is,
The output impedance of the D/A conversion circuit 8 is relatively high, whereas the input impedance of the comparator 5 is generally low. On the other hand, if a circuit similar to that shown in FIGS. 9A and 9B is used, its input impedance is high and its output impedance is low.

また、上述した下限電圧設定器４１および上限
電圧設定器４２は、光電変換回路１１−１〜１１
−Ｎと同様の回路の出力側に接続することもでき
る。第１１図はその一例の構成を示すもので、光
電変換回路１１−０においてその出力端子２６−
０にV_SAT電圧を発生させ、光電変換回路１１−
（Ｎ＋１）においてその出力端子２６−（Ｎ＋１）
にV_DARK電圧を発生させ、これら電圧から上限電
圧設定器４２および下限電圧設定器４１によりそ
れぞれ所望の上限値電圧V_ref ⁽⁺⁾および下限値電圧
V_ref ^(-)を設定するようにしたものである。このた
め、光電変換回路１１−０においては第１のゲー
ト１４−０を構成するFETのゲートをV_DD電圧ラ
インに接続すると共に第２および第３のゲート１
８−０および２３−０の構成するそれぞれの
FETのゲートはV_SS電圧ラインに接続する。ま
た、他方の光電変換回路１１−（Ｎ＋１）におい
ては第１のゲート１４−（Ｎ＋１）、第２のゲート
１８−（Ｎ＋１）および第３のゲート２３−（Ｎ＋
１）をそれぞれ構成するFETのゲートをV_SS電圧
ラインに接続する。 Further, the above-mentioned lower limit voltage setter 41 and upper limit voltage setter 42 are connected to the photoelectric conversion circuits 11-1 to 11.
It can also be connected to the output side of a circuit similar to -N. FIG. 11 shows the configuration of an example, in which the output terminal 26- of the photoelectric conversion circuit 11-0 is shown.
The photoelectric conversion circuit 11- generates a _VSAT voltage at 0.
(N+1) at its output terminal 26-(N+1)
, and from these voltages, the upper _limit voltage setter 42 and lower limit voltage setter 41 set the desired upper limit voltage V _ref ⁽⁺⁾ and lower limit voltage, respectively.
This is to set V _ref ^(-) . Therefore, in the photoelectric conversion circuit 11-0, the gate of the FET constituting the first gate 14-0 is connected to the V DD voltage line, and the gate of the FET constituting the first gate 14-0 is connected to the V _DD voltage line.
8-0 and 23-0 respectively.
The gate of the FET is connected to the V _SS voltage line. In addition, in the other photoelectric conversion circuit 11-(N+1), the first gate 14-(N+1), the second gate 18-(N+1), and the third gate 23-(N+
1) Connect the gates of each FET to the V _SS voltage line.

このようにすれば、光電変換回路１１−０にお
いては、第１のゲート１４−０は常に閉（OFF）
状態にあり、したがつてコンデンサ１３−０はホ
トダイオード１２−０を通して放電された状態と
なるから、出力端子２６−０にはV_SATの飽和電圧
が生起される。また、光電変換回路１１−（Ｎ＋
１）においては、第１のゲート１４−（Ｎ＋１）
は常に開（ON）状態にあり、したがつてコンデ
ンサ１３−（Ｎ＋１）はこの第１のゲートを通し
て充電された状態となるから出力端子２６−（Ｎ
＋１）にはV_DARKの暗電圧が生起される。これら
V_SATおよびV_DARKは光電変換回路１１−１〜１１
−Ｎのドリフトに追従して変化するから、これら
V_SATおよびV_DARKを上限電圧設定器４２および下
限電圧設定器４１によりそれぞれ抵抗分圧して所
要の上限値電圧V_ref ⁽⁺⁾および下限値電圧V_ref ^(-)を
それぞれＤ／Ａ変換回路８の基準電圧入力端子３
２−２および３２−１に印加すれば、光電変換回
路１１−１〜１１−Ｎのドリフトに何ら影響され
ることなく光電信号を常に正確にＡ／Ｄ変換する
ことができる。 In this way, in the photoelectric conversion circuit 11-0, the first gate 14-0 is always closed (OFF).
Since the capacitor 13-0 is discharged through the photodiode 12-0, a saturation voltage of _VSAT is generated at the output terminal 26-0. In addition, the photoelectric conversion circuit 11-(N+
In 1), the first gate 14-(N+1)
is always open (ON), and therefore the capacitor 13-(N+1) is charged through this first gate, so the output terminal 26-(N+1) is charged through this first gate.
+1), a dark voltage of V _DARK is generated. these
V _SAT and V _DARK are photoelectric conversion circuits 11-1 to 11
These changes follow the drift of −N, so these
V _SAT and V _DARK are divided into resistors by the upper limit voltage setter 42 and lower limit voltage setter 41 to obtain the required upper limit voltage V _ref ⁽⁺⁾ and lower limit voltage V _ref ^(-), respectively, in the D/A conversion circuit 8. Reference voltage input terminal 3
2-2 and 32-1, the photoelectric signal can always be accurately A/D converted without being affected by the drift of the photoelectric conversion circuits 11-1 to 11-N.

第１２図ＡおよびＢは第９図ＡおよびＢにおい
て、上限電圧設定器４２および下限電圧設定器４
１を出力側に接続したものである。すなわち、第
１２図Ａでは第１のバツフア１７−０を構成する
FET１６−０のゲートをV_DD電圧ラインに接続し
て出力端子２６−０にV_SATを印加し、これを上限
電圧設定器４２により抵抗分圧して所望の上限値
電圧V_ref ⁽⁺⁾を設定し、これをＤ／Ａ変換回路８の
基準電圧入力端子３２−２に印加する。また、第
１２図Ｂでは第１のバツフア１７−（Ｎ＋１）を
構成するFET１６−（Ｎ＋１）のゲートをV_SS電
圧ラインに接続して出力端子２６−（Ｎ＋１）に
V_DARKを印加し、これを下限電圧設定器４１によ
り抵抗分圧して所望の下限値電圧V_ref ^(-)を設定
し、これをＤ／Ａ変換回路８の基準電圧入力端子
３２−１に印加する。この場合も上述したと同様
光電変換回路１１−１〜１１−Ｎのドリフトに何
ら影響されることなく光電信号を常に正確にＡ／
Ｄ変換することができる。 12A and B are the upper limit voltage setter 42 and the lower limit voltage setter 4 in FIGS. 9A and B.
1 is connected to the output side. That is, in FIG. 12A, the first buffer 17-0 is configured.
Connect the gate of FET 16-0 to the V _DD voltage line and apply V _SAT to the output terminal 26-0, and divide this into resistors using the upper limit voltage setter 42 to set the desired upper limit voltage V _ref ^(+). Then, this is applied to the reference voltage input terminal 32-2 of the D/A conversion circuit 8. In addition, in FIG. 12B, the gate of FET 16-(N+1) constituting the first buffer 17-(N+1) is connected to the V _SS voltage line and connected to the output terminal 26-(N+1).
V _DARK is applied, this is divided into resistors by the lower limit voltage setter 41 to set a desired lower limit voltage V _ref ^(-) , and this is applied to the reference voltage input terminal 32 - 1 of the D/A conversion circuit 8. do. In this case, as described above, the photoelectric signal is always accurately A/A/A without being affected by the drift of the photoelectric conversion circuits 11-1 to 11-N.
D conversion is possible.

既に述べたように、第８図に示したような光電
変換回路１１−（Ｎ＋１）においては、第１のゲ
ート１４−（Ｎ＋１）にV_SS（例えば０）を印加し
ても、FETの特性により完全に導通しない場合
がある。これは光電信号を得る光電変換回路１１
−１〜１１−Ｎについても同様であり、CHG信
号（第３図Ｃ参照）の低レベルをV_SS電圧として
場合には、第１のゲート１４−１〜１４−Ｎが完
全に導通せず、正確に積分ができない場合があ
る。これを防ぐには、V_SSよりも低い電圧を発生
する別電源を用いればよいが、一般に電源を多数
設けるこは好ましくない。特に集積回路等におい
ては、一般に電源電圧は一定値に決まつているた
め、これと異なる電圧の電源を設けることは構成
が複雑になるばかりでなく、素子の損傷等種々の
不具合を伴なう。 As already mentioned, in the photoelectric conversion circuit 11-(N+1) as shown in FIG. 8, even if V _SS (for example, 0) is applied to the first gate 14-(N+1), the characteristics of the FET It may not be completely conductive. This is the photoelectric conversion circuit 11 that obtains the photoelectric signal.
The same applies to -1 to 11-N, and when the low level of the CHG signal (see Figure 3C) is set to the V _SS voltage, the first gates 14-1 to 14-N are not completely conductive. , accurate integration may not be possible. To prevent this, a separate power supply that generates a voltage lower than V _SS may be used, but it is generally not desirable to provide multiple power supplies. Especially in integrated circuits, etc., the power supply voltage is generally fixed at a constant value, so providing a power supply with a different voltage not only complicates the configuration, but also causes various problems such as damage to elements. .

第１３図は別電源を用いることなく、第１のゲ
ート１４−１〜１４−ＮをCHG信号の低レベル
（V_SS）よりもマイナス側に更にオーバードライブ
して完全に導通させるようにした受光装置の変形
例を示すものである。第１１図においてV_DD電圧
ラインとV_SS電圧ラインとの間にFETより成るゲ
ート５０、ダイオード５１および抵抗５２を直列
に接続し、ゲート５０とダイオード５１との接続
点５４を光電変換回路１１−１〜１１−Ｎの第１
のゲート１４−１〜１４−Ｎを構成するFETの
それぞれのゲートに共通に接続すると共に、コン
デンサ５５を介してCHG入力端子２４に接続す
る。また、ゲート５０を構成するFETのゲート
は制御信号入力端子５６に接続する。 Figure 13 shows a light receiving system in which the first gates 14-1 to 14-N are further overdriven to the negative side than the low level (V _SS ) of the CHG signal to make them completely conductive, without using a separate power supply. A modification of the device is shown. In FIG. 11, a gate 50 consisting of an FET, a diode 51, and a resistor 52 are connected in series between the V _DD voltage line and the V _SS voltage line, and the connection point 54 between the gate 50 and the diode 51 is connected to the photoelectric conversion circuit 11 - 1 to 11-N first
It is commonly connected to the gates of the FETs constituting the gates 14-1 to 14-N, and is also connected to the CHG input terminal 24 via a capacitor 55. Further, the gate of the FET constituting the gate 50 is connected to a control signal input terminal 56.

かかる構成において、入力端子５６は第１４図
Ａに示すようにＨレベル（V₁）の電圧を印加し
てゲート５０をOFF（非導通）にした状態でCHG
入力端子２４に第１４図Ｂに示すようにＨレベル
（V₂）の電圧を印加すると、コンデンサ５５の両
端にはV₂の電位差が生じる、ここで、CHG信号
（第１４図Ｂ）をＬレベル（V_SS）に下げると、
V_SS電圧ラインからの電流はダイオード５１によ
り阻止されるから、コンデンサ５５の電荷量は変
らず、接続点５４の電位は第１４図Ｃに示すよう
にV_SS−V₂まで下がる。したがつて第１のゲート
１４−１〜１４−ＮはV_SSよりも−V₂までオーバ
ードライブされるから、この時点で完全に導通し
コンデンサ１３−１〜１３−Ｎの充電が開始され
る。 In this configuration, as shown in FIG. 14A, the input terminal 56 is CHG when a voltage of H level (V ₁ ) is applied and the gate 50 is turned off (non-conductive).
When a voltage of H level (V ₂ ) is applied to the input terminal 24 as shown in FIG. 14B, a potential difference of V ₂ is generated across the capacitor 55. Here, the CHG signal (FIG. 14B) is When lowered to the level (V _SS ),
Since current from the V _SS voltage line is blocked by diode 51, the amount of charge on capacitor 55 remains unchanged and the potential at node 54 drops to V _SS -V ₂ as shown in FIG. 14C. Therefore, since the first gates 14-1 to 14-N are overdriven to -V ₂ from V _SS , they become completely conductive at this point and start charging the capacitors 13-1 to 13-N. .

コンデンサ１３−１〜１３−ＮがV_DDまで充電
されるのに必要な時間ｔが経過した後、入力端子
５６にＬレベルの電圧（第１４図Ａ）を印加して
ゲート５０を導通させると共に、CHG信号をV₂
のＨレベルに戻す。これにより、ゲート５０を通
して電流が流れ込むから、接続点５４の電位は
V_DDまで上昇し、第１のゲート１４−１〜１４−
Ｎは非導通となる。以後は第２図において説明し
たと同様にして積分する。なお、次に積分を行な
うには、入力端子５６の電圧をV₁のＨレベルに
して上述した動作を繰返せばよい。 After the time t necessary for charging the capacitors 13-1 to 13-N to _VDD has elapsed, an L-level voltage (A in FIG. 14) is applied to the input terminal 56 to make the gate 50 conductive. , CHG signal V ₂
Return to H level. As a result, current flows through the gate 50, so the potential at the connection point 54 is
V _DD and the first gates 14-1 to 14-
N becomes non-conductive. Thereafter, integration is performed in the same manner as explained in FIG. To perform the next integration, the voltage at the input terminal 56 is set to the H level of _V1 and the above-described operation is repeated.

次に上述した信号処理回路を有する本発明の合
焦検出装置について説明する。 Next, a focus detection device of the present invention having the above-mentioned signal processing circuit will be explained.

第１５図は本発明の合焦検出装置の一例の構成
を示すブロツク図である。この合焦検出装置では
受光装置１を隅数個の光電変換回路１１−１〜１
１−Ｎ（Ｎ＝2M）で構成し、これら光電変換回路
をＭ個ずつ画素単位に２列に並べ、これら２列の
光電変換回路により合焦検出を行なうべき撮影レ
ンズ（図示せず）の予定焦平面の前後等しい位置
に形成される物体像の一部を受光する。また、受
光装置、デコーダ３およびＡ／Ｄ変換回路４は第
７図に示した制御回路２と同様の機能を有すると
共に、種々のメモリおよび演算機能を有するコン
ピユータ等の中央処理装置６０により制御する。 FIG. 15 is a block diagram showing the configuration of an example of the focus detection device of the present invention. In this focus detection device, the light receiving device 1 is connected to several photoelectric conversion circuits 11-1 to 1 at the corners.
1-N (N=2M), these photoelectric conversion circuits are arranged in two rows for each pixel, and a photographing lens (not shown) in which focus detection is to be performed by these two rows of photoelectric conversion circuits. A portion of the object image formed at equal positions before and after the predetermined focal plane is received. The light receiving device, decoder 3, and A/D conversion circuit 4 have the same functions as the control circuit 2 shown in FIG. 7, and are controlled by a central processing unit 60 such as a computer having various memories and calculation functions. .

第１５図に示す合焦検出装置においては、第１
列のＭ個の光電変換回路にサンプルホールドした
光電信号をＡ／Ｄ変換回路４により順次デジタル
信号に変換して中央処理装置６０に取込むと共
に、該中央処理装置６０において隣接する画素の
差｜X_o−X_o-1｜の最も大きい値｜X_o−X_o-1｜_MAX
と２番目に大きい値｜X_o−X_o-1｜_SUBMAXとを求
め、これらの和から第１列の光電変換回路におけ
る評価値F₁＝｜X_o−X_o-1｜_MAX＋｜X_o−X_o-1｜_SU
_ＢＭＡＸを求める。 In the focus detection device shown in FIG.
The photoelectric signals sampled and held in the M photoelectric conversion circuits in the column are sequentially converted into digital signals by the A/D conversion circuit 4 and input into the central processing unit 60, and the central processing unit 60 calculates the difference between adjacent pixels. Largest value of X _o −X _o-1 | X _o −X _o-1 | _MAX
and the second largest value |X _o −X _o-1 | _SUBMAX , and from the sum of these values, the evaluation value F ₁ = |X _o −X _o-1 | _MAX + | _o −X _o-1 ｜ _SU
Find _BMAX .

次に、第２列のＭ個の光電変換回路にサンプル
ホールドした光電信号も同様に順次Ａ／Ｄ変換し
て処理し、第２列に対する評価値F₂＝｜X_o−
X_o-1｜_MAX＋｜X_o−X_o-1｜_SUBMAXを求めると共に、
これらの評価値F₁とF₂との大小関係を比較して
F₁＞F₂のときは前ピン（または後ピン）、F₁＜F₂
のときは後ピン（または前ピン）、F₁＝F₂のとき
は合焦を表わす信号を表示装置６１に送出して焦
点状態を表示させる。 Next, the photoelectric signals sampled and held in the M photoelectric conversion circuits in the second column are similarly sequentially A/D converted and processed, and the evaluation value for the second column is F ₂ = |X _o −
X _o-1 | _MAX + | X _o −X _o-1 | _SUBMAX and
Comparing the magnitude relationship between these evaluation values F ₁ and F ₂
When F ₁ > F ₂ , front pin (or rear pin), F ₁ < F ₂
When F ₁ =F ₂ , a signal indicating rear focus (or front focus) is sent to the display device 61, and a signal indicating focus is sent to the display device 61 to display the focus state.

なお、本発明は上述した例にのみ限定されるも
のではなく、幾多の変形または変更が可能であ
る。例えば上述した例では多数の光電信号を順次
にＡ／Ｄ変換するようにしたが、Ａ／Ｄ変換すべ
き光電信号の数に対応する、すなわち各光電変換
回路に対応するコンパレータを設けて多数の光電
信号を並列的に同時にＡ／Ｄ変換するよう構成す
ることもできる。この場合には各コンパレータに
おいてその出力が反転したときのカウンタ７の計
数値を当該コンパレータに入力されている光電信
号のデジタル変換信号として取出し得るように
し、全てのコンパレータの出力が反転したのを例
えばAND回路により検出して発振器６を停止さ
せるようにすればよい。このようにすればＡ／Ｄ
変換を迅速に行なうことができる。また、上述し
た例ではカウンタ７の計数値をＡ／Ｄ変換してア
ナログ参照信号を得るようにしたが、Ｄ／Ａ変換
回路８の代わりに連続的に変化するアナログ参照
信号を発生する回路を設け、そのアナログ信号の
最大値および最小値をカウンタ７の最大値および
最小値とそれぞれ対応させるようにしてもよい。
もちんろこの場合のアナログ参照信号は第８図〜
第１０図に示したようにして光電変換回路のドリ
フトに応じて補正する。更に本発明は１つの光電
変換回路からの光電信号をＡ／Ｄ変換して合焦検
出を行うものにも有効に適用することができる。 Note that the present invention is not limited to the above-mentioned example, and can be modified or changed in many ways. For example, in the above example, a large number of photoelectric signals are sequentially A/D converted, but a large number of comparators are provided corresponding to the number of photoelectric signals to be A/D converted, that is, corresponding to each photoelectric conversion circuit. It is also possible to configure the photoelectric signals to be A/D converted simultaneously in parallel. In this case, the count value of the counter 7 when the output of each comparator is inverted can be taken out as a digital conversion signal of the photoelectric signal input to the comparator, and when the output of all the comparators is inverted, for example, The oscillator 6 may be stopped by detecting it using an AND circuit. In this way, A/D
Conversion can be done quickly. Further, in the above example, the count value of the counter 7 is A/D converted to obtain an analog reference signal, but instead of the D/A conversion circuit 8, a circuit that generates a continuously changing analog reference signal is used. The maximum value and minimum value of the analog signal may correspond to the maximum value and minimum value of the counter 7, respectively.
Of course, the analog reference signal in this case is shown in Figure 8~
Correction is made in accordance with the drift of the photoelectric conversion circuit as shown in FIG. Furthermore, the present invention can be effectively applied to a device that performs focus detection by A/D converting a photoelectric signal from one photoelectric conversion circuit.

上述したように、本発明においては、アナログ
光電信号を得るための光電変換回路とほぼ同様の
構成よりなる回路を有し、アナログ−デジタル変
換回路のデジタル−アナログ変換部の出力レベル
を、光電変換回路と同様のドリフトに依存して変
化させる手段を設けて、光電変換回路のドリフト
によるアナログ光電信号のレベル変動を補償する
ようにしたので、常に正確かつ高精度のＡ／Ｄ変
換を行うことができ、したがつて合焦検出装置を
具えるスチールカメラ、ビデオカメラ等の撮影装
置を周囲温度変化の大きい環境下で使用する場合
であつても、安定して正確な合焦検出を行うこと
ができる。 As described above, the present invention includes a circuit having almost the same configuration as a photoelectric conversion circuit for obtaining an analog photoelectric signal, and converts the output level of the digital-to-analog conversion section of the analog-to-digital conversion circuit into a photoelectric conversion circuit. A means for changing the level depending on the drift similar to that of the circuit is provided to compensate for level fluctuations in the analog photoelectric signal due to the drift of the photoelectric conversion circuit, so accurate and high-precision A/D conversion can be performed at all times. Therefore, even when using photographic devices such as still cameras and video cameras equipped with a focus detection device in environments with large changes in ambient temperature, stable and accurate focus detection can be performed. can.

[Brief explanation of drawings]

第１図は従来の合焦検出装置の信号処理回路の
構成を示すブロツク図、第２図は第１図に示す受
光装置の回路構成図、第３図Ａ〜Ｄは第２図に示
す受光装置の動作を説明するための信号波形図、
第４図は第１図に示すＤ／Ａ変換回路、下限電圧
調節器および上限電圧調節器の具体的な回路構成
図、第５図は第１図に示すＡ／Ｄ変換回路におけ
る正常時の光電信号の出力範囲とＡ／Ｄ変換範囲
とを対応して示す線図、第６図はドリフトの影響
による光電信号の出力範囲とＡ／Ｄ変換範囲との
変化の一態様を示す線図、第７図は本発明にの合
焦検出装置の信号処理回路の一例の構成を示すブ
ロツク図、第８図は第７図に示す受光装置の一例
の構成を示す回路図、第９図ＡおよびＢは第７図
に示すＡ／Ｄ変換回路の他の例の要部の構成を示
す回路図、第１０図、第１１図、第１２図Ａおよ
びＢは同じく更に他の例の要部の構成をそれぞれ
示す回路図、第１３図は本発明の合焦検出装置に
おいてＡ／Ｄ変換するのに好適な光電信号を得る
光電変換回路を有する受光装置の他の例の構成を
示す回路図、第１４図Ａ〜Ｃは第１１図に示す受
光装置の動作を説明するための信号波形図、第１
５図は本発明の焦点検出装置の一例の構成を示す
ブロツク図である。１……受光装置、２……制御回路、３……デコ
ーダ、４……Ａ／Ｄ変換回路、５……コンパレー
タ、６……発振器、７……カウンタ、８……Ｄ／
Ａ変換回路、１１−１〜１１−Ｎ……光電変換回
路、１１−０，１１−（Ｎ＋１）……ドリフト補
正用光電変換回路、４１……下限電圧設定器、４
２……上限電圧設定器、４１−１，４２−１……
抵抗、４１−２，４２−２……可変抵抗、６０…
…中央処理回路、６１……表示装置。 FIG. 1 is a block diagram showing the configuration of a signal processing circuit of a conventional focus detection device, FIG. 2 is a circuit diagram of the light receiving device shown in FIG. 1, and FIGS. 3 A to D are the light receiving device shown in FIG. 2. Signal waveform diagrams to explain the operation of the device,
Fig. 4 is a specific circuit configuration diagram of the D/A conversion circuit, lower limit voltage regulator, and upper limit voltage regulator shown in Fig. 1, and Fig. 5 shows the normal state of the A/D conversion circuit shown in Fig. 1. A diagram showing the output range of the photoelectric signal and the A/D conversion range in correspondence, FIG. 6 is a diagram showing one aspect of the change in the output range of the photoelectric signal and the A/D conversion range due to the influence of drift, FIG. 7 is a block diagram showing the configuration of an example of the signal processing circuit of the focus detection device according to the present invention, FIG. 8 is a circuit diagram showing the configuration of an example of the light receiving device shown in FIG. 7, and FIGS. B is a circuit diagram showing the configuration of the main part of another example of the A/D conversion circuit shown in FIG. 7, and FIGS. FIG. 13 is a circuit diagram showing the structure of another example of a light receiving device having a photoelectric conversion circuit for obtaining a photoelectric signal suitable for A/D conversion in the focus detection device of the present invention, 14A to 14C are signal waveform diagrams for explaining the operation of the light receiving device shown in FIG.
FIG. 5 is a block diagram showing the configuration of an example of the focus detection device of the present invention. 1... Light receiving device, 2... Control circuit, 3... Decoder, 4... A/D conversion circuit, 5... Comparator, 6... Oscillator, 7... Counter, 8... D/
A conversion circuit, 11-1 to 11-N...Photoelectric conversion circuit, 11-0, 11-(N+1)...Photoelectric conversion circuit for drift correction, 41...Lower limit voltage setting device, 4
2... Upper limit voltage setter, 41-1, 42-1...
Resistor, 41-2, 42-2... Variable resistor, 60...
... central processing circuit, 61 ... display device.

Claims

[Scope of Claims] 1. A plurality of photoelectric conversion circuits each having a substantially similar configuration for obtaining an analog photoelectric signal corresponding to incident light from a subject, and for detecting a focus state corresponding to the analog photoelectric signal. A focus detection device comprising an analog-to-digital conversion circuit that obtains a digital signal of A focus detection device comprising means for changing an output level depending on a drift similar to that of the photoelectric conversion circuit.