JPH01317021A - Voltage comparison holding circuit - Google Patents
Voltage comparison holding circuitInfo
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Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明はアナログ−ディジタル変換回路に用いられる
電圧比較保持回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a voltage comparison and holding circuit used in an analog-to-digital conversion circuit.
(従来の技術)
アナログ−ディジタル変換回路(以下、A−D変換回路
と称する)には、量子化の境界を識別する電圧比較保持
回路が組み込まれている。(Prior Art) An analog-to-digital conversion circuit (hereinafter referred to as an AD conversion circuit) incorporates a voltage comparison and holding circuit that identifies a quantization boundary.
例えば第3図は並列比較型A−D変換回路を示すブロッ
ク図である。このA−D変換回路は、基準電源VRTと
VRBとの間に直列接続された基準電圧発生用の抵抗3
1の各ノードで得られる基準電圧に対応した数だけ比較
回路32が設置されており、各比較回路32はアナログ
信号電圧Vinとこれら基準電圧とを比較するように構
成されている。そして、比較回路32の出力はエンコー
ダ33を介してラッチ回路34に入力され、このラッチ
回路34からディジタル出力Doutが得られる。この
ような方式によるA−D変換回路の性能は特に比較回路
32に大きく依存する。For example, FIG. 3 is a block diagram showing a parallel comparison type AD conversion circuit. This A-D conversion circuit consists of a reference voltage generation resistor 3 connected in series between reference power supplies VRT and VRB.
A number of comparison circuits 32 corresponding to the reference voltages obtained at each node of 1 are installed, and each comparison circuit 32 is configured to compare the analog signal voltage Vin with these reference voltages. The output of the comparator circuit 32 is input to the latch circuit 34 via the encoder 33, and a digital output Dout is obtained from the latch circuit 34. The performance of the A/D conversion circuit using this type of system is particularly dependent on the comparator circuit 32.
第3図中の比較回路32の従来の構成を第4図に示す。A conventional configuration of the comparator circuit 32 in FIG. 3 is shown in FIG. 4.
それぞれのゲート及びそれぞれのドレインが各々互いに
共通に接続されてCMOSインバー夕回路41.42を
構成する、PチャネルMO3)ランジスタ43及びNチ
ャネルMOSトランジスタ44、PチャネルMO3)ラ
ンジスタ45及びNチャネルMOS)ランジスタ46の
うち、トランジスタ43゜45のソースは電源電圧VC
Cに接続され、トランジスタ44.46のソースはNチ
ャネルMOS)ランジスタ47のソース、ドレイン間を
介して接地電圧Vssに接続されている。また、CMo
5インバ一タ回路41の共通ゲートはCMOSインバー
タ回路42の共通ドレイン及びPチャネルMO3)ラン
ジスタ48の一端に接続され、CMOSインバータ回路
42の共通ゲートはCMOSインバータ回路41の共通
ドレイン及びPチャネルMOSトランジスタ49の一端
に接続され、トランジスタ48.49のそれぞれの他端
は入力端子50.51に接続されている。P-channel MO3) transistor 43 and N-channel MOS transistor 44, P-channel MO3) transistor 45 and N-channel MOS) whose respective gates and respective drains are commonly connected to each other and constitute CMOS inverter circuits 41 and 42. Among the transistors 46, the sources of the transistors 43 and 45 are connected to the power supply voltage VC.
The sources of the transistors 44 and 46 are connected to the ground voltage Vss through the source and drain of an N-channel MOS transistor 47. Also, CMo
The common gate of the 5-inverter circuit 41 is connected to the common drain of the CMOS inverter circuit 42 and one end of the P-channel MOS transistor 48, and the common gate of the CMOS inverter circuit 42 is connected to the common drain of the CMOS inverter circuit 41 and one end of the P-channel MOS transistor 48. 49, and the other ends of each of the transistors 48.49 are connected to an input terminal 50.51.
トランジスタ48.49のゲート及びトランジスタ47
のゲートは共通接続され、制御端子52に接続されてい
る。また、トランジスタ49とCMOSインバータ回路
41の共通ドレインとの接続ノード及びトランジスタ4
8とCMOSインバータ回路42の共通ドレインとの接
続ノードにはそれぞれ出力端子53゜54が接続されて
いる。Gates of transistors 48 and 49 and transistor 47
The gates of the two are commonly connected and connected to the control terminal 52. Also, a connection node between the transistor 49 and the common drain of the CMOS inverter circuit 41 and the transistor 4
8 and the common drain of the CMOS inverter circuit 42 are connected to output terminals 53 and 54, respectively.
上記回路では制御端子52に供給されるクロック信号C
Kが“H”から“L”に切替わると、トランジスタ47
はオフ状態、トランジスタ48及び49がオン状態にな
る。これにより、入出力端子50.51のそれぞれに供
給されている基準電圧Vref及びアナログ入力電圧V
inがインバータ回路41゜42に入力される。次に、
クロック信号CKが“L″レベルら“H″レベル切替わ
ると、トランジスタ47はオン状態、トランジスタ48
及び49がオフ状態になる。ここで、Vin>Vref
とすると、CMOSインバータ回路41.42では、ト
ランジスタ43のゲート、ソース間電圧及びトランジス
タ46のゲート、ソース間電圧がトランジスタ44.4
5のそれより大きくなり、両トランジスタ43.46の
ゲート、ソース間の電圧は互いに増大し、トランジスタ
43.46が閾値電圧に達することによって、インバー
タ回路41ではトランジスタ43がオンし、インバータ
回路42ではトランジスタ4Bがオンする。In the above circuit, the clock signal C supplied to the control terminal 52
When K switches from “H” to “L”, transistor 47
is off, and transistors 48 and 49 are on. As a result, the reference voltage Vref and analog input voltage V that are supplied to the input/output terminals 50 and 51, respectively.
in is input to the inverter circuits 41 and 42. next,
When the clock signal CK switches from the "L" level to the "H" level, the transistor 47 is turned on and the transistor 48 is turned on.
and 49 are turned off. Here, Vin>Vref
Then, in the CMOS inverter circuits 41 and 42, the gate-to-source voltage of the transistor 43 and the gate-to-source voltage of the transistor 46 are the same as the transistor 44.4.
5, the voltages between the gates and sources of both transistors 43 and 46 increase each other, and when the transistors 43 and 46 reach their threshold voltages, the transistor 43 is turned on in the inverter circuit 41, and the voltage in the inverter circuit 42 is turned on. Transistor 4B turns on.
これにより、トランジスタ43のドレイン電圧は電源電
圧VCCまで上昇し、トランジスタ46のドレイン電圧
はトランジスタ47がオンしたことにより接地電圧vs
5まで下降し、出力端子53.54から比較結果が得ら
れ、かつクロック信号CKが11 Hl″レベル間、そ
の結果は保持される(保持モード)。そして、クロック
信号CKが再び“H”レベルから″L°レベルに切替わ
ると、トランジスタ47はオフ状態、トランジスタ48
及び49がオン状態になる。これにより、出力端子53
.54は再びVin、Vrefの各レベルに戻り、比較
モードに入る。As a result, the drain voltage of the transistor 43 rises to the power supply voltage VCC, and the drain voltage of the transistor 46 rises to the ground voltage vs.
5, the comparison result is obtained from the output terminals 53 and 54, and the result is held while the clock signal CK is at the 11 Hl'' level (holding mode).Then, the clock signal CK goes back to the “H” level. When the level changes from "L°" to "L°", the transistor 47 is turned off and the transistor 48 is turned off.
and 49 are turned on. As a result, the output terminal 53
.. 54 returns to each level of Vin and Vref again and enters the comparison mode.
しかしながら、上記回路では、クロック信号CKが“L
”から“H”レベルに切替わってトランジスタ48.4
9がオフし、比較モードから保持モードに入るとき、ト
ランジスタ48.49のゲートに入力されるクロック信
号によるフィードスルー現象により各インバータ回路4
1.42にインジェクション電流が流れ込み、出力端子
51.54の電圧が一時的に浮上る状態になる。この結
果、比較する電圧が接近していれば、寄生容量、寄生抵
抗の存在により、誤った比較結果が得られる恐れがある
。However, in the above circuit, the clock signal CK is “L”.
” to “H” level and the transistor 48.4
9 turns off and enters the holding mode from the comparison mode, each inverter circuit 4
The injection current flows into the terminal 51.42, and the voltage at the output terminal 51.54 temporarily rises. As a result, if the voltages to be compared are close to each other, an erroneous comparison result may be obtained due to the presence of parasitic capacitance and parasitic resistance.
ところで、入力端子51(もしくは50)に供給される
アナログ入力電圧VinはできるだけVCCレベルに近
いレベルに設定する必要がある。例えばVinがVCC
レベルよりかなり低いレベルで設定されていると、当然
比較基準電圧Vrefも対応したレベルに設定されるこ
とになる。そして、クロック信号CKによりトランジス
タ48.49がオンすると、電源電圧VCCよりトラン
ジスタ45゜48及び43.49を介して電流が入力端
子50及び51に流れ込んでしまう。この結果、比較す
る電圧が接近していれば、トランジスタ43.45.4
8.49の閾値、サイズ、つまり、オン抵抗のばらつき
によっては比較モード時の出力端子53.54の電圧が
Vin、Vrefの大小関係とは逆になり、誤った比較
結果が得られる恐れがある。また、比較モード時に電流
を消費することにもなる。By the way, the analog input voltage Vin supplied to the input terminal 51 (or 50) needs to be set to a level as close to the VCC level as possible. For example, Vin is VCC
If the comparison reference voltage Vref is set at a level considerably lower than the current level, the comparison reference voltage Vref will naturally be set at a corresponding level. When the transistors 48 and 49 are turned on by the clock signal CK, current flows into the input terminals 50 and 51 from the power supply voltage VCC through the transistors 45.48 and 43.49. As a result, if the voltages to be compared are close, the transistors 43, 45, 4
Depending on the threshold value and size of 8.49, that is, variations in on-resistance, the voltage of the output terminal 53.54 in the comparison mode may be opposite to the magnitude relationship of Vin and Vref, and an incorrect comparison result may be obtained. . Furthermore, current is consumed during the comparison mode.
このような理由からアナログ入力電圧Vinのレベルを
電源電圧VCC付近に設定して動作させると、今度は出
力端子53.54の電圧が“Ho。For this reason, when the level of the analog input voltage Vin is set near the power supply voltage VCC and the operation is performed, the voltage at the output terminals 53 and 54 becomes "Ho."
“Loに分岐する際、この2つの電圧レベルは一時イン
バータ回路41.42の最も感度の高い回路閾値のレベ
ルまで引き下げられようとしてから、“Ho、“Loに
分岐する現象が問題となる。この現象により、比較する
電圧が接近していれば、トランジスタのばらつきによっ
ては比較結果が反転してしまう恐れがある。これを防ぐ
にはインバータ回路41.42の回路閾値を高くする、
つまり、トランジスタ43.45のサイズを大きくする
ことが考えられる。しかし、この方法ではアンバランス
によって出力信号の立ち上がりと立ち下がりに動作速度
の時間差が生じ、消費電流も増加する。The problem is that when branching to "Lo", these two voltage levels temporarily try to be lowered to the level of the most sensitive circuit threshold of the inverter circuits 41 and 42, and then branch to "Ho" and "Lo". Due to this phenomenon, if the voltages to be compared are close to each other, there is a risk that the comparison results will be reversed depending on the variations in the transistors.To prevent this, increase the circuit threshold of the inverter circuits 41 and 42.
In other words, it is conceivable to increase the size of the transistors 43 and 45. However, in this method, an imbalance causes a time difference in operating speed between the rise and fall of the output signal, and current consumption also increases.
(発明が解決しようとする課題)
このように従来の回路の構成では、インジェクション電
流の影響で、寄生抵抗、寄生容量の存在により誤動作す
る恐れがある。一方、比較電圧を電源電圧付近に設定す
ると、比較結果を出力する端子の電圧はインバータ回路
の閾値付近まで一端下げられて分岐する。このため、誤
動作してしまう恐れがある。他方、インバータ回路閾値
を上げるべくトランジスタのサイズを大きくすれば、出
力信号の立ち上がりと立ち下がりに動作速度の時間差が
生じ、消費電流の増大をまねく。(Problems to be Solved by the Invention) As described above, in the conventional circuit configuration, there is a risk of malfunction due to the presence of parasitic resistance and parasitic capacitance due to the influence of the injection current. On the other hand, when the comparison voltage is set near the power supply voltage, the voltage at the terminal that outputs the comparison result is lowered to near the threshold of the inverter circuit and branches. Therefore, there is a risk of malfunction. On the other hand, if the size of the transistor is increased in order to raise the inverter circuit threshold value, a time difference occurs in the operating speed between the rise and fall of the output signal, leading to an increase in current consumption.
この発明は上記の事情を考慮してなされたものであり、
その目的は、消費電流の低減を図り、かつ安定した電圧
比較保持回路を提供することにある。This invention was made in consideration of the above circumstances,
The purpose is to reduce current consumption and provide a stable voltage comparison and holding circuit.
[発明の構成]
(課題を解決するための手段)
この発明の電圧比較保持回路は、入出力端子間が交差接
続された2個のCMOSインバータ回路と、上記両CM
OSインバータ回路と電源端子及び接地端子それぞれと
の間に接続された2個のMOSスイッチと、上記両CM
OSインバータ回路の各入力ノードと基準電圧が供給さ
れるノード及びアナログ入力電圧が供給されるノードそ
れぞれとの間に接続された2個のCMOSスイ・ソチと
、上記2個のMOSスイッチと上記2個のCMOSスイ
ッチとを交互に導通させる手段とから構成される。[Structure of the Invention] (Means for Solving the Problems) A voltage comparison and holding circuit of the present invention includes two CMOS inverter circuits whose input and output terminals are cross-connected, and both of the above-mentioned CMs.
Two MOS switches connected between the OS inverter circuit and each of the power supply terminal and the ground terminal, and both of the above CMs.
Two CMOS switches connected between each input node of the OS inverter circuit and a node to which a reference voltage is supplied and a node to which an analog input voltage is supplied, the above two MOS switches, and the above two MOS switches. and means for alternately conducting the CMOS switches.
(作用)
基準電圧とアナログ入力電圧とを入力制御する2個のス
イッチにCMOSスイッチを使用することにより、Pチ
ャネルMO3)ランジスタ側でインジェクション電流が
発生したとき、NチャネルMOSトランジスタを介して
引抜くようにしてインバータ回路内に流れ込むのを防止
する。両電圧の比較時には2個のMOSスイ・ソチはオ
フしており、CMOSインバータ回路内のトランジスタ
のインピーダンスが両電圧の大小関係に応じて設定され
るだけであり、電源から電流は流れない。(Function) By using CMOS switches for the two switches that input and control the reference voltage and analog input voltage, when an injection current is generated on the P-channel MO3) transistor side, it is pulled out via the N-channel MOS transistor. This prevents it from flowing into the inverter circuit. When the two voltages are compared, the two MOS switches are off, the impedance of the transistor in the CMOS inverter circuit is only set according to the magnitude relationship between the two voltages, and no current flows from the power supply.
このため、比較電圧の入力レベルをインノ(−夕回路の
閾値付近まで下げることができる。比較結果の保持を行
う際には、2個のMOSスイ・ソチが作動し、比較結果
に基づく状態保持が行われる。そこで各CMOSインバ
ータ回路の出力ノードより比較結果を取り出す。このよ
うにして回路動作の安定と、消費電流の低減が図れる。Therefore, the input level of the comparison voltage can be lowered to around the threshold of the inno(-) circuit.When holding the comparison result, two MOS switchboards are activated to maintain the state based on the comparison result. Then, the comparison results are taken out from the output node of each CMOS inverter circuit. In this way, it is possible to stabilize the circuit operation and reduce current consumption.
(実施例)
以下、図面を参照してこの発明を実施例により説明する
。(Examples) Hereinafter, the present invention will be explained by examples with reference to the drawings.
第1図はこの発明の電圧比較保持回路の一実施例の構成
を示す回路図である。CMOSインバータ回路1.2は
PチャネルMOSトランジスタ3゜4それぞれ及びNチ
ャネルMO3)ランジスタ5゜6それぞれを直列接続し
て構成されており、トランジスタ3と5のゲート及びド
レインはそれぞれ共通接続されており、トランジスタ4
と6のゲート及びドレインはそれぞれ共通接続されてい
る。FIG. 1 is a circuit diagram showing the configuration of an embodiment of the voltage comparison and holding circuit of the present invention. The CMOS inverter circuit 1.2 is constructed by connecting P-channel MOS transistors 3.4 and N-channel MO transistors 5.6 in series, and the gates and drains of transistors 3 and 5 are commonly connected. , transistor 4
The gates and drains of and 6 are connected in common.
上記両トランジスタ3.4の共通ソースのノード7はP
チャネルMOSトランジスタ8を介して電源電圧VCC
の端子に接続されており、上記両トランジスタ5,6の
共通ソースのノード9はNチャネルMOSトランジスタ
lOを介して接地電圧VSSの端子に接続されている。The node 7 of the common source of both transistors 3.4 is P
Power supply voltage VCC via channel MOS transistor 8
A common source node 9 of both transistors 5 and 6 is connected to a terminal of ground voltage VSS via an N-channel MOS transistor IO.
上記CMOSインバータ回路1の入力ノード11は上記
CMOSインバータ回路2の出力ノード12に接続され
ており、この出力ノード12には出・力端子13が設け
られている。このCMOSインバータ回路2の出力ノー
ド12と基準電圧Vrefが供給される入力端子14と
の間には、ソース、ドレイン間が並列接続されたPチャ
ネルMO3)ランジスタ15及びNチャネルMOS)ラ
ンジスタ16からなるCMOSスイッチ17が接続され
ている。また、上記CMOSインバータ回路2の入力ノ
ード18は上記CMOSインバータ回路1の出力ノード
19に接続されており、この出力ノード19には出力端
子20が設けられている。このCMOSインバータ回路
1の出力ノード19とアナログ入力電圧Vinが画給さ
れる入力端子21との間には、ソース、ドレイン間が並
列接続されたPチャネルMOSトランジスタ22及びN
チャネルMOSトランジスタ23からなるCMOSスイ
ッチ24が接続されている。そして、上記NチャネルM
OS)ランジスタ10及び上記両CMOSスイッチ17
.24を構成する各PチャネルMOSトランジスタ15
.22それぞれのゲートには制御端子25に供給される
クロック信号CKが入力され、上記PチャネルMOSト
ランジスタ8及び上記両CMOSスイッチ17.24を
構成する各NチャネルMO3)ランジスタ1B、 23
それぞれのゲートには制御端子26に供給されるクロッ
ク信号CKが入力されるようになっている。An input node 11 of the CMOS inverter circuit 1 is connected to an output node 12 of the CMOS inverter circuit 2, and this output node 12 is provided with an output terminal 13. Between the output node 12 of this CMOS inverter circuit 2 and the input terminal 14 to which the reference voltage Vref is supplied, there is a P-channel MO3) transistor 15 and an N-channel MOS transistor 16 whose sources and drains are connected in parallel. A CMOS switch 17 is connected. Further, the input node 18 of the CMOS inverter circuit 2 is connected to the output node 19 of the CMOS inverter circuit 1, and the output node 19 is provided with an output terminal 20. Between the output node 19 of the CMOS inverter circuit 1 and the input terminal 21 to which the analog input voltage Vin is supplied, a P-channel MOS transistor 22 and an N
A CMOS switch 24 made up of a channel MOS transistor 23 is connected. And the above N channel M
OS) transistor 10 and both CMOS switches 17 above
.. Each P-channel MOS transistor 15 constituting 24
.. The clock signal CK supplied to the control terminal 25 is input to each gate of 22, and each N-channel MO3) transistor 1B, 23 which constitutes the P-channel MOS transistor 8 and both CMOS switches 17 and 24.
A clock signal CK supplied to the control terminal 26 is input to each gate.
上記電圧比較保持回路では、制御端子25.28に供給
されるクロック信号CK、CKのレベルに応じて比較モ
ードと保持モードの両動作が交互に行われる。In the voltage comparison and holding circuit, both the comparison mode and the holding mode are alternately operated depending on the levels of the clock signals CK and CK supplied to the control terminals 25 and 28.
第2図は上記実施例回路の各点における電圧波形を示す
図であり、以下、この波形図を用いて上記実施例回路の
動作を説明する。FIG. 2 is a diagram showing voltage waveforms at each point in the circuit of the embodiment described above, and the operation of the circuit of the embodiment described above will be explained below using this waveform diagram.
クロック信号CKが“L”レベル、CKが“H”レベル
のときには比較モードとなり、CMOSスイッチ17.
24がオンし、PチャネルMOSトランジスタ8及びN
チャネルMOSトランジスタ10がオフする。なお、こ
の比較モードの前の保持モードの際にはPチャネルMO
Sトランジスタ8及びNチャネルMOSトランジスタI
Oがオンすることにより、ノード7はVCCレベルに、
ノード9はVSSレベルにそれぞれ設定されている。こ
の比較モードのとき、入力端子14.21に供給されて
いる基準電圧Vrefとアナログ入力電圧VinがCM
OSインバータ1.2の各入力ノード11.1Bに取込
まれる。ここで例えば、Vin>Vrefの関係がある
と仮定する。すると、CMOSインバータ回路1,2の
PチャネルMO3)ランジスタ側ではトランジスタ4の
ゲート、ソース間電圧に比べてトランジスタ3のゲート
、ソース間電圧が大きくなり、トランジスタ3のドレイ
ン、ソース間のインピーダンスがトランジスタ4のそれ
よりも小さくなる。また、NチャネルMOS)ランジス
タ側ではトランジスタ5のゲート、ソース間電圧に比ベ
ニトランジスタロのゲート、ソース間電圧が大きくなり
、トランジスタ6のドレイン。When the clock signal CK is at "L" level and CK is at "H" level, the comparison mode is entered, and the CMOS switch 17.
24 is turned on, P channel MOS transistors 8 and N
Channel MOS transistor 10 is turned off. Note that in the holding mode before this comparison mode, the P channel MO
S transistor 8 and N channel MOS transistor I
By turning on O, node 7 goes to VCC level,
Nodes 9 are each set to the VSS level. In this comparison mode, the reference voltage Vref supplied to the input terminal 14.21 and the analog input voltage Vin are CM
It is taken into each input node 11.1B of OS inverter 1.2. Here, for example, it is assumed that there is a relationship of Vin>Vref. Then, on the P-channel MO3) transistor side of the CMOS inverter circuits 1 and 2, the voltage between the gate and source of transistor 3 becomes larger than the voltage between the gate and source of transistor 4, and the impedance between the drain and source of transistor 3 becomes higher than that of transistor 4. It is smaller than that of 4. Furthermore, on the transistor side (N-channel MOS), the voltage between the gate and source of the transistor 5 becomes larger than the voltage between the gate and source of the transistor 5, and the voltage between the gate and source of the transistor 6 increases.
ソース間のインピーダンスがトランジスタ5のそれより
も小さくなる。The source-to-source impedance becomes smaller than that of transistor 5.
この状態で、クロック信号CKが“H”レベル、CKが
“L”レベルに反転すると保持モードとなり、CMOS
スイッチ17.24はオフし、PチャネルMOSトラン
ジスタ8及びNチャネルMOSトランジスタlOがオン
する。このとき、2個のCMOSインバータ回路1,2
では、比較モード時ζ(低いインピーダンス状態にされ
たPチャネルMOSトランジスタ3がオンすることによ
り、出力ノード19の電位は上昇する。また、比較モー
ド時に低いインピーダンス状態にされたNチャネルMO
S)ランジスタロがオンすることにより、出力ノード1
2の電位は降下する。さらにCMOSインバータ回路1
,2の入力ノード11.18に帰還されることにより、
出力ノード12.19の電位は最終的にVSSの′L”
レベルとV。Cの′Hルベルとに安定し、その状態で保
持され、出力端子13と20から出力される。In this state, when the clock signal CK is inverted to "H" level and CK is inverted to "L" level, it enters the holding mode, and the CMOS
Switches 17 and 24 are turned off, and P channel MOS transistor 8 and N channel MOS transistor 10 are turned on. At this time, two CMOS inverter circuits 1 and 2
In the comparison mode ζ (by turning on the P-channel MOS transistor 3 which is in a low impedance state, the potential of the output node 19 rises.
S) By turning on Ranjistaro, output node 1
The potential of 2 drops. Furthermore, CMOS inverter circuit 1
, 2 to the input node 11.18 of
The potential of output node 12.19 is finally 'L' of VSS.
Level and V. It stabilizes at the 'H level of C, is held in that state, and is output from output terminals 13 and 20.
ところで、上記実施例回路において、比較モード時に基
準電圧Vrefとアナログ入力電圧VinをCMOSイ
ンバータ回路1,2の入力ノード11.1gに取込む際
は、それぞれ逆位相のクロック信号CK、CKによって
制御されるPチャネル及びNチャネルMOSトランジス
タで構成されたCMOSスイッチ17.24を用いるよ
うにしてぃる。このため、従来回路で生じていたフィー
ドスルー現象によるインジェクション電流は、各CMO
Sスイッチ17.24のPチャネル及びNチャネルMO
3)ランジスタによって相殺される。このため、CMO
Sインバータ1.2の各ノードの電位が一時的に浮上る
現象(第2図中人)の発生が防止でき、従来のように誤
った比較結果が出力されることはなくなる。さらにこの
比較モード時には、トランジスタ8.IOによって2個
のCMOSインバータ回路1.2が電源電圧V。Cと接
地電圧VSSそれぞれと遮断されているのでアナログ入
力電圧Vinと基準電圧VrefとがVCCレベルより
もかなり低く設定されていたとしても、従来のように電
源電圧VCCから電流が流れることはない。従って、こ
の実施例回路では第2図中実線に示すようにアナログ入
力電圧Vinと基準電圧VrefとをCMOSインバー
タ回路1,2の回路閾値であるVCCとvssのほぼ中
間にまで下げることができる。この結果、従来、電源電
圧付近にしなければならないことにより発生していた電
圧比較時のインバータ回路の閾値まで急降しようとする
波形異常(第2図中B)がなくなる。By the way, in the above embodiment circuit, when the reference voltage Vref and the analog input voltage Vin are taken into the input nodes 11.1g of the CMOS inverter circuits 1 and 2 in the comparison mode, they are controlled by the clock signals CK and CK of opposite phases, respectively. CMOS switches 17 and 24 made up of P-channel and N-channel MOS transistors are used. Therefore, the injection current due to the feed-through phenomenon that occurred in the conventional circuit is reduced by each CMO.
P channel and N channel MO of S switch 17.24
3) Cancelled by transistor. For this reason, CMO
The phenomenon in which the potential of each node of the S inverter 1.2 temporarily rises (as shown in the middle of FIG. 2) can be prevented, and erroneous comparison results will no longer be output as in the conventional case. Furthermore, in this comparison mode, transistor 8. The two CMOS inverter circuits 1.2 are connected to the power supply voltage V by IO. C and the ground voltage VSS, so even if the analog input voltage Vin and the reference voltage Vref are set considerably lower than the VCC level, no current will flow from the power supply voltage VCC as in the conventional case. Therefore, in this embodiment circuit, as shown by the solid line in FIG. 2, the analog input voltage Vin and the reference voltage Vref can be lowered to approximately the middle between VCC and vss, which are the circuit thresholds of the CMOS inverter circuits 1 and 2. As a result, the waveform abnormality (B in FIG. 2) where the voltage tends to suddenly drop to the threshold of the inverter circuit at the time of voltage comparison, which conventionally occurred due to the need to maintain the voltage close to the power supply voltage, is eliminated.
このように、従来回路のものより安定した動作波形が得
られる。なお、この発明の回路のスイッチ動作をする回
路の構成は種々の変形が可能であるが、比較電圧を入力
するスイッチは必ず、この実施例回路の17.24のよ
うなCMOS構成にする必要がある。In this way, a more stable operating waveform than that of the conventional circuit can be obtained. The configuration of the circuit that performs the switch operation of the circuit of this invention can be modified in various ways, but the switch that inputs the comparison voltage must always have a CMOS configuration like 17.24 in this embodiment circuit. be.
[発明の効果]
以上説明したようにこの発明によれば、消費電流の低減
化がなされ、かつ安定した電圧比較保持回路を提供する
ことができる。[Effects of the Invention] As described above, according to the present invention, it is possible to reduce current consumption and provide a stable voltage comparison and holding circuit.
第1図はこの発明の一実施例による構成を示す回路図、
第2図は第1図回路の動作波形図、第3図はA−D変換
回路の構成を示すブロック図、第4図は従来の電圧比較
保持回路の構成を示す回路図である。
1.2・・・CMOSインバータ回路、3,4.8゜1
5、22・・・PチャネルMOSトランジスタ、5,6
゜10、16.23・・・NチャネルMO3)ランジス
タ、7、 9. 11. 12. 18. 19・・・
ノード、13. 20・・・出力端子、14.21・・
・入力端子、17.24・・・CMOSスイッチ、25
.28・・・制御端子。
出願人代理人 弁理士 鈴江武彦FIG. 1 is a circuit diagram showing a configuration according to an embodiment of the present invention;
FIG. 2 is an operating waveform diagram of the circuit shown in FIG. 1, FIG. 3 is a block diagram showing the configuration of an A/D conversion circuit, and FIG. 4 is a circuit diagram showing the configuration of a conventional voltage comparison and holding circuit. 1.2...CMOS inverter circuit, 3,4.8°1
5, 22...P channel MOS transistor, 5, 6
゜10, 16.23...N channel MO3) transistor, 7, 9. 11. 12. 18. 19...
Node, 13. 20...output terminal, 14.21...
・Input terminal, 17.24...CMOS switch, 25
.. 28...Control terminal. Applicant's agent Patent attorney Takehiko Suzue
Claims (1)
タ回路と、 上記両CMOSインバータ回路と電源端子及び接地端子
それぞれとの間に接続された2個のMOSスイッチと、 上記両CMOSインバータ回路の各入力ノードと基準電
圧が供給されるノード及びアナログ入力電圧が供給され
るノードそれぞれとの間に接続された2個のCMOSス
イッチと、上記2個のMOSスイッチと上記2個のCM
OSスイッチとを交互に導通させる手段とを具備したこ
とを特徴とする電圧比較保持回路。[Scope of Claims] Two CMOS inverter circuits whose input and output terminals are cross-connected; two MOS switches connected between both of the CMOS inverter circuits and a power supply terminal and a ground terminal, respectively; two CMOS switches connected between each input node of both CMOS inverter circuits and a node to which a reference voltage is supplied and a node to which an analog input voltage is supplied; CM of
1. A voltage comparison and holding circuit characterized by comprising means for alternately conducting conduction between an OS switch and an OS switch.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14917188A JPH01317021A (en) | 1988-06-16 | 1988-06-16 | Voltage comparison holding circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14917188A JPH01317021A (en) | 1988-06-16 | 1988-06-16 | Voltage comparison holding circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01317021A true JPH01317021A (en) | 1989-12-21 |
Family
ID=15469350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14917188A Pending JPH01317021A (en) | 1988-06-16 | 1988-06-16 | Voltage comparison holding circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01317021A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990057917A (en) * | 1997-12-30 | 1999-07-15 | 김영환 | Comparator circuit |
KR100884342B1 (en) * | 2007-04-02 | 2009-02-18 | 주식회사 하이닉스반도체 | Low power comparator |
-
1988
- 1988-06-16 JP JP14917188A patent/JPH01317021A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990057917A (en) * | 1997-12-30 | 1999-07-15 | 김영환 | Comparator circuit |
KR100884342B1 (en) * | 2007-04-02 | 2009-02-18 | 주식회사 하이닉스반도체 | Low power comparator |
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