JPH01296341A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １丘立１ 本発明はデータ処理装置に関し、特に分岐ヒストリメモ
リを有するデータ処理装置に関するものである。

良米韮韮 近年、電子計算機の高速化が進み、特に大型電子計算機
の領域においては命令取出し、命令解読。

オペランド取出し、演算、演算結果の格納を複数のパイ
プラインステージに分割し、各ステージの処理を並列的
に実行することによって処理速度を向上させるパイプラ
イン技法が広く採用されている。このパイプライン技法
によれば、各パイプラインステージにおいて連続処理を
継続する場合に最高性能を達成できる。

しかしながら、分岐命令の実行においては、分岐先の取
出に多大な時間を要するため、パイプラインの処理に空
き時間を生じて、著しく性能が低下することになる。そ
こで、過去に実行した分岐命令の格納アドレスと分岐命
令の分岐先アドレスとを対にして履歴情報としてメモリ
に貯え、このメモリを命令取出時に参照して、命令取出
アドレスにおいて過去に分岐した履歴があれば、この履
歴から得られる分岐先アドレスを分岐先予測アドレスと
して以後の命令取出を行う分岐ヒストリメモリ技術が出
現している。

この分岐ヒストリメモリ方式の分岐予測技術の有効性は
、多数のプログラムにおいて無条件分岐命令では勿論、
条件分岐命令においてもループを形成するコーディング
においては、前回と同じ方向に分岐する確率が極めて高
いという事実により裏付けられている。この特性を小容
量の分岐しストリメモリにて実現するためには、あらた
な分岐命令の実行結果により古い情報を置き変えること
が有効であり、ＬＲＵ　　（Ｌｅａｓｔ　Ｒｅｃｅｎｔ
ｌｙ　Ｕｓｅｄ　）　。

ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）等
のリプレースアルゴリズムが採用されている。

一方、プログラム内の条件分岐命令の参照する状態変化
（例：演算結果）により分岐先が変化することがある。

この場合には、分岐ヒストリメモリに記憶された分岐履
歴の示す分岐先アドレスと実際の分岐命令の分岐先アド
レスとが不一致となる。これに備えて、分岐命令の実行
時に両アドレスを比較し、不一致であれば予測取出され
た分岐先先取動作を無効化し、再度分岐命令の実行結果
に基いて正しい分岐先を取出す分岐予測検証技術がある
。

上述した従来の分岐ヒストリメモリでは、新たな分岐命
令の出現の度に分岐ヒストリメモリ内の古い分岐履歴を
更新している。このために特定の分岐命令における分岐
履歴を分岐ヒストリメモリに設定して、分岐予測機構の
診断を実行するといった診断方式を実現できないという
欠点がある。

予測が外れて再度分岐先を取出すべきか否かを判定する
には、実行時間の測定によっており、よって極めて診断
精度が粗いという欠点がある。換言すれば、分岐予測機
構の正当性検証を時間という間接パラメータに置換して
おり、直接的に機能確認ができないという欠点がある。

１匪ゑ旦刀 そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、分
岐ヒストリメモリ機楕の機能の正当性を正しく直接的に
検証可能なデータ処理装置を提供することにある。

１匪五亘羞 本発明によるデータ処理装置は、命令語を記憶する記憶
手段と、この記憶手段から読出された命令語が分岐命令
の場合に分岐先アドレスを生成するアドレス生成手段と
、前記分岐命令の命令語取出アドレスと、前記分岐先ア
ドレスとからなるアドレス対を分岐履歴情報として、前
記命令語取出、　　アドレスに対応する格納アドレスに
保持する分岐ヒストリ記憶手段と、前記分岐命令の命令
語取出アドレスにより前記分岐ヒストリ記憶手段内の分
岐履歴情報を読出して前記分岐命令に対応する分岐履歴
情報の登録の有無を判定する索引手段と、前記分岐命令
の実行結果として決定された分岐先アドレスと前記索引
手段からの出力として得られた分岐取出アドレスとを比
較し、両者が不一致のとき前記分岐命令の分岐履歴情報
を前記記憶手段に登録する更新制御手段と前記更新制御
手段の更新動作を抑止制御する手段とを含むことを特徴
とするデータ処理装置が得られる。

哀１贋 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明を適用したデータ処理装置のブロック図
である。第１図において、命令制御ユニット１は命令用
キャッシュメモリ（命令キャッシュ）３０を内蔵してお
り、命令語の先行取出し、解読、オペランド取出し、仮
想アドレスの作成を実行する。記憶制御ユニット２は命
令制御ユニット１の作成した仮想アドレスを実アドレス
に変換し、このアドレスをもとにオペランド用キャッシ
ュメモリ（オペランドキャッシュ）５３．５４を参照し
てオペランドを読出し、これを演算制御ユニット３へ供
給する。

演算制御ユニット３は記憶制御ユニット２から供給され
たオペランドに対して命令制御ユニット１から送られた
制御指示に基いて演算を実行し、その結果を汎用レジス
タおよびオペランドキャッシュへ格納する。なお、記憶
制御ユニット２は主記憶とのインタフェースをもち、オ
ペランドキャッシュおよび命令キャッシュに不在のデー
タが要求された場合、主記憶から読出す機能も有するが
、第１図においてはこれらのインタフェース部を省略し
ている。

命令制御ユニット１は以下のように構成される。

命令語先取用命令カウンタ（ＦＩＧ　）　１３と、この
命令カウンタ１３の出力により参照される命令キャッシ
ュ３０と、命令カウンタ１３の出力を分岐予測結果が判
明するまで保持する待避レジスタ（ＢＩＣＦ）１４とを
命令先取用に備えている。

分岐予測用の命令カウンタ（ＮＩＣ）　１２の出力は分
岐しストリメモリのアドレス部（ＮＡＡ　）　１０とデ
ータ部（ＮＡＢ　）　１１とにアドレスとして供給され
、比較回路１７によりアドレス部１０の出力と続出アド
レスとの一致が検出されると、対応するデータ部１１の
出力が選択回路１９にて選択され待避レジスタ（ＷＩＣ
）　１８にセットされる。待避レジスタ１８は予測済ア
ドレスバッファ（ＮＡＢＦ）２０へ格納されるとともに
、分岐予測に後続する命令取出のために選択回路１５お
よび１６へ送られる。

選択回路１５は予測済アドレスバヅファ２０゜待避レジ
スタ１４．命令カウンタ１２の＋１加算値および分岐命
令の分岐先実アドレスの４者の出力を択一的に命令カウ
ンタ１２へ供給する０選択回路１６は予測済アドレスバ
ッファ２０．待避レジスタ１４．命令カウンタ１３の＋
１加算値および分岐命令の分岐先実行アドレスの４者の
出力を択一的に命令カウンタ１３へ供給する。

命令キャッシュ３０から読出された命令語は命令レジス
タ３３に供給されるとともに、先行デコーダ３４にて命
令コードが分岐台゛令であることが検出され、この検出
結果が制御回路２１へ供給される。命令レジスタ３３の
一部はペースレジスタ（ＧＲ）３５の読出アドレスとし
て使用され、他の一部は汎用レジスタ（ＢＲ）３６の読
出アドレスとして使用される。アドレス加算器（八〇Ｒ
）３７は命令レジスタ３３のアドレスシラブル部とペー
スレジスタの出力と汎用レジスタの出力との３者を加算
して仮想アドレスを作成し、記憶制御ユニット２へ供給
する。

一方、命令レジスタ３３の出力はデコーダ３８において
命令制御ユニット内の制御信号を生成するとともに演算
制御ユニット用制御情報を作成し、・待避バッファ（１
３３）４０に供給する。待避バッファ４０は記憶制御ユ
ニット２が演算制御ユニット３ヘオペランドを供給する
時点において、格納していた制御情報を演算制御ユニッ
ト３へ出力する。またアドレス待避バッファ（八ＢＦ）
４１は記憶制御ユニット２から送られる実アドレスを格
納する。

記憶制御ユニット２はアドレス加算器３７から送られる
仮想アドレスを保持する仮想アドレスレジスタ（ＶＡＲ
）５０．この仮想アドレスを実アドレスに変換するアド
レス変換バッファ（ＴＬＢ　）　５１、このバッファ５
１から出力される実アドレスを保持する実アドレスレジ
スタ（ＰＡＲ）５２およびオペランドキャッシュ５３．
５４から構成され、オペランドキャッシュの出力はオペ
ランドとして演算制御ユニット３へ供給される。また実
アドレスレジスタ５２の出力は先述した如く分岐命令の
分岐先アドレスとして選択回路１５及び１６へ供給され
る。

演算制御ユニット３は汎用レジスタ６３の出力を保持す
る作業レジスタ６０と、オペランドキャッシュ５４から
の出力を保持する作業レジスタ６１と、両作業レジスタ
６０．６１の出力を演算してその結果を汎用レジスタ６
３およびオペランドキャッシュ５４へ供給する＾【ｕ６
２とを含み、Ａ［１１６２のキャリイ出力およびゼロ検
出出力は分岐判定回路６６に送られる０分岐判定回路６
６は待避バッファ４０から供給された命令解読情報が条
件分岐命令のコンデイションコードを通知する場合に＾
［ｕ６２の出力を参照して、分岐Ｇｏ／Ｎ。

Ｇｏを判定し、その結果を命令制御ユニット１の制御回
路２１へ通知する。

モードレジスタ６５は分岐予測１０１！の動作モードを
指示するレジスタであり、デコーダ６４は待避バッファ
４０の出力として供給される命令の制御情報を解読して
演算ユニット３内の制御信号を分配する。このデコーダ
６４の制御信号の一部はモードレジスタ６５へ接続され
ており、このモードレジスタ６５が保持する値をこの制
御信号に応じて変更できるようになっている。

第２図は前述のモードレジスタ６５．制御回路２１およ
びその周辺の具体的回路例を示している。

同図において、アンドゲート１０１はモードレジスタ６
５のビット０の値に従い、端子１３Ｇのタイミングで端
子１２１から送られる分岐ヒストリメモリの有効性を示
すＶビットを参照し、その出力はオアゲート１０５を介
して分岐ヒストリメモリの更新回路へ端子１３１を介し
て送られる。

同様に、アンドゲート１０２は端子１３Ｇから入力され
るタイミングでアドレス比較器から端子１２２を介して
送られるアドレス不一致信号をモードレジスタ６５のビ
ット１が１°°の場合のみオアゲート１０５へ送出し、
ビット１が“０″の場合送出を抑止する。

アンドゲート１０４はモードレジスタ６５のビット３が
“１″の場合、端子１２２から入力されるアドレス比較
器のアドレス不一致出力を端子１２４がら送られる制御
タイミングで参照し、図示せぬインジケータにセットす
る。アンドゲート１０３はモードレジスタ６５のビット
２が“１″の場合、端子１２２から入力されるアドレス
比較器のアドレス不一致出力を端子１２３から入力され
るタイミングで参照し、分岐先の取出をキャンセルする
信号を生成する。

同図において、モードレジスタ６５は先述のビット０〜
３の合計４ビツトから構成される。モードレジスタ６５
のビット０は分岐しストリメモリから出力されたデータ
の有効表示ビットであるＶビットが無効であるときの新
規データの登録を抑止するモードを示す、モードレジス
タ６５のビット１は分岐ヒストリメモリから出力された
データの分岐先アドレスと実際の分岐命令の解読および
実行結果として得られる分岐先アドレスとが不一致であ
った場合に、旧データを新規アドレス対とする分岐しス
トリメモリの更新を抑止するモードを示す、また、モー
ドレジスタ６５のビット２はビット１と同様に分岐先ア
ドレスが不一致であった場合、誤った分岐先取出を無効
化する動作を抑止するモードを示す、さらにレジスタ６
５のビット３はビット１と同様に分岐先アドレスが不一
致であった場合、特定のインジケータをセットするモー
ドを示す。

これらの各モードの抑止している機能はビット３を除き
、本来分岐しストリメモリを利用した分岐予測機構にお
いては必須の機能であって、特に分岐ヒストリメモリの
更新および分岐予測誤り時の補正に係わる機能である。

従って、モードレジスタ６５が抑止を指示する場合には
、ビットＯによって分岐ヒストリメモリの新規登録抑止
、ビット１によって不一致時の更新抑止、ビット２によ
ヮて不一致時の不正な先取無効化の抑止、さらにビット
３によって不一致時のインジケータへのセットが夫々に
されることになる。従って、分岐ヒストリメモリに予め
既知の分岐先を登録しておきしかる後にモードレジスタ
６５の各ビットを制御することによって、様々な分岐し
ストリメモリ動作の評価が可能となる。

例えば、ビット１をセットすることにより、分岐ヒスト
リメモリの更新を抑止し、分岐予測失敗状態を持続させ
、分岐予測失敗に基づく分岐先命令の先取り、のキャン
セルを多発させることにより、先行制御回路の正当性の
評価を実施できる。

他の例としては、分岐ヒストリメモリの情報が全て正し
い分岐結果を有する場合を設定した後に、モードレジス
タ６５のとット２もしくはビット３を設定し、分岐先不
一致状態発生というエラーをインジケータに設定したり
、または先取りキャンセル抑止することにより正常なプ
ログラム論理の継続を不可能とすることにより、分岐予
測機構の正当性を直接的に評価検証可能となるのである
。

ル朋！Ｌ丸里 軟土の如く、本発明によれば、モードレジスタのビット
を予め設定することにより分岐ヒストリメモリ機横の機
能の正当性を正しく直接的に検証できるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
における制御回路とその周辺回路との一部ブロック図で
ある。 主要部分の符号の説明 １・・・・・・命令制御ユニット ２・・・・・・記憶制御ユニッ１− ３・・・・・・演算制御ユニット ｉｏ、ｔｔ・・・・・・分岐ヒストリメモリ１２・・・
・・・分岐予測用命令カウンタ１３・・・・・・命令語
先取用命令カウンタ２１・・・・・・制御回路 ３０・・・・・・命令キャッシュ ６５・・・・・・モードレジスタ 第２図

Claims (1)

【特許請求の範囲】
1. （１）命令語を記憶する記憶手段と、この記憶手段から
   読出された命令語が分岐命令の場合に分岐先アドレスを
   生成するアドレス生成手段と、前記分岐命令の命令語取
   出アドレスと、前記分岐先アドレスとからなるアドレス
   対を分岐履歴情報として、前記命令語取出アドレスに対
   応する格納アドレスに保持する分岐ヒストリ記憶手段と
   、前記分岐命令の命令語取出アドレスにより前記分岐ヒ
   ストリ記憶手段内の分岐履歴情報を読出して前記分岐命
   令に対応する分岐履歴情報の登録の有無を判定する索引
   手段と、前記分岐命令の実行結果として決定された分岐
   先アドレスと前記索引手段からの出力として得られた分
   岐取出アドレスとを比較し、両者が不一致のとき前記分
   岐命令の分岐履歴情報を前記記憶手段に登録する更新制
   御手段と前記更新制御手段の更新動作を抑止制御する手
   段とを含むことを特徴とするデータ処理装置。