【発明の詳細な説明】[Detailed description of the invention]
〔目 次〕
概要
産業上の利用分野
従来の技術 （第３図）発明が解決しよ
うとする課題
課題を解決するための手段
作用
実施例
本発明の一実施例 （第１．２図）発明の効果
〔概 要〕
並列型乗算回路に関し、
乗数ビットにＯがある場合、部分積のセル（フル・アダ
ー）をバイパスする機能を付加することにより、乗算速
度の高速化を実現するようにした並列型乗算回路を提供
することを目的とし、乗数の各桁と被乗数を乗算して部
分積を求める回路と、該部分積が入力され、該部分積の
加算を行うセルと、を備えた並列型乗算回路において１
、乗数のビットが０のとき、前記セルをバイパスするバ
イパス機能を前記セルに設けている。
〔産業上の利用分野〕
本発明は、並列型乗算回路に係り、詳しくは、乗数ビッ
トに０があるとき、部分積の加算方法を改善して乗算速
度の高速化を図った並列型乗算回路に関する。
乗算回路（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ｃｉｒｃ
ｕｉｔ）ば、乗数と被乗数が並列に人力される並列型（
反復セル型）乗算回路と、乗数または被乗数の一方が直
列に、他方が並列に入力される直並列型乗算回路とに分
類される。一般に市販されている乗算用ＬＳＩは、演算
速度の速い並列型乗算回路が多いが、通信機器に適用す
るＬＳＩに内臓さている乗算回路はパイプライン（ｐｉ
ｐｅｌｉｎｅ ）処理で間に合うことが多いので、回路
規模の小さい直並列型乗算回路が使用されることが多い
。
〔従来の技術〕
並列型乗算回路は直並列型乗算回路と比較して、回路規
模が大きくなる難点があるが、ＬＳＩ製造技術の進歩に
より、演算速度の優れたＬＳＩが実現可能となった。並
列型乗算回路は、第３図（ａ）に示すように部分積を求
める２人力Ａ、ＮＤ１と部分和を求めるｌピッＩ・のフ
ル・アダー（全加算器）２とを一つの単位とし、これを
同図（Ｃ）に示すよ・うにアレー状に並べて構成したも
のが基本である。この回路は２人力ΔＮＤＩとフル・ア
ダー２どによる単位回路３の規則的配列で構成され、し
かも単位回路３を接続する配線も規則的なため、ＬＳＩ
化には最適なものとなっている。
並列型乗算回路はすべての部分積を同時に並列に求め、
その後これらの部分積を加算していく方法であり、例え
ば、（１０１１） Ｘ（１００１）の乗算を考えると
、部分積は第１表に示すように全部で１６個となる。
（木口、以下余白）
第１表
幻−１−、、Ｑ（ｉ−
１０］１
００００ ・・・・・（＊）
００００ ・・・・・・（＊）
〔発明が解決しようとする課題〕
しかしながら、このような従来の並列型乗算回路にあっ
ては、乗算の高速化を図るうえで次のような問題点があ
った。
すなわち、部分積を入力するセルは、第３図に示すよう
に通常１ヒツトのフル・アダー（全加算器）２から構成
されるが、一般にフル・アダー２は、速度が遅く、特に
乗算器では多段に接続するため、フル・アダー２により
デイレイが問題となっている。ところが、従来の並列型
乗算回路では第１表に示すようＧこ、ｎピノｌ−のある
ビットがＯのとき同表（＊）のように被乗数との積がす
べて０になっている場合であっても、乗数ピッＩ・が１
か０かに拘らず、演算を行う構成となっていたため、多
段に接続されたフル・アダー２によるデイレイによって
高速化が妨げられＣしまうとい・う問題点あった。
そこで本発明は、乗算ピントに０がある場合、部分積の
セル（フル・アダー）をバイパスする機能を付加するこ
とにより、乗算速度の高速化を実現するようにした並列
型乗算回路を提供することを目的としている。
〔課題を解決するだめの手段〕
本発明による並列型乗算回路は上記目的達成のため、乗
数の各桁と被乗数を乗算して部分積を求める回路と、該
部分積が入力され、該部分積の加算を行うセルと、を備
えた並列型乗算回路において、ｌのピッ１〜がＯのとき
、前記セルをバイパスするバイパス機能を前記セルに設
けている。
〔作 用〕
本発明では、乗数ビットに０がある場合、部分積のセル
をバイパスする機能が該セルに付加される。
したがって、乗数ビットがＯのときは該セル（フル・ア
ダー）を通過せずバイパスされて次段のセルに接続され
、乗算の高速化が図られる。
〔実施例〕
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る並列型乗算回路の一実施例を
示す図である。第３図（ａ）に示した従来例と同一構成
部分には同一符号をイ」シてその説明を省略する。
まず、構成を説明する。第１図において、１１は並列型
乗算回路の単位回路であり、単位回路１１は２人力ＡＮ
Ｄ １と、■ピントのフル・アダー２と、ｐチャネルＭ
Ｏ３＋−ランジスタ（以下、９ＭＯ３という）１２．１
３．１６と、ｎチャネルＭＯ３）ランジスタ（以下、ｎ
Ｍ ＯＳという）１４．１５とにより構成される。３
番目の被乗数ａｊは２人力ＡＮＤ１に入力され、ｋ番目
（ｋ桁）の乗数す、は２人力ＡＮＤ１に入力されるとと
もに、９ＭＯ３１２のゲートにも（Ｌ）アクティブとし
て入力される。
２人力ＡＮＤ１では乗数す、と被乗数ａ、を乗算して部
分積を求め、該部分積は２人力ＡＮＤ １の出ノｊとし
てフル・アダー２に入力される。フル・アダー２にはさ
らに（ｊ−１）番目（すなわち、前段からの）フル・ア
ダー２の和Ｓ、−１および１番目の（すなわち、前段か
らの）フル・アダー２の桁上げ出力Ｃ０が入力される。
そして、フル・アダー２からは後段のフル・アダー２に
ｎＭＯ３１４を介して和Ｓ１が出力され、ｎＭＯ３１５
を介して桁上げ出力Ｃ０゜１が出力される。また、前段
からの和Ｓ、−５は９ＭＯ３１３を介して後段の和Ｓ。
に入力され、前段からの桁上げ出力Ｃ８はｐＭ。
ＳＩ２を介して第２図に示すフル・アダー２の次段の桁
上げ出力Ｃ，′に入力される。ｎＭＯ３１５経由後の桁
上げ出力Ｃ８゜１はｐＭＯ３１６を介して接地される。
一方、ｎＭＯ３１４のゲートにはｐＭ。
Ｓ１２のゲートから〔■］〕アクティブの出力が入力さ
れ、ｎＭＯ３１５のゲートにはｎＭＯ３１４のゲートか
ら〔１１〕アクテイブの出力が入力される。また、９Ｍ
Ｏ３１３のゲートにはｎＭＯ３１５のゲートから（Ｌ）
アクティブの出力が入力され、ｐＭ。
３１６のゲートにはｎＭＯ３１４から〔Ｌ）アクティブ
の出力が入力されている。第２図は上記単位回路１１を
用いた並列型乗算回路のアレイ部を示している。
次に、作用を説明する。
一鄭しゴーＤ久と■
乗１＆ｂｂが〔１〕 （ハイレベル）のため、９ＭＯ３
１２はオンせず、したがって、ｎＭＯ３１４およびｎＭ
Ｏ３１５はオンのままで、９ＭＯ３１３およびｐＭＯ３
１６はオフのままである。したがって、単位回路１１は
従来例として示した第３図のセルと全く同じ動作をする
ことになり、この動作は次式％式％
重上ニー見ａＲと色
乗数ｂｋが[Table of Contents] Overview Industrial Application Fields Prior Art (Fig. 3) Problems to be Solved by the Invention Examples of Means and Actions for Solving the Problems One Embodiment of the Present Invention (Fig. 1.2) Effects [Summary] Regarding parallel multiplier circuits, when there is an O in the multiplier bit, a function is added to bypass the partial product cell (full adder), thereby increasing the multiplication speed. A parallel type multiplication circuit comprising a circuit that multiplies each digit of a multiplier by a multiplicand to obtain a partial product, and a cell into which the partial product is input and which performs addition of the partial products. 1 in the multiplication circuit
, the cell is provided with a bypass function that bypasses the cell when the bit of the multiplier is 0. [Industrial Application Field] The present invention relates to a parallel multiplier circuit, and more specifically, a parallel multiplier circuit that improves the method of adding partial products to increase the multiplication speed when the multiplier bits are 0. Regarding. multiplication circuit
uit), the parallel type (
They are classified into repeating cell type) multiplication circuits and series-parallel type multiplication circuits in which either the multiplier or the multiplicand is input in series and the other in parallel. Most commercially available multiplication LSIs are parallel type multiplication circuits with high calculation speed, but the multiplication circuits built into LSIs used in communication equipment are pipeline (PIP) circuits.
peline) processing is often enough, a series-parallel multiplier circuit with a small circuit scale is often used. [Prior Art] Parallel multiplier circuits have the disadvantage of being larger in circuit size than series-parallel multiplier circuits, but advances in LSI manufacturing technology have made it possible to realize LSIs with superior calculation speed. As shown in Fig. 3(a), the parallel multiplier circuit has two human forces A and ND1 for calculating partial products, and a full adder 2 for calculating partial sums as one unit. , which are basically constructed by arranging them in an array as shown in the same figure (C). This circuit consists of a regular arrangement of unit circuits 3 using a two-man power ΔNDI and a full adder 2, etc. Moreover, the wiring connecting the unit circuits 3 is also regular, so LSI
It is ideal for A parallel multiplication circuit calculates all partial products simultaneously in parallel,
After that, these partial products are added together. For example, considering the multiplication of (1011) x (1001), there are 16 partial products in total as shown in Table 1. (Kiguchi, below in the margin) Table 1 Illusion-1-,,Q(i-10]1 0000 ・・・・・・(*) 0000 ・・・・・・(*) [Problem to be solved by the invention] However, such conventional parallel multiplication circuits have the following problems in increasing the speed of multiplication.In other words, the cells into which the partial products are input are It is usually composed of one full adder (full adder) 2, but the full adder 2 is generally slow, and the multiplier in particular is connected in multiple stages, so the full adder 2 causes a delay problem. However, in the conventional parallel multiplier circuit, as shown in Table 1, when a certain bit of G, n pin l- is O, the product with the multiplicand is all 0 as shown in the same table (*). Even if the multiplier pi I is 1
Since the configuration is such that calculations are performed regardless of whether the full adder is 0 or 0, there is a problem in that the delay caused by the full adders 2 connected in multiple stages impedes speeding up and results in C. Therefore, the present invention provides a parallel multiplication circuit that increases the multiplication speed by adding a function to bypass the partial product cell (full adder) when there is 0 in the multiplication focus. The purpose is to [Means for Solving the Problems] In order to achieve the above object, the parallel multiplier circuit according to the present invention includes a circuit that multiplies each digit of a multiplier by a multiplicand to obtain a partial product, and a circuit to which the partial product is input and which calculates the partial product. In the parallel multiplier circuit, the cell is provided with a bypass function for bypassing the cell when the pins 1 to 1 of l are O. [Function] In the present invention, when the multiplier bit is 0, a function to bypass the partial product cell is added to the cell. Therefore, when the multiplier bit is O, the signal does not pass through the cell (full adder) but is bypassed and connected to the next stage cell, thereby increasing the speed of multiplication. [Example] The present invention will be described below based on the drawings. FIG. 1.2 is a diagram showing an embodiment of a parallel multiplier circuit according to the present invention. Components that are the same as those of the conventional example shown in FIG. 3(a) are designated by the same reference numerals and their explanations will be omitted. First, the configuration will be explained. In FIG. 1, 11 is a unit circuit of a parallel type multiplication circuit, and the unit circuit 11 is a two-manpower AN
D 1, ■Focus Full Adder 2, and p channel M
O3+- transistor (hereinafter referred to as 9MO3) 12.1
3.16 and n-channel MO3) transistor (hereinafter n
(referred to as MOS) 14.15. 3
The th multiplicand aj is input to the two-man power AND1, and the k-th (k-digit) multiplier s is input to the two-man power AND1, and is also input to the gate of 9MO312 as (L) active. In the two-man power AND1, a partial product is obtained by multiplying the multiplier S and the multiplicand a, and the partial product is input to the full adder 2 as the output j of the two-man power AND1. The full adder 2 further includes the sum S, -1 of the (j-1)th (i.e., from the previous stage) full adder 2 and the carry output C0 of the first (i.e., from the previous stage) full adder 2. is input. Then, the sum S1 is output from the full adder 2 to the subsequent full adder 2 via the nMO 314, and the sum S1
A carry output C0°1 is outputted via. Also, the sum S, -5 from the previous stage is the sum S of the latter stage via 9MO313. The carry output C8 from the previous stage is pM. It is inputted via SI2 to the next stage carry output C,' of the full adder 2 shown in FIG. The carry output C8°1 after passing through nMO315 is grounded via pMO316. On the other hand, pM is applied to the gate of nMO314. The active output [■] is input from the gate of S12, and the active output [11] is input from the gate of nMO314 to the gate of nMO315. Also, 9M
From the gate of nMO315 to the gate of O313 (L)
The output of the active is input, pM. The [L] active output from the nMO 314 is input to the gate of the transistor 316 . FIG. 2 shows an array section of a parallel multiplier circuit using the unit circuit 11 described above. Next, the effect will be explained. Ichigo Shigo D Hisashi and ■ 9MO3 because square 1 & bb is [1] (high level)
12 is not turned on, therefore nMO314 and nM
O315 remains on, 9MO313 and pMO3
16 remains off. Therefore, the unit circuit 11 operates exactly the same as the cell shown in FIG. 3 as a conventional example, and this operation is calculated by the following formula:
〔０〕 （ローレベル）のため、ｐｌＶｌＯ
８１２がオンし、ｎＭＯ３１４およびｎＭＯ３１５はオ
フ、９ＭＯ３，１３および９ＭＯ８１６はオンする。
したがって、前段のＳ工およびＣ８出力は次段のフル・
アダー２をバイパスして次々段のＳ、−１およびＣ８端
子に入力することになり、この動作は次式■で示される
。
このように、本実施例では１ビットのフル・アダー２と
２人力ＡＮＤ１の単位回路３に２つの９ＭＯ３１２，１
３，２つのｎＭＯ３１４，１５で構成されたバイパス機
能が付加されている。そして、ｂ。
−１のとき従来方法のセルと全く同じ動作を、ｂ６＝０
のときはＳ ’−３ｉ−＋ 、Ｃｉ ’ −Ｃ８とな
ってフル・アク−２をバイパスさせることができる。そ
の結果、フル・アダー２を経由する際に生しるデイレイ
を減少きせることかでき、乗算の高速化を図ることがで
きる。
〔効 果〕
本発明によれば、乗数ピッＩ・に０がある場合、部分積
のセルをバイパスする機能を該セルに４＝Ｊ加している
ので、乗数ヒツトがＯのときには該セルをバイパスして
次段のセルに接続することができ、乗算の高速化を図る
ことかできる。[0] (low level), so plVlO
812 is turned on, nMO314 and nMO315 are turned off, and 9MO3, 13 and 9MO816 are turned on. Therefore, the previous stage's S and C8 outputs are the next stage's full output.
The adder 2 is bypassed and the signal is input to the S, -1 and C8 terminals of the succeeding stages, and this operation is expressed by the following equation (2). As described above, in this embodiment, two 9MO312, 1
3. A bypass function composed of two nMOs 314 and 15 is added. And b. -1, the operation is exactly the same as that of the conventional method cell, and b6=0
In this case, S'-3i-+ and Ci'-C8 are obtained, and the full AC-2 can be bypassed. As a result, it is possible to reduce the delay that occurs when passing through the full adder 2, and it is possible to increase the speed of multiplication. [Effect] According to the present invention, when the multiplier pitch I is 0, the function of bypassing the partial product cell is added to the cell by 4=J, so when the multiplier pitch is O, the cell is bypassed. It can be bypassed and connected to the next stage cell, which can speed up multiplication.
【図面の簡単な説明】[Brief explanation of the drawing]
第１．２図は本発明に係る並列型乗算回路の−・実施例
を示す図であり、
第１図はその並列型乗算回路の単位回路図、第２図はそ
の並列型乗算回路のアレイ部を示す図、
第３図は従来の並列型乗算回路を示すその単位回路およ
びアレイ部を示す図である。
１・・−・・・２人力Ａ、 Ｎ Ｄ 。
２・・・・フル・アダー（セル）、
１１・・・・・・単位回路、
特許 出願人 富士通株式会社
代 理 人 弁理士 井 桁 頁 −・１に
実方色汐］の近夕慶輝百挿各の単位回＆■η第１図
（θ）
（ｂ）
一実プヒ汐１のｔりＩＩ東算回名４のアしイ苔ｐと示劇
刀第２図
徒未抄・１の並列
第
（Ｃ）
型輝回路と示す図
３図Fig. 1.2 is a diagram showing an embodiment of the parallel multiplier circuit according to the present invention, Fig. 1 is a unit circuit diagram of the parallel multiplier circuit, and Fig. 2 is an array of the parallel multiplier circuit. FIG. 3 is a diagram showing a unit circuit and an array section of a conventional parallel multiplier circuit. 1...2 human power A, ND. 2...Full adder (cell), 11...Unit circuit, Patent applicant: Fujitsu Ltd. Agent: Patent attorney Igeta, page - 1, written by Yoshiteru Chikata Unit times for each insertion &■η Figure 1 (θ) (b) Kazumi Puhi Shio 1's tori II Tosaku episode name 4 Ashii moss p and the show sword Figure 2 Tatsumi-sho 1 Figure 3 shows a parallel type (C) type luminescent circuit.