JPH01196838A - Heat treatment of semiconductor substrate - Google Patents
Heat treatment of semiconductor substrateInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の熱処理方法に関し、特に、化合
物半導体のエピタキシャル層にイオン注入された不純物
の電気的活性化のための熱処理に適用して好適なもので
ある。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for heat treatment of a semiconductor substrate, and is particularly applicable to heat treatment for electrically activating impurities ion-implanted into an epitaxial layer of a compound semiconductor. It is suitable for this purpose.
〔発明の４既要〕
本発明による半導体基板の熱処理方法は、伝導性基板上
に形成された半導体エピタキシャル層に不純物をイオン
注入した後、上記半導体エピタキシャル層の厚さ方向に
電位勾配を形成した状態で熱処理を行うようにしている
。これによって、半導体エピタキシャル層中の点欠陥密
度の低減を図ることができる。[4 Summary of the Invention] The heat treatment method for a semiconductor substrate according to the present invention includes ion-implanting impurities into a semiconductor epitaxial layer formed on a conductive substrate, and then forming a potential gradient in the thickness direction of the semiconductor epitaxial layer. Heat treatment is performed in this state. This makes it possible to reduce the point defect density in the semiconductor epitaxial layer.
従来より、例えばＺｎ５ｅやＧａＡｓのような化合物半
導体に不純物をイオン注入した後には、この注入不純物
の電気的活性化のために、不活性ガス中またはこの化合
物半導体の構成元素の雰囲気中で熱処理（アニール）が
行われている。Conventionally, after ion-implanting impurities into a compound semiconductor such as Zn5e or GaAs, heat treatment ( annealing) is being performed.
［発明が解決しようとする問題点］
しかしながら、上述の従来の熱処理方法を使用した場合
には、高温で熱平衡状態を経るため、熱処理後の化合物
半導体中の空孔等の点欠陥密度が高くなってしまう。特
に、不純物を高濃度にイオン注入した場合には、不純物
と点欠陥との複合体が生成されるため、結晶性の劣化が
生じたり、伝導型等の物性の制御が困難である等の問題
があった。[Problems to be Solved by the Invention] However, when the above-mentioned conventional heat treatment method is used, the density of point defects such as vacancies in the compound semiconductor after heat treatment increases because the thermal equilibrium state is reached at high temperature. It ends up. In particular, when impurities are ion-implanted at a high concentration, a complex of impurities and point defects is generated, resulting in problems such as deterioration of crystallinity and difficulty in controlling physical properties such as conductivity type. was there.
従って本発明の目的は、半導体エピタキシャル層中の点
欠陥密度の低減を図ることができる半導体基板の熱処理
方法を提供することにある。Accordingly, an object of the present invention is to provide a method of heat treating a semiconductor substrate, which can reduce the density of point defects in a semiconductor epitaxial layer.
本発明は、伝導性基板（例えばＧａＡｓ基板１）上に形
成された半導体エピタキシャル層（例えばＺｎ５ｅ工ピ
タキシヤル層２）に不純物をイオン注入した後、半導体
エピタキシャル層の厚さ方向に電位勾配を形成した状態
で熱処理を行うようにした半導体基板の熱処理方法であ
る。In the present invention, impurity ions are implanted into a semiconductor epitaxial layer (for example, a Zn5e epitaxial layer 2) formed on a conductive substrate (for example, a GaAs substrate 1), and then a potential gradient is formed in the thickness direction of the semiconductor epitaxial layer. This is a method for heat treatment of a semiconductor substrate, in which heat treatment is performed in a state where the semiconductor substrate is heated.
上記した手段によれば、半導体エピタキシャル層の厚さ
方向に電位勾配すなわち電界が存在することにより、熱
処理時に注入不純物が電気的に活性化されることにより
発生するキャリアは半導体エピタキシャル層から移動し
、このため熱処理時における半導体エピタキシャル層中
のキャリア密度は小さくなる。従って、キャリアの存在
に起因する自己補償効果による空孔の生成を抑制するこ
とができる。また、イオン化された空孔も同様に半導体
エピタキシャル層から移動する。この結果、空孔や不純
物−空孔複合体の密度が減少するので、半導体エピタキ
シャル層中の点欠陥密度の低減を図ることができる。According to the above-mentioned means, carriers generated when implanted impurities are electrically activated during heat treatment move from the semiconductor epitaxial layer due to the presence of a potential gradient, that is, an electric field in the thickness direction of the semiconductor epitaxial layer. Therefore, the carrier density in the semiconductor epitaxial layer during heat treatment becomes small. Therefore, the generation of vacancies due to the self-compensation effect caused by the presence of carriers can be suppressed. In addition, ionized vacancies also move from the semiconductor epitaxial layer. As a result, the density of vacancies and impurity-vacancy complexes is reduced, so that the density of point defects in the semiconductor epitaxial layer can be reduced.
〔実施例］
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、ＧａＡｓＪＪ板上に形成された
Ｚｎ５ｅ工ピタキンヤル層の熱処理に本発明を適用した
実施例である。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings. This example is an example in which the present invention was applied to heat treatment of a Zn5e layer formed on a GaAs JJ board.
本実施例においては、第３図に示すように、まず例えば
ｎ型で伝導性のＧａＡｓ１＋ｆｆ１ｌの一方の主面に例
えばアンドープのＺｎ５ｅ工ピタキシヤル層２を例えば
分子線エピタキシー（ＭＢＥ）法によりエピタキシャル
成長させる。このＧａＡｓ基板１の厚さは例えば３００
μｍであり、Ｚｎ５ｅエピタキシヤルＮ２の厚さは例え
ば２μｍである。次に、このＺｎ５ｅ工ピタキシヤル層
２に例えばＮのようなＺｎ５ｅに対するｐ型不純物を例
えばエネルギー２００ｋｅ■、ドーズ量３×１０目〜Ｉ
Ｘ １０ ”／ｃｉの条件でイオン注入する（不純物
が注入された領域に点描を付す）。なお、Ｚｎ５ｅに対
するｐ型不純物としては、Ｎの他にＬｉ、 Ｎａ、 Ｐ
、 Ａｓ等を用いることができる。次に、ＧａＡｓ基板
１の他方の主面に例えばＩｎのような金属の電極３を形
成した後、アロイを行うことによりＧａＡｓ基板１にオ
ーミンクコンタクトさせる。In this embodiment, as shown in FIG. 3, first, an undoped Zn5e epitaxial layer 2 is epitaxially grown on one main surface of, for example, n-type conductive GaAs1+ff11 by, for example, molecular beam epitaxy (MBE). The thickness of this GaAs substrate 1 is, for example, 300 mm.
The thickness of the Zn5e epitaxial N2 is, for example, 2 μm. Next, a p-type impurity for Zn5e such as N is added to this Zn5e pitaxial layer 2 at an energy of 200 ke and a dose of 3 x 10 to I.
Ion implantation is performed under the conditions of
, As, etc. can be used. Next, after forming an electrode 3 of a metal such as In on the other main surface of the GaAs substrate 1, alloying is performed to bring it into ohmink contact with the GaAs substrate 1.
次に第１図に示すように、このＧａＡｓ基板１上にＺｎ
５ｅ工ピタキシヤル層２を形成したちの二枚をそれぞれ
のＺｎ５ｅ工ピタキシヤル層２の表面同士が密着するよ
うに重ね合わせる。このようにＺｎ５ｅ工ピタキシヤル
層２の表面同士を密着させるのは、後に行う熱処理時に
このＺｎ５ｅ工ピタキシヤル層２の表面から注入不純物
等が蒸発するのを防止するためである。この後、各Ｇａ
Ａｓ基板１に形成された電極３間に電圧Ｅを印加する。Next, as shown in FIG. 1, Zn is deposited on this GaAs substrate 1.
The two sheets on which the Zn5e pitaxial layer 2 has been formed are placed one on top of the other so that the surfaces of the Zn5e pitaxial layers 2 are in close contact with each other. The reason why the surfaces of the Zn5e pittaxial layer 2 are brought into close contact with each other in this manner is to prevent implanted impurities and the like from evaporating from the surface of the Zn5e pittaxial layer 2 during the heat treatment to be performed later. After this, each Ga
A voltage E is applied between the electrodes 3 formed on the As substrate 1.
この時のＧａＡｓ基板１及びＺｎ５ｅ工ピタキシヤル層
２の厚さ方向の電位分布は第２図に示すようになる。こ
の場合、ＧａＡｓ基板１の抵抗が低いため、電圧Ｅは実
質的にＺｎ５ｅ工ピタキシヤル層２にのみかかる。この
結果、これらのＺｎ５ｅ工ピタキシヤル層２の厚さ方向
には電位勾配すなわち電界が存在する。上記電圧Ｅは、
上述のようにＧａＡｓ基板１の厚さが３００ ｐｍ、
Ｚｎ５ｅ工ピタキシヤル層２の厚さが２μｍの場合、例
えば０．１〜２０Ｖである。この０．１Ｖという下限は
、後述の熱処理時にＺｎ５ｅ工ピタキシヤル層２からキ
ャリアやイオン化された空孔を移動させるために必要な
値であり、２０Ｖという上限は、電圧の突き抜けを防止
するために必要な値である。At this time, the potential distribution in the thickness direction of the GaAs substrate 1 and the Zn5e pittaxial layer 2 is as shown in FIG. In this case, since the resistance of the GaAs substrate 1 is low, the voltage E is substantially applied only to the Zn5e pitaxial layer 2. As a result, a potential gradient, that is, an electric field exists in the thickness direction of these Zn5e pitaxial layers 2. The above voltage E is
As mentioned above, the thickness of the GaAs substrate 1 is 300 pm,
When the thickness of the Zn5e pitaxial layer 2 is 2 μm, the voltage is, for example, 0.1 to 20V. This lower limit of 0.1V is a value necessary to move carriers and ionized vacancies from the Zn5e pitaxial layer 2 during the heat treatment described later, and the upper limit of 20V is necessary to prevent voltage penetration. It is a value.
次に、上述のように各ＧａＡｓ基板１の電極３間に電圧
Ｅを印加した状態で所定時間熱処理を行った後、この電
圧Ｅを印加したままの状態で室温に冷却する。上記熱処
理温度は、例えば３００〜５５０°Ｃとする。この３０
０°Ｃという下限は注入不純物の電気的活性化のために
必要な温度であり、５５０°Ｃという上限は、Ｚｎ５ｅ
工ピタキシヤル層２の結晶がこわれるのを防止するため
に必要な温度である。Next, as described above, heat treatment is performed for a predetermined time while voltage E is applied between the electrodes 3 of each GaAs substrate 1, and then the substrate is cooled to room temperature while voltage E remains applied. The heat treatment temperature is, for example, 300 to 550°C. These 30
The lower limit of 0 °C is the temperature required for electrical activation of the implanted impurity, and the upper limit of 550 °C is the temperature required for electrical activation of the implanted impurity.
This is the temperature necessary to prevent the crystals of the pitaxial layer 2 from breaking.
本実施例によれば、上述のようにＺｎ５ｅ工ピタキシヤ
ル層２の厚さ方向に電位勾配すなわち電界を存在させた
状態で熱処理を行っているので、次のような利点がある
。すなわち、Ｚｎ５ｅ工ピタキシヤル層２の厚さ方向に
電界が存在することにより、熱処理時に注入不純物が電
気的に活性化されることにより発生するキャリア（ホー
ル）はＺｎ５ｅエピタキシヤルＮ２から移動し、このた
め熱処理時におけるＺｎ５ｅ工ピタキシヤル層２中のキ
ャリア密度は小さくなる。従って、キャリアの存在に起
因する自己補償効果による空孔の生成を抑制することが
できる。また、イオン化された空孔も同様にＺｎ５ｅ工
ピタキシヤル層２から移動する。本実施例においては、
熱処理後には上述のように電圧Ｅを印加したままの状態
で室温に冷却しているので、この空孔が存在しない状態
が室温まで保持される。According to this embodiment, since the heat treatment is performed with a potential gradient, that is, an electric field, existing in the thickness direction of the Zn5e pittaxial layer 2 as described above, there are the following advantages. In other words, due to the presence of an electric field in the thickness direction of the Zn5e epitaxial layer 2, carriers (holes) generated by electrically activating the implanted impurities during heat treatment move from the Zn5e epitaxial layer 2. The carrier density in the Zn5e pitaxial layer 2 during heat treatment becomes small. Therefore, the generation of vacancies due to the self-compensation effect caused by the presence of carriers can be suppressed. Further, the ionized vacancies also move from the Zn5e pitaxial layer 2 in the same manner. In this example,
After the heat treatment, the substrate is cooled to room temperature while the voltage E remains applied as described above, so that the state in which no voids exist is maintained up to room temperature.
この結果、熱処理後のＺｎ５ｅエピタキシヤルＮ２中の
空孔や不純物−空孔複合体の密度が減少するので、この
Ｚｎ５ｅ工ピタキシヤル層２中の点欠陥密度の低減を図
ることができる。これによって、良質のＺｎ５ｅ工ピタ
キシヤル層２を得ることができる。As a result, the density of vacancies and impurity-vacancy complexes in the Zn5e epitaxial layer 2 after the heat treatment is reduced, so that the point defect density in the Zn5e epitaxial layer 2 can be reduced. As a result, a high quality Zn5e pitaxial layer 2 can be obtained.
また、従来得ることが困難であったＰ型のＺｎ５ｅ工ピ
タキシヤル層２を得ることが可能である。さらに、最大
キャリア濃度の増大を図ることもできる。Furthermore, it is possible to obtain a P-type Zn5e pitaxial layer 2, which has been difficult to obtain in the past. Furthermore, it is also possible to increase the maximum carrier concentration.
第４図は、ｐ型不純物としてＮをイオン注入した後、電
圧Ｅとして１■を印加した状態でＮ２雰囲気中において
４７０°Ｃで１０分間熱処理を行ったＺｎ５ｅ工ピタキ
シヤル層２のフォトルミネッセンススペクトルの一例を
示す。また、第５図は、電圧Ｅを印加しない状態で上述
と同様な条件で熱処理を行ったＺｎ５ｅ工ピタキシヤル
層２のフォトルミネッセンススペクトルの一例を示す。Figure 4 shows the photoluminescence spectrum of the Zn5e pitaxial layer 2, which was heat-treated at 470°C for 10 minutes in an N2 atmosphere with a voltage E of 1cm applied after N was ion-implanted as a p-type impurity. An example is shown. Moreover, FIG. 5 shows an example of the photoluminescence spectrum of the Zn5e pitaxial layer 2 which was heat-treated under the same conditions as described above without applying the voltage E.
これらのフォトルミネッセンススペクトルは、励起光源
としてＨｅ−Ｃｄレーザー（波長３２５０人）を用いて
得られたものであり、測定温度は４にである。これらの
フォトルミネッセンススペクトルにおいて、波長４５０
０人付近に現れるピークａ及び波長４６００人付近に現
れるピークｂは、バンド端近傍の発光によるもので、こ
れらのビークａ、ｂの強度が大きいほど結晶性が良好で
あることを示す。These photoluminescence spectra were obtained using a He-Cd laser (wavelength: 3250 nm) as an excitation light source, and the measurement temperature was 4°C. In these photoluminescence spectra, the wavelength 450
The peak a appearing near 0 and the peak b appearing near the wavelength 4600 are due to light emission near the band edge, and the greater the intensity of these peaks a and b, the better the crystallinity.
また、波長５２００人付近に現れるピークＣは、不純物
−空孔複合体による発光によるもので、このピークＣの
強度が小さいほどこの不純物−空孔複合体の濃度が小さ
いことを示す。Furthermore, a peak C appearing at a wavelength of about 5200 nm is due to light emission by an impurity-hole complex, and the smaller the intensity of this peak C, the lower the concentration of this impurity-hole complex.
第４図と第５図とを比較すると、ピークＣの強度を基準
とした場合のピークｂの強度は第５図よりも第４図の方
が大きい。このことから、上述のようにＺｎ５ｅ工ピタ
キシヤル層２の厚さ方向に電界が存在する状態で熱処理
を行った場合には、電界が存在しない状態で熱処理を行
った場合に比べて、熱処理後のＺｎ５ｅ工ピタキシヤル
層２の結晶性は良好であり、不純物−空孔複合体の濃度
も小さいことがわかる。Comparing FIG. 4 and FIG. 5, the intensity of peak b is greater in FIG. 4 than in FIG. 5 when the intensity of peak C is used as a reference. From this, when heat treatment is performed in the presence of an electric field in the thickness direction of the Zn5e pitaxial layer 2 as described above, compared to the case where heat treatment is performed in the absence of an electric field, the It can be seen that the crystallinity of the Zn5e pitaxial layer 2 is good, and the concentration of impurity-vacancy complexes is also low.
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of the present invention.
例えば、上述の実施例においては、２つのＺｎ５ｅ工ピ
タキシヤル層２の表面同士を密着させた状態で熱処理を
行っているが、例えば第６図に示すように、Ｚｎ５ｅ工
ピタキシヤル層２の上に注入不純物等の蒸発を防止する
ために例えばＳｉｎ、膜のような絶縁膜４を形成し、さ
らにこの絶縁膜４の上に電極５を形成して、この電極５
と電極３との間に電圧Ｅを印加した状態で熱処理を行う
ことによっても上述の実施例と同様な効果がある。また
、上述の実施例で用いたｎ型ＧａＡｓ基板１０代わりに
ｐ型ＧａＡｓ基板を用いることが可能であることは勿論
、例えばＧｅ基板のような他の種類の伝導性基板を用い
ることが可能である。さらに、本発明は、ＺｎＴｅ。For example, in the above embodiment, the heat treatment is performed with the surfaces of the two Zn5e pittaxial layers 2 in close contact with each other, but as shown in FIG. In order to prevent evaporation of impurities etc., an insulating film 4 such as a Sin film is formed, and an electrode 5 is further formed on this insulating film 4.
The same effect as in the above embodiment can be obtained by performing the heat treatment while applying the voltage E between the electrode 3 and the electrode 3. Further, it is of course possible to use a p-type GaAs substrate instead of the n-type GaAs substrate 10 used in the above embodiment, and it is also possible to use other types of conductive substrates, such as a Ge substrate. be. Furthermore, the present invention relates to ZnTe.
ＣｄＴｅ、 ＺｎＳ、 ＨｇＴｅ等のＺｎ５ｅ以外のＩ
Ｉ−ＶＩ族化合物半導体のエピタキシャル層や、例えば
ＧａＡｓのような■−Ｖ族化合物半導体のエピタキシャ
ル層、さらには他の種類の半導体エピタキシャル層の熱
処理を行う場合にも通用することが可能である。I other than Zn5e such as CdTe, ZnS, HgTe, etc.
It can also be applied to the heat treatment of epitaxial layers of I-VI group compound semiconductors, epitaxial layers of ■-V group compound semiconductors such as GaAs, and even other types of semiconductor epitaxial layers.
本発明によれば、伝導性基板上に形成された半導体エピ
タキシャル層に不純物をイオン注入した後、上記半導体
エピタキシャル層の厚さ方向に電位勾配を形成した状態
で熱処理を行うようにしているので、熱処理時に不純物
が電気的に活性化されることにより発生するキャリアや
イオン化された空孔を半導体エピタキシャル層から移動
させることができ、これによって半導体エピタキシャル
層中の点欠陥密度の低減を図ることができる。According to the present invention, after impurity ions are implanted into a semiconductor epitaxial layer formed on a conductive substrate, heat treatment is performed with a potential gradient formed in the thickness direction of the semiconductor epitaxial layer. Carriers and ionized vacancies generated by electrical activation of impurities during heat treatment can be moved from the semiconductor epitaxial layer, thereby reducing the point defect density in the semiconductor epitaxial layer. .
第１図は本発明の一実施例による半導体基板の熱処理方
法を説明するための断面図、第２図は第１図に示すＧａ
Ａｓ基板及びＺｎ５ｅ工ピタキシヤル層の厚さ方向の電
位分布を示すグラフ、第３図は本発明の一実施例で用い
る半導体基板の作製方法を説明するための断面図、第４
図はその厚さ方向に電界が存在した状態で熱処理を行っ
たＺｎ５ｅ工ピタキシヤル層のフォトルミネッセンスス
ペクトルの一例を示すグラフ、第５図はその厚さ方向に
電界が存在しない状態で熱処理を行ったＺｎ５ｅ工ピタ
キシヤル層のフォトルミネッセンススペクトルの一例を
示すグラフ、第６図は本発明の変形例を示す断面図であ
る。
図面における主要な符号の説明
１：ＧａＡｓ基板、 ２：Ｚｎ５ｅ工ピタキシヤル層
、３．５：電極、 ４：絶縁膜。
代理人 弁理士 杉 浦 正 知
−実施例
第１図
第２図
半導体基Ｊ欠のイ乍笠吉塊
第３図
竜州例
第６図FIG. 1 is a cross-sectional view for explaining a heat treatment method for a semiconductor substrate according to an embodiment of the present invention, and FIG.
FIG. 3 is a graph showing the potential distribution in the thickness direction of the As substrate and the Zn5e pittaxial layer; FIG.
The figure is a graph showing an example of the photoluminescence spectrum of a Zn5e pitaxial layer that was heat-treated in the presence of an electric field in the direction of its thickness. A graph showing an example of the photoluminescence spectrum of a Zn5e pitaxial layer, and FIG. 6 is a cross-sectional view showing a modification of the present invention. Explanation of main symbols in the drawings 1: GaAs substrate, 2: Zn5e pittaxial layer, 3.5: electrode, 4: insulating film. Agent Patent Attorney Masatoshi Sugiura - Example Figure 1 Figure 2 Semiconductor base J missing part Kasayoshi block Figure 3 Ryushu example Figure 6
Claims (1)
不純物をイオン注入した後、上記半導体エピタキシャル
層の厚さ方向に電位勾配を形成した状態で熱処理を行う
ようにしたことを特徴とする半導体基板の熱処理方法。Heat treatment of a semiconductor substrate, characterized in that after impurity ions are implanted into a semiconductor epitaxial layer formed on a conductive substrate, heat treatment is performed with a potential gradient formed in the thickness direction of the semiconductor epitaxial layer. Method.
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| JP (1) | JP2629236B2 (en) |
-
1988
- 1988-02-02 JP JP2253488A patent/JP2629236B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2629236B2 (en) | 1997-07-09 |
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