JPH01192220A - Driver circuit - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばバス・ドライバやクロック、ドライ
バなどの０ＭＯＳトランジスタ構成のデジタル集積回路
におけるドライバ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a driver circuit in a digital integrated circuit having a 0MOS transistor configuration, such as a bus driver, clock driver, etc.
第６図は例えば昭和５８年１２日１日共立出版株式会社
発行「ｖＬＳＩ設計入門」に掲載された従来の０ＭＯＳ
構成のドライバ回路であり、第１の電源（５０）は高論
理レベル（ＶＤＤ）であシ、第２の電源（５１）は低論
理レベル（ＧＮＤ）である。（１）。Figure 6 shows, for example, the conventional 0MOS published in "Introduction to vLSI Design" published by Kyoritsu Shuppan Co., Ltd. on 12/1, 1988.
The first power supply (50) is at a high logic level (VDD) and the second power supply (51) is at a low logic level (GND). (1).
（２）はＭＯＳトランジスタであり、それぞれＰチャネ
ル、Ｎチャネル型で、ＯＮ抵抗が小さく大きなドライブ
能力を持つ。（７）は０ＭＯＳトランジスタ構成のイン
バータであり、入力信号（ＩＮｌ）を反転増幅している
。(2) is a MOS transistor, which is a P-channel type and an N-channel type, respectively, and has a small ON resistance and a large drive ability. (7) is an inverter having a 0MOS transistor configuration, and inverts and amplifies the input signal (INl).
次に動作について説明する。第７図に、第６図における
入力信号（ＩＮｌ）が遷移するときの入力信号（ＩＮｔ
）と、イ〉バーク（７）の出力信号（ｄｌと、出力信号
（０ＵＴＩ ）との電圧波形と、ドライバ回路の出力と
第２の電源（５１）の間に容量性負荷を接続したときの
出力負荷容量を充電するための充電電流（工１）と、Ｍ
ＯＳトランジスタ（１）、（２）を貫く貫通電流（Ｉ２
）と、第１の電源（５０）の電源電流（Ｉｎｎ）との電
流波形とを示す。入力信号（ＩＮｌ）の立ち上がり遷移
に伴い、インバータ（γ）の出力信号（ｄｌが高論理レ
ベル（Ｖｏｏ）から低論理レベル（ＧＮＤ ）に遷移す
る。次いで、出力信号（０ＵＴ１）が低論理レベル（Ｇ
ＮＤ）か−ら高論理レベル（ＶＤＤ）に遷移する。次い
で、入力信号（ＩＮｌ）の立ち下がり遷移に伴い、イン
バータ（γ）の出力信号（ｄｌが低論理レベル（ＧＮＤ
）から高論理レベル（ＶＤＤ）に遷移する。次いで、出
力信号（ＯＵＴｔ）が高論理レベル（ＶＤＤ）から低論
理レベル（ＧＮＤ ）Ｋ遷移する。上記出力信号（０Ｕ
Ｔ１）の遷移時には貫通電流（Ｉ２）が流れる。Next, the operation will be explained. FIG. 7 shows the input signal (INt) when the input signal (INl) in FIG.
), the voltage waveforms of the output signal (dl) of the ibark (7), the output signal (0UTI), and the voltage waveforms of the output signal (0UTI) of the i>bark (7), and the voltage waveforms when a capacitive load is connected between the output of the driver circuit and the second power supply (51). Charging current (1) for charging the output load capacity and M
Through current (I2) passing through OS transistors (1) and (2)
) and the current waveform of the power supply current (Inn) of the first power supply (50). With the rising transition of the input signal (INl), the output signal (dl) of the inverter (γ) transitions from the high logic level (Voo) to the low logic level (GND).Then, the output signal (0UT1) changes to the low logic level (GND). G
ND) to high logic level (VDD). Next, with the falling transition of the input signal (INl), the output signal (dl) of the inverter (γ) goes to a low logic level (GND
) to a high logic level (VDD). Then, the output signal (OUTt) transitions from the high logic level (VDD) to the low logic level (GND). The above output signal (0U
During the transition of T1), a through current (I2) flows.
従来゛のドライバ回路は以上のように構成されているの
で、Ｐチャネル、Ｎチャネル型ＭＯＳ トランジスタ（
１） 、 （２）の両方が同時にＯＮしている期間があ
る。つまり、インバータ（γ）の出力信号（ｄ）の電位
がＮチャネル型ＭＯＳ トランジスタ（２）のしきい値
電圧（ｖｔｈＭ）カら、ｖＤＤ十Ｐチャネル型ＭＯＳト
ランジスタ（１）のしきい値電圧（Ｖｔｈｐ）の間に存
在している期間である。入力信号（ＩＮＩ）の立ち下が
９遷移のときも同様であり、第７図の時刻（Ｔ１）と（
Ｔ２）とで大きな貫通電流（Ｔ２）が流れている。ゆえ
に、以上のようなドライバ回路を多数使用している、マ
イクロ・プロセッサなどでは、グロックに同期して同時
に多数のドライバが遷移するため、−時に大・電流が流
れ、消費電力を大きくしたり、ＡＩ配線のマイグレーシ
ョンやノイズ電圧を発生させてデジタル集積回路の誤動
作を引き起こしたりする問題点があった。Since the conventional driver circuit is configured as described above, P-channel and N-channel MOS transistors (
There is a period when both 1) and (2) are ON at the same time. In other words, the potential of the output signal (d) of the inverter (γ) is from the threshold voltage (vthM) of the N-channel MOS transistor (2) to the threshold voltage (vDD) of the P-channel MOS transistor (1). Vthp). The same is true when the input signal (INI) falls at 9 transitions, and the time (T1) and (
A large through current (T2) flows between the two terminals (T2) and T2). Therefore, in microprocessors and the like that use a large number of driver circuits as described above, a large number of drivers simultaneously make transitions in synchronization with the clock, causing large currents to flow at times, increasing power consumption, There have been problems with AI wiring migration and noise voltage generation, which can cause digital integrated circuits to malfunction.
この発明は、上記のような問題点を解消するためになさ
れたもので、ドライブ能力の大きなＭＯＳトラシジスリ
ス遷移時の貫通電流を流さないドライバ回路を得ること
を目的とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to obtain a driver circuit that has a large drive capability and does not allow a through current to flow during a MOS transistor transition.
この発明に係るドライバ回路は、出力信号を入力とする
第１の論理ゲートと、上記第１の論理ゲートの出力信号
と入力信号とを入力とする第２゜第３の論理ゲートをそ
なえ、上記第２．第３の論理ゲートが、第１．第２の電
源の間に互いに直列に接続して挿入された、ＯＮ抵抗が
小さくドライブ能力の大きな２つのＭＯＳトランジスタ
に、それぞれ、ドライブ信号を供給するものである。The driver circuit according to the present invention includes a first logic gate that receives an output signal as input, and second and third logic gates that receive the output signal and input signal of the first logic gate, and Second. The third logic gate is connected to the first . A drive signal is respectively supplied to two MOS transistors having a small ON resistance and a large drive ability, which are connected in series and inserted between the second power supply.
この発明における上記２つのＭＯＳトランジスタは、上
記第２．第３の論理ゲートによシ互いにドライブされ、
同時にＯＮＬないようにする。The two MOS transistors in this invention are the second MOS transistors. driven together by a third logic gate;
Make sure there is no ONL at the same time.
以下、この発明の一実施例を図について説明する。第１
図ピ）のドライバ回路艷において、第１の電源（５０）
は、高論理レベル（ＶＤＤ）であり、第２の電源（５１
）は低論理レベル（ＧＮＤ ）である。（１） 、 （
２）はそれぞれＰチャネル、Ｎチャネル型ＭＯＳトラン
ジスタであり、ＯＮ抵抗が小さくドライブ能力の高いも
のである。（５）は出力信号（０ＵＴＩ ）を反転させ
るＣｔＭＯＳ構成のイ〉バークである。（３）、（４）
はそれぞれａＭｏｓ構成のＮＡＮＤ、ＮＯＲゲートであ
り、入力信号（ＩＮｌ）と、インバータ（６）の出力信
号（ａｌとを入力として、Ｐチャネル型ＭＯＳトランジ
スタ（１）と、Ｎチャネル型ＭＯＳトランジスタ（２）
とをそれぞれドライブする。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the driver circuit (Fig. 2), the first power supply (50)
is a high logic level (VDD) and the second power supply (51
) is a low logic level (GND). (1) , (
2) are P-channel and N-channel type MOS transistors, respectively, and have low ON resistance and high drive ability. (5) is a CtMOS configured inverter that inverts the output signal (0UTI). (3), (4)
are NAND and NOR gates each having an aMoS configuration, and input the input signal (INl) and the output signal (al) of the inverter (6) to the P-channel MOS transistor (1) and the N-channel MOS transistor (2). )
and drive respectively.
第２図に第１図（イ）における入力信号（ＩＮｔ）が遷
移したときの入力信号（ＩＮｌ）と、イ〉バーク（６）
の出力信号（ａｔと、ＮＡＮＤゲート（３）の出力信号
（ｂｌと、ＮＯＲゲートの出力信号（Ｃ１と、出力信号
（０ＵＴｔ）との電圧波形と、ドライバ回路ωの出力と
第２の電源（５１）の間に容量性負荷を接続したときの
出力負荷容量を充電するための充電電流（工１）と、Ｍ
ＯＳトラシジスリス１） 、 （２）を貫く貫通電流（
Ｉ２）と、第１の電源（５０）の電源電流（ＩＤＤ）と
の電流波形とを示す。入力信号（ＩＮり 、出力信号（
０ＵＴＩ ）が低論理レベル（ＧＮＤ ）のとき、イン
バータ（５）の出力信号（ａｌは出力信号（０ＵＴＩ
）をインバータ（６）で反転させるので高論理レベル（
Ｖａｎ ）であり、ＮＡＮＤゲート（３）の出力信号（
ｔ）ｌは入力信号（ＩＮｔ）とイ〉バーク（６）の出力
信号（ａｌのＮＡＮＤをとるので高論理レベル（ＶＤＤ
）であり、ＮＯＲゲート（４）の出力信号（０１は入力
信号（ｒＮｌ）とイ〉バーク（５）の出力信号（ａ）の
ＮＯＲをとるので低論理レベル（ＧＮＤ ）である。こ
のとき、Ｐチャネル型ＭＯＳトランジスタ（１）と、Ｎ
チャネル型ＭＯＳトランジスタ（２）は両方ともＯＦＦ
’している。いま、入力信号（ＩＮＩ）が高論理レベル
（Ｖｏｏ）に遷移したとする。すると、ＮＡＮＤゲート
（３）の入力がどちらも高論理レベル（ＶＤＤ）になり
ＮＡＮＤゲート（３）の出力信号（ｔ）ｌが低論理レベ
〃（ＧＮＤ ）に遷移するので、Ｐチャネル型ｌＡ Ｏ
Ｓ トランジスタ（１）がＯＮになり、出力信号（０Ｕ
Ｔｒ ）が高論理レベル（ＶＤＤ）に遷移する。すると
、イ〉ノクータ（５）の出力信号（ａｔは、インバータ
（５）により低論理レベル（ＧＮＤ ）になる。この結
果、ＮＡＮＤゲート（３）の入力の一方が低論理レベル
（ＧＮＤ ）になるので、ＮＡＮＤゲート（３）の出力
信号（ｂｌが高論理レベル（ＶＤＤ）に遷移し、Ｐチャ
ネル型ＭＯＳトランジスタ（１）はＯＦＦして、出力信
号（０ＵＴｔ ）が高論理レベル（Ｖｏｏ）に保たれる
。次に、入力信号（ＩＮＩ）が低論理レベル（ＧＮＤ）
に遷移したとする。すると、ＮＯＲゲート（４）の入力
がどちらも低論理レベル（ＧＮＤ ）になり、ＮＯＲゲ
ート（４）の出力信号（０）が高論理レベル（Ｖｏｏ）
に遷移するのでＮチャネル型ＭＯＳトランジスタ（２）
がＯＮとなり、出力信号（ＯＵＴＩ）が低論理レベル（
ＧＮＤ ）に遷移する。すると、イ〉バーク（６）の出
力信号ｔａ＞は、イシ／（−タ（６）により高論理レベ
ル（ＶＤＤ）になる。この結果、Ｎ。Figure 2 shows the input signal (INl) when the input signal (INt) in Figure 1 (A) transitions, and
The voltage waveforms of the output signal (at), the output signal (bl) of the NAND gate (3), the output signal (C1) of the NOR gate, and the output signal (0UTt), the output of the driver circuit ω, and the second power supply ( 51) when a capacitive load is connected between
Through current (
I2) and the current waveform of the power supply current (IDD) of the first power supply (50). Input signal (IN), output signal (
When the output signal (0UTI) is at a low logic level (GND), the output signal (al) of the inverter (5) is the output signal (0UTI
) is inverted by the inverter (6), so the high logic level (
Van), and the output signal (Van) of the NAND gate (3) is
t)l is a high logic level (VDD
), and the output signal (01) of the NOR gate (4) is a low logic level (GND) because it takes the NOR of the input signal (rNl) and the output signal (a) of the ibark (5). At this time, P channel type MOS transistor (1) and N
Both channel type MOS transistors (2) are OFF
'are doing. Assume now that the input signal (INI) transitions to a high logic level (Voo). Then, both inputs of the NAND gate (3) become high logic level (VDD) and the output signal (t)l of the NAND gate (3) transitions to low logic level (GND), so P-channel type lA O
S transistor (1) turns on and the output signal (0U
Tr) transitions to a high logic level (VDD). Then, the output signal (at) of the inoctor (5) becomes a low logic level (GND) by the inverter (5). As a result, one of the inputs of the NAND gate (3) becomes a low logic level (GND). Therefore, the output signal (bl) of the NAND gate (3) transitions to a high logic level (VDD), the P-channel MOS transistor (1) is turned off, and the output signal (0UTt) is kept at a high logic level (Voo). Then, the input signal (INI) goes to low logic level (GND).
Suppose that the transition is made to . Then, both inputs of the NOR gate (4) become a low logic level (GND), and the output signal (0) of the NOR gate (4) becomes a high logic level (Voo).
N-channel MOS transistor (2)
turns ON, and the output signal (OUTI) goes to a low logic level (
GND). Then, the output signal ta> of the i>bark (6) becomes a high logic level (VDD) due to the i/(-ta (6). As a result, N.
Ｒゲート（４）の入力の一方が高論理レベル（ＶＤＤ
）になるので、ＮＯＲゲート（４）の出力信号（Ｃ１が
低論理レベル（ＧＮＤ）に遷移し、Ｎチャネル型ＭｏＳ
トランジスタ（２）はＯＦＦして、出力信号（０ＵＴｔ
）が低論理レベル（ＧＮＤ）に保たれる。このように
、入力信号（ＩＮＩ）の遷移によって、Ｐチャネル、Ｎ
チャネル型ＭＯＳトランジスタ（１） 、 （２）のど
ちらか一方だけがＯＮＬ、入力信号（ｒＮｔ）の遷移に
よって引き起こされる出力信号（ＯＵＴＩ）の遷移によ
って、ＯＮとなったどちらか一方のＰチャネル、Ｎチャ
ネル型ＭＯＳトラ〉ジス９ （１） 、 （２）が０Ｆ
Ｆｉｉるので、Ｐチャネル、Ｎチャネル型ＭｏＳトラン
ジスタ（１） 、 （２）を貫いて流れる貫通電流（Ｔ
２）はなく、第２図で、出力信号（ＯＵＴＩ）の立ち上
がシ遷移時（ＴＩ）に流れている第１の電源（５０）の
電源電流（ＩＤＤ）は、充電電流（Ｔｌ）が主である。One of the inputs of the R gate (4) is at a high logic level (VDD
), the output signal (C1) of the NOR gate (4) transitions to a low logic level (GND), and the N-channel MoS
Transistor (2) is turned off and the output signal (0UTt
) is held at a low logic level (GND). In this way, depending on the transition of the input signal (INI), P channel, N
Only one of the channel type MOS transistors (1) and (2) is ONL, and one of the P-channels, N Channel type MOS transistor〉Gis9 (1) and (2) are 0F
Therefore, the through current (T
2), and in Fig. 2, the power supply current (IDD) of the first power supply (50) flowing at the rising edge transition (TI) of the output signal (OUTI) is equal to the charging current (Tl). Lord.
なお、上記実施例において、Ｐチャネル型ＭＯＳトラン
ジスタ（１）、Ｎチャネル型ＭＯＳトランジスタ（２）
が両方ともＯＦ’Ｆ’しているとき、第１図（ロ）に示
すように、例えば上記ドライバ回路艶の出力に容量性負
荷（４Ｑａ、 ４０ｂ ）が存在したとき、上記容量性
負荷（４０ａ 、 ４０ｋ） ）と他のドライノく回路
（３１）の出力の容量性負荷（４０ｃ 、 ４０ｄ ）
などとの間に、カップリングによる線間結合容量（４ｏ
ｅ ）などが存在したとき、上記容量性負荷（４０ａ
、 ４０ｂ）の容量を充放電した後に、次の上記出力信
号（ＯＵＴ １）の遷移まで上記出力信号（０ＵＴｔ
）の論理レベルを一定に保つため、上記ドライバ回路ω
よりもドライブ能力が小さな第２のドライバ回路（６）
を並列に設けてもよい。Note that in the above embodiments, a P-channel MOS transistor (1) and an N-channel MOS transistor (2)
are both OF'F', as shown in FIG. , 40k)) and the capacitive load (40c, 40d) on the output of the other dry drain circuit (31)
line coupling capacitance (4o
e) etc., the above capacitive load (40a
, 40b), the output signal (0UTt) remains unchanged until the next transition of the output signal (OUT 1).
) to keep the logic level constant, the above driver circuit ω
The second driver circuit (6) has a smaller drive capacity than the second driver circuit (6).
may be provided in parallel.
さらにまた、上記実施例において上記第２のドライバ回
路（６）を、偶数段の直列接続したインバータとしても
よい。Furthermore, in the above embodiment, the second driver circuit (6) may be an even number of inverters connected in series.
さらにまた、上記実施例において、上記ＮＡＮＤゲート
（３）の出力を入力とし、上記Ｐチャネル型ＭＯＳトラ
ンジスタ（１）のゲートに出力信号を得る、偶数段の直
列接続したイ〉バークを上記ＮＡＮＤゲート（３）と上
記Ｐチャネル型ＭＯＳトランジスタ（１）の間に挿入し
てもよい。Furthermore, in the above embodiment, an even number of stages connected in series, which input the output of the NAND gate (3) and obtain an output signal to the gate of the P-channel type MOS transistor (1), are connected to the NAND gate. (3) and the P-channel type MOS transistor (1).
さらにまた、上記実施例において、上記ＮＯＲゲート（
４）の出力を入力とし、上記Ｎチャネル型Ｍ０３）ラシ
リスタ（２）のゲートに出力信号を得る、偶数段の直列
接し九イシバータを上記ＮＯＲゲート（４）と上記Ｎチ
ャネル型ＭＯＳトランジスタ（２）の間に挿入してもよ
い。Furthermore, in the above embodiment, the NOR gate (
The NOR gate (4) and the N-channel MOS transistor (2) are connected in series with an even number of stages, which receives the output of 4) and obtains an output signal to the gate of the N-channel type M03) Laser resistor (2). It may be inserted between.
さらＫまた、上記実施例において、上記インバータ（６
）を奇数段の直列接続したイシバータ忙変えてもよい。Furthermore, in the above embodiment, the inverter (6
) may be replaced by an odd number of series-connected ishiverters.
さら忙また、上記実施例において、０ＭＯＳ構成のＮＡ
ＮＤ、ＮＯＲゲート（８１、（４）を第３図の（３ａ）
〜（３０） 、 Ｃ４９＞ 〜（４０）に示したよう
なＰチャネル、Ｎチャネル型ＭＯＳトランジスタ（１）
、（２）を充分ドライブできる能力を持ったＭ０８トラ
ンジスタの構成に変えてもよい。Furthermore, in the above embodiment, the NA of the 0MOS configuration
ND, NOR gate (81, (4) as (3a) in Figure 3)
~(30), C49> P-channel, N-channel type MOS transistor (1) as shown in ~(40)
, (2) may be changed to an M08 transistor configuration that has sufficient ability to drive.
さらにまた、上記実施例において、第４図に示すように
、上記Ｐチャネル型Ｍ０８トランジスタ（１）を上記Ｎ
チャネル型ＭＯＳトランジスタ（ｌａ） Ｋ変え、上記
Ｎチャネル型ＭＯＳトランジスタ（１ａ）と上記ＮＡＮ
Ｄゲート（３）とのあいだに上記ＮＡＮＤゲート（３）
の出力信号を入力とするインバータ（３ｄ）を挿入し、
上記第２のドライバ回路（６）を互いに直列に接続した
２つのインバータ（６１） 、 （８ｂ）で構成し、上
記入力信号（ＩＮｔ）を入力とする第３のドライバ回路
＋ＩＥ９をインバータ（１６ａ）で構成し、さらに、上
記ＮチャネルＭＯＳトランジスタ（１ａ）、（２）と同
様なドライブ能力を持ったＮチャネル型ＭＯＳトランジ
スタＱｂ） 、 （２ｂ）を上記第１の電源（５０）と
上記第２の電源（５１）の間に互いに直列に挿入し、ド
レインが上記Ｎチャネル型ＭＯＢトラシリスタ（ｌａ）
と同じ上記第１の電源（５０）に接続され九Ｎチャネル
型１．４０８ トランジスタ（１ｂ）には、上記Ｎチャ
ネルＭ０８トランジスタ（２）と同じ入力信号を入力し
、ソースが上記Ｎチャネル型ＭＯＳトランジスタ（２）
と同じ上記第２の電源（５１）に接続された上記Ｎチャ
ネル型ＭＯ１３トランジスタ（２ｂ）には、上記Ｎチャ
ネル型ＭＯＳトランジスタ（ｌａ）と１句じ入力信号を
入力する。そして、上記Ｎチャネル型ＭＯＳトランジス
タ（１ｂ）のソースに上記イ〉バーク（１６ａ）の出力
を接続し、上記Ｎチャネル型ＭＯＢトランジスタ（１ｂ
）と上記Ｎチャネル型ＭＯＳトランジスタ（２ｂ）との
接続点に第２の出力信号（ＯＵＴ ２）を得るようにし
てもよい。このとき第５図に第４図における入力信号（
ＩＮｌ）が遷移したときの入力信号（ＩＮｌ）と、イン
バータ（６）の出力信号（ａｌと、イ〉バーク（３ｄ）
の出力信号（諌）と、ＮＯＲゲート（４）の出力信号（
０）と、出力信号（ＯＵＴＩ）と、第２の出力信号（Ｏ
ＵＴ２）との電圧波形と、ドライバ回路の２つの出力と
第２の電源（５１）の間に容量性負荷をそれぞれ接続し
たときの出力容量負荷を充電するために流れる充電電流
の和（Ｉｔ）と、Ｎチャネル型ＭＯＳトランジスタ（１
ａ）、（２）または（１ｂ）、（２ｂ）を貫いて流れる
貫通電流の和（Ｉ２）と、第１の電源（５０）の電源電
流（Ｉｏｎ）との電流波形とを示す。入力信号（ＩＮｓ
）、出力信号（０ＵＴＩ ’）が低論理レベル（ＧＮＤ
） 、出力信号（０υＴ２）が高論理レベル（Ｗｏｏ）
のとき、インバータ（６）の出力信号（ａ）は出力信号
をインバータ（６）で反転させるので高論理レベル（／
ＶＤＤ）である。インバータ（３ｄ）の出力信号（ｂａ
）は入力信号（ＩＮ １）とインバータ（５）の出力信
号（ａｌのＮＡＮＤをとつ念信号をインバータ（３ｉ）
で反転させるので低論理レベル（ＧＮＤ）であり、ＮＯ
Ｒゲート（４）の出力信号（ｃｌは入力信号（ＩＮＩ）
とインバータ（６）の出力信号（ａ）のＮ０ＦＩをとる
ので低論理レベル（ＧＮＤ ）である。このとき、Ｎチ
ャネル型ＭＯＳトランジスタ（ｌａ） 、 （１ｂ）
、 （２） 、 （２ｂ）はすべてＯＦＦしている。い
ま、入力信号（ＩＮｌ）が高論理レベル（Ｗｏｏ）に遷
移したとする。すると、ＮＡＮＤゲート（３）の入力が
どちらも高論理レベル（ＶＤＤ） Ｋなり、インバータ
（３ｉ）の出力信号（ｂａ）が高論理レベル（Ｖｏｏ）
に遷移するのでＮチャネル型ＭＯＳトランジスタ（ｌａ
） 、 （２１））がＯＮとなり、出力信号（ＯＵ’ｌ
’１）が高論理レベル（ＶＤＤ）に、出力信号（０ＵＴ
２ ）が低論理レベル（ＧＮＤ ）に遷移する。すると
、インバータ（６）の出力信号（ａ）は、インバータ（
６）により低論理レベル（ＧＮＩ））になる。この結果
、ＮＡＮＤゲー’）（３）Ｑ入力の一方が低論理レベル
（ＧＮＤ ）になるので、ＮＡＮＤゲート（３）の出力
信号を入力とするインバータ（３ｄ）の出力信号（ｂａ
）が低論理レベル（ＧＮＤ）Ｉｃ遷移し、Ｎチャネル型
ＭＯＳ）う〉ジスタ（ＩＡ） 、 （２ｔ））はＯＦＦ
して、出力信号（ＯＵＴＩ）が高論理レベル（ＶＤＤ）
Ｋ、出力信号（０ＵＴ２ ）が低論理レベル（ＧＮＤ）
に保たれる。次に、入力信号（ＩＮｘ）が低論理レベル
（ＧＮＤ） Ｋ遷移したとする。すると、ＮＯＲゲート
（４）の入力がどちらも低論理レベル（ＧＮＤ ）にな
り、ＮＯＲゲート（４）の出力信号（０）が高論理レベ
ル（ＶＤ（１） ＩＩＣ遷移するのでＮチャネル型ＭＯ
Ｓトランジスタ（２）、 Ｑｂ）がＯＮとなり、出力信
号（０ＵＴＩ ）が低論理レベル（ＧＮＤ）に、出力信
号（ＯＵＴｚ）が高論理レベル（Ｖｏｏ） ＩＩＣなる
。すると、イシバータ（５）の出力信号（ａｌは、イシ
バータ（６）により高論理レベル（Ｖｏｏ） Ｉ／Ｃ遷
移する。この結果、Ｎ。Furthermore, in the above embodiment, as shown in FIG.
Channel type MOS transistor (la) K changed, the above N channel type MOS transistor (1a) and the above NAN
The above NAND gate (3) is connected to the D gate (3).
Insert an inverter (3d) whose input is the output signal of
The second driver circuit (6) is composed of two inverters (61) and (8b) connected in series with each other, and the third driver circuit +IE9, which receives the input signal (INt) as an input, is an inverter (16a). Furthermore, N-channel MOS transistors Qb) and (2b) having the same drive ability as the N-channel MOS transistors (1a) and (2) are connected to the first power supply (50) and the second power supply. are inserted in series between the power sources (51) of the
The same input signal as the N-channel M08 transistor (2) is input to the nine N-channel type 1.408 transistor (1b) connected to the first power supply (50), which is the same as the first power source (50), and the source is connected to the N-channel type MOS transistor (1b). Transistor (2)
The same input signal as the N-channel MOS transistor (la) is input to the N-channel MO13 transistor (2b) connected to the second power supply (51). Then, the output of the ibark (16a) is connected to the source of the N-channel MOS transistor (1b), and the N-channel MOB transistor (1b) is
) and the N-channel MOS transistor (2b), the second output signal (OUT 2) may be obtained. At this time, Fig. 5 shows the input signal in Fig. 4 (
The input signal (INl) when INl) transitions and the output signal (al and i>bark (3d) of the inverter (6)
The output signal of the NOR gate (4) and the output signal of the NOR gate (4)
0), an output signal (OUTI), and a second output signal (O
UT2) and the sum (It) of the charging current that flows to charge the output capacitive load when each capacitive load is connected between the two outputs of the driver circuit and the second power supply (51). and an N-channel MOS transistor (1
The sum (I2) of the through current flowing through a), (2) or (1b), (2b) and the current waveform of the power supply current (Ion) of the first power supply (50) are shown. Input signals (INs
), the output signal (0UTI') is at low logic level (GND
), the output signal (0υT2) is at high logic level (Woo)
At this time, the output signal (a) of the inverter (6) has a high logic level (/
VDD). Output signal (ba) of inverter (3d)
) is the input signal (IN 1) and the output signal (al) of the inverter (5).
Since it is inverted at the low logic level (GND), NO
Output signal of R gate (4) (cl is input signal (INI)
Since the output signal (a) of the inverter (6) is N0FI, it is at a low logic level (GND). At this time, N-channel MOS transistors (la), (1b)
, (2), and (2b) are all OFF. Assume now that the input signal (INl) transitions to a high logic level (Woo). Then, both inputs of the NAND gate (3) become a high logic level (VDD) K, and the output signal (ba) of the inverter (3i) becomes a high logic level (Voo).
, so the N-channel MOS transistor (la
), (21)) are turned on, and the output signal (OU'l
'1) goes to high logic level (VDD), output signal (0UT
2) transitions to a low logic level (GND). Then, the output signal (a) of the inverter (6) becomes the output signal (a) of the inverter (6).
6) results in a low logic level (GNI)). As a result, one of the inputs of the NAND gate (3) becomes a low logic level (GND), so the output signal (ba) of the inverter (3d) which receives the output signal of the NAND gate (3) becomes
) transitions to a low logic level (GND) Ic, and the N-channel MOS register (IA), (2t)) turns OFF.
and the output signal (OUTI) is at high logic level (VDD)
K, output signal (0UT2) is low logic level (GND)
is maintained. Next, assume that the input signal (INx) transitions to a low logic level (GND). Then, both inputs of the NOR gate (4) go to low logic level (GND), and the output signal (0) of the NOR gate (4) transitions to high logic level (VD(1) IIC), so the N-channel MO
The S transistor (2), Qb) is turned on, the output signal (0UTI) becomes a low logic level (GND), and the output signal (OUTz) becomes a high logic level (Voo) IIC. Then, the output signal (al) of the ishiverter (5) is made to transition to a high logic level (Voo) I/C by the ishiverter (6). As a result, N.
Ｐゲート（４）の入力の一方が高論理レベル（ＶＤＤ）
Ｋなるので、ＮＯＲゲート（４）の出力信号（ｃ）が
低論理レベル（ＧＮＤ ）に遷移し、Ｎチャネル型ＭＯ
Ｓトランジスタ（２）、 （ｌｂ）はＯＦＦして、出力
信号（ＯＵＴＩ）が低論理レベル（ＧＮＤ）に、出力信
号（０Ｕ８２ ）が高論理レベル（Ｖｏｏ）に保たれる
。このように、入力信号（ｒＮｔ）の遷移によって、Ｎ
チャネル型ＭＯＳトランジスタ（ｘａ） 、 （２ｂ）
または（ｌｂ） 、 （２）のどちらか一方の組だけＯ
ＮＬ、入力信号（ＩＮｔ）の遷移によって引き起こされ
る出力信号（ＯＵ’Ｉ’ｌ）の遷移によってＯＮとなっ
たどちらか一方の組のＮチーヤネル型ＭＯＳトランジス
タ（ｌａ） 、 （２ｂ）または（１ｂ）、（２）がＯ
ＦＦするので、Ｎチャネル型ＭＯＳトランジスタ（１ａ
） 、 （２）または（ｌｂ） 、 （２ｂ）を貫いて
流れる貫通電流（Ｉ２）はない。また、互いに逆相で信
号の遷移時間のずれがない出力信号（ＯＵＴＩ） 、
（ＯＵＴ２）が得られる。なお第２のドライバ回路（６
）、第３のドライバ回路αｅは、それぞれ、Ｎチャネル
型ＭＯＳ トランジスタ（１ａ） 、 （２）または、
（ｌｂ） 、 （２ｂ）が両方ともＯＦ Ｆ ＋、てい
るとき、例えばドライバ回路の２つの出力に容量性負荷
が存在したとき、他のドライバ回路の出力の容量性負荷
などとの間に、カッブリ〉グによる線間結合容量が存在
したとき、出力負荷容量を充放電したときも出力論理レ
ベルを一定に保つためと、Ｎチャネル型ＭＯＳトランジ
スタ（１５ｋ）または（ｌｂ）がＯＮのとき、出力信号
（ＯＵＴｔ）、 （ＯＵＴ２）を高論理Ｌ／ ヘル（Ｖ
ＤＤ）まで引き上げるためとに用いられる。またなお、
第５図で、出力信号（ＯＵＴＩ） 、 （ＯＵＴ２）
Ｏ立ち上がり時に流れている第１の電源（５０）の電源
電流（Ｉｏ。One of the inputs of P gate (4) is at high logic level (VDD)
Therefore, the output signal (c) of the NOR gate (4) transitions to a low logic level (GND), and the N-channel type MO
The S transistors (2) and (lb) are turned off, and the output signal (OUTI) is kept at a low logic level (GND) and the output signal (0U82) is kept at a high logic level (Voo). In this way, due to the transition of the input signal (rNt), N
Channel type MOS transistor (xa), (2b)
Or (lb), only one set of (2) is O
NL, one of the N-channel MOS transistors (la), (2b) or (1b) turned ON by the transition of the output signal (OU'I'l) caused by the transition of the input signal (INt). , (2) is O
Since it is FF, an N-channel MOS transistor (1a
), (2) or (lb), (2b). In addition, output signals (OUTI) that are in opposite phases and have no shift in signal transition time,
(OUT2) is obtained. Note that the second driver circuit (6
), the third driver circuit αe is an N-channel MOS transistor (1a), (2), or
When (lb) and (2b) are both OFF +, for example, when there is a capacitive load on the two outputs of the driver circuit, there is a difference between the capacitive load on the output of the other driver circuit, etc. In order to keep the output logic level constant even when the output load capacitance is charged and discharged when there is line coupling capacitance due to coupling, and when the N-channel MOS transistor (15k) or (lb) is ON, the output Signals (OUTt), (OUT2) are set to high logic L/Hell (V
DD). Again,
In Figure 5, the output signals (OUTI) and (OUT2)
The power supply current (Io) of the first power supply (50) flowing when O rises.
）は、充電電流（工１）が主である。) is mainly the charging current (Equation 1).
さらにまた、上記実施例において、上記第２のドライバ
回路（６）を偶数段の直列接続したイシバータとしても
よい。Furthermore, in the above embodiment, the second driver circuit (6) may be an even number of series-connected isciverters.
さらにまた、上記実施例において、上記第３のドライバ
回路＜１６１を奇数段の直列接続したイシバータとして
もよい。Furthermore, in the above embodiment, the third driver circuit <161 may be an odd number of series-connected isciverters.
さらにまた、上記実施例において、上記イシバータ（３
ｉ）を奇数段の直列接続したイ〉バークに変えてもよい
。Furthermore, in the above embodiment, the ishiverter (3
i) may be changed to an odd number of stages connected in series.
〔発明の効果〕
以上のように、この発明によればドライブ能力の大きな
ＭＯＳトラシジスリス遷移時の貫通電流がなく、消費電
力を減らせることができ、また、誤動作の原因となるＡ
Ｉ配線のマイグレーショ〉やノイズの発生を無くすこと
のできる効果がある。[Effects of the Invention] As described above, according to the present invention, there is no through current at the time of transition of a MOS transistor with a large drive capacity, and power consumption can be reduced.
This has the effect of eliminating I wiring migration and noise generation.
第１図はこの発明の一実施例によるドライバ回路を示す
回路図、第２図は第１図の実施例の各部電圧波形と電流
波形を示す図、第３図はこの発明の他の実施例によるド
ライバ回路を示す回路図、第４図はこの発明のさらに他
の実施例によるドライバ回路を示す回路図、第５図は第
４図の実施例の各部電圧波形と電流波形を示す図、第６
図は一従来例によるドライバ回路を示す回路図、第７図
は第６図の実施例の各部電圧波形と電流波形を示す図で
ある。
図において、（１）はＭＯＳトランジスタ、（ｌａ）
。
（ｌｂ）はＮチャネル型ＭＯ＋３トランジスタ、（２）
はＭＯＳトランジスタ、（２ｂ）はＮチャネル型ＭＯＳ
トランジスタ、（３）はＮＡＮＤゲート、（３ａ）はＰ
チャネル型ＭｏＳトランジスタ、（３ｂ） 、 （３０
）はＮチャネル型ＭＯＳトランジスタ、（３ｄ）はイシ
バータ、（４）はＮＯＲゲート、（４ａ）はＮチャネル
型ＭＯＳトランジスタ、（４ｂ） 、 （４ｃ）はＰチ
ャネル型ＭＯＳトランジスタ、（６）はイ〉バーク、（
６）は第２ドライバ回路、（６ａ＞ 、 （６ｂ）はイ
〉バーク、（γ）はイ〉バーク、（１ｅは第３のドライ
バ回路、（１６ａ）はイ〉バータ、■はドライバ回路、
（３１）は他のドライバ回路、（４０ａ） 〜（４０ｄ
）は容量性負荷、（４０ｅ ）は結合容量、 （５０）
は第１の電源、（５１）は第２の電源である。
なお、図中同一符号は同一または相当部分を示す。FIG. 1 is a circuit diagram showing a driver circuit according to an embodiment of the present invention, FIG. 2 is a diagram showing voltage waveforms and current waveforms at various parts of the embodiment of FIG. 1, and FIG. 3 is a diagram showing another embodiment of the invention. FIG. 4 is a circuit diagram showing a driver circuit according to still another embodiment of the present invention. FIG. 5 is a diagram showing voltage waveforms and current waveforms at various parts of the embodiment of FIG. 6
7 is a circuit diagram showing a driver circuit according to a conventional example, and FIG. 7 is a diagram showing voltage waveforms and current waveforms at various parts of the embodiment of FIG. 6. In the figure, (1) is a MOS transistor, (la)
. (lb) is an N-channel MO+3 transistor, (2)
is a MOS transistor, (2b) is an N-channel MOS
Transistor, (3) is NAND gate, (3a) is P
Channel type MoS transistor, (3b), (30
) is an N-channel MOS transistor, (3d) is an isciverter, (4) is a NOR gate, (4a) is an N-channel MOS transistor, (4b) and (4c) are P-channel MOS transistors, and (6) is an inverter. 〉Burke, (
6) is the second driver circuit, (6a>, (6b) is i>bark, (γ) is i>bark, (1e is the third driver circuit, (16a) is i>verter, ■ is the driver circuit,
(31) is another driver circuit, (40a) to (40d
) is the capacitive load, (40e) is the coupling capacitance, (50)
is the first power supply, and (51) is the second power supply. Note that the same reference numerals in the figures indicate the same or corresponding parts.
Claims (5)
レインが第１の電源に接続された第１のＭＯＳトランジ
スタと、Ｐチャネル型ならドレインが、Ｎチャネル型な
らソースが第２の電源に接続された第２のＭＯＳトラン
ジスタと、出力信号を入力とする第１の論理ゲートと、
入力信号と上記第１の論理ゲートの出力信号とを入力と
する第２、第３の論理ゲートとを具備し、上記第２の論
理ゲートの出力信号を上記第１のＭＯＳトランジスタの
ゲートに供給し、上記第３の論理ゲートの出力信号を上
記第２のＭＯＳトランジスタのゲートに供給することに
より上記第１、第２のＭＯＳトランジスタが同時にＯＮ
しないようにし、上記第１のＭＯＳトランジスタの、上
記第１の電源に接続されていないソースまたはドレイン
と、上記第２のＭＯＳトランジスタの、上記第２の電源
に接続されていないソースまたはドレインとを接続した
点に上記出力信号を得ることを特徴とするドライバ回路
。(1) A first MOS transistor whose source is connected to a first power supply if it is a P-channel type, and whose drain is connected to a second power supply if it is an N-channel type. a second MOS transistor that receives the output signal; a first logic gate that receives the output signal;
comprising second and third logic gates receiving an input signal and an output signal of the first logic gate, and supplying the output signal of the second logic gate to the gate of the first MOS transistor. By supplying the output signal of the third logic gate to the gate of the second MOS transistor, the first and second MOS transistors are simultaneously turned on.
The source or drain of the first MOS transistor that is not connected to the first power supply, and the source or drain of the second MOS transistor that is not connected to the second power supply. A driver circuit characterized in that the above output signal is obtained at a connected point.
２のドライバ回路をさらに具備し、上記ドライバ回路に
並列に上記第２のドライバ回路を接続することを特徴と
する特許請求の範囲第１項記載のドライバ回路。(2) Claim 1 further comprising a second driver circuit having a smaller drive capacity than the driver circuit, and the second driver circuit is connected in parallel to the driver circuit. driver circuit.
あり、上記第２のＭＯＳトランジスタがＮチャネル型で
あり、上記第２の論理ゲートが、ソースが上記第２の電
源に接続された第３のＮチャネル型ＭＯＳトランジスタ
と、ソースが上記第３のＮチャネル型ＭＯＳトランジス
タのドレインに接続された第４のＮチャネル型ＭＯＳト
ランジスタと、ソースが上記第１の電源に接続され、ド
レインが上記第４のＮチャネル型ＭＯＳトランジスタの
ドレインに接続された第５のＰチャネル型ＭＯＳトラン
ジスタとからなり、上記第３の論理ゲートが、ソースが
上記第１の電源に接続された第６のＰチャネル型ＭＯＳ
トランジスタと、ソースが上記第６のＰチャネル型ＭＯ
Ｓトランジスタのドレインに接続された第７のＰチャネ
ル型ＭＯＳトランジスタと、ソースが上記第２の電源に
接続され、ドレインが上記第７のＰチャネル型ＭＯＳト
ランジスタのドレインに接続された第８のＮチャネル型
ＭＯＳトランジスタとからなり、上記第１の論理ゲート
の出力信号を、上記第３のＮチャネル型ＭＯＳトランジ
スタと、上記第５のＰチャネル型ＭＯＳトランジスタと
、上記第６のＰチャネル型ＭＯＳトランジスタと、上記
第８のＮチャネル型ＭＯＳトランジスタとのゲートに供
給し、上記入力信号を、上記第４のＮチャネル型ＭＯＳ
トランジスタと、上記第７のＰチャネル型ＭＯＳトラン
ジスタとのゲートに供給し、上記第４のＮチャネル型Ｍ
ＯＳトランジスタと、上記第５のＰチャネル型ＭＯＳト
ランジスタとの接続点に上記第２の論理ゲートの出力信
号を得、上記第７のＰチャネル型ＭＯＳトランジスタと
、上記第８のＮチャネル型ＭＯＳトランジスタとの接続
点に上記第３の論理ゲートの出力信号を得ることを特徴
とする特許請求の範囲第２項記載のドライバ回路。(3) The first MOS transistor is a P-channel type, the second MOS transistor is an N-channel type, and the second logic gate is connected to a third logic gate whose source is connected to the second power supply. a fourth N-channel MOS transistor whose source is connected to the drain of the third N-channel MOS transistor; a fourth N-channel MOS transistor whose source is connected to the first power supply and whose drain is connected to the third N-channel MOS transistor; a fifth P-channel type MOS transistor connected to the drain of the fourth N-channel type MOS transistor, and the third logic gate is connected to a sixth P-channel type MOS transistor whose source is connected to the first power supply M.O.S.
a transistor whose source is the sixth P-channel MO
a seventh P-channel MOS transistor connected to the drain of the S transistor; and an eighth N-type MOS transistor, whose source is connected to the second power supply and whose drain is connected to the drain of the seventh P-channel MOS transistor. The output signal of the first logic gate is transmitted to the third N-channel MOS transistor, the fifth P-channel MOS transistor, and the sixth P-channel MOS transistor. and the gate of the eighth N-channel MOS transistor, and the input signal is supplied to the gate of the fourth N-channel MOS transistor.
transistor and the gate of the seventh P-channel type MOS transistor, and the fourth N-channel type M
The output signal of the second logic gate is obtained at the connection point between the OS transistor and the fifth P-channel MOS transistor, and the output signal of the second logic gate is connected to the seventh P-channel MOS transistor and the eighth N-channel MOS transistor. 3. The driver circuit according to claim 2, wherein the output signal of the third logic gate is obtained at a connection point with the third logic gate.
トランジスタと、ソースが第２の電源に接続され、ドレ
インが上記第９のＭＯＳトランジスタのソースに接続さ
れた第１０のＭＯＳトランジスタと、上記ドライバ回路
よりもドライブ能力の小さな第２、第３のドライバ回路
とをさらに具備し、上記第１、第２、第９、第１０のＭ
ＯＳトランジスタがＮチャネル型であり、上記第２、第
３のドライバ回路が、上記ドライバ回路の入力信号を入
力とし、上記第１のＭＯＳトランジスタの入力信号を上
記第１０のＭＯＳトランジスタのゲートに供給し、上記
第２のＭＯＳトランジスタの入力信号を上記第９のＭＯ
Ｓトランジスタのゲートに供給し、上記第２のドライバ
回路の出力を上記第１のＭＯＳトランジスタのソースに
接続し、上記第３のドライバ回路の出力を上記第９のＭ
ＯＳトランジスタのソースに接続し、上記第９のＭＯＳ
トランジスタと上記第１０のＭＯＳトランジスタの接続
点に第２の出力信号を得ることを特徴とする特許請求の
範囲第１項記載のドライバ回路。(4) Ninth MOS whose drain is connected to the first power supply
a transistor, a tenth MOS transistor whose source is connected to a second power supply and whose drain is connected to the source of the ninth MOS transistor, and second and third drivers whose drive capacity is smaller than that of the driver circuit. further comprising a circuit, the first, second, ninth, and tenth M circuits;
The OS transistor is an N-channel type, and the second and third driver circuits receive the input signal of the driver circuit and supply the input signal of the first MOS transistor to the gate of the tenth MOS transistor. and input the input signal of the second MOS transistor to the ninth MOS transistor.
The output of the second driver circuit is connected to the source of the first MOS transistor, and the output of the third driver circuit is connected to the gate of the ninth MOS transistor.
connected to the source of the OS transistor, and the ninth MOS
2. The driver circuit according to claim 1, wherein the second output signal is obtained at a connection point between the transistor and the tenth MOS transistor.
源に接続された第３のＮチャネル型ＭＯＳトランジスタ
と、ソースが上記第３のＮチャネル型ＭＯＳトランジス
タのドレインに接続された第４のＮチャネル型ＭＯＳト
ランジスタと、ソースが上記第１の電源に接続され、ド
レインが上記第４のＮチャネル型ＭＯＳトランジスタの
ドレインに接続された第５のＰチャネル型ＭＯＳトラン
ジスタとからなり、上記第３の論理ゲートが、ソースが
上記第１の電源に接続された第６のＰチャネル型ＭＯＳ
トランジスタと、ソースが上記第６のＰチャネル型ＭＯ
Ｓトランジスタのドレインに接続された第７のＰチャネ
ル型ＭＯＳトランジスタと、ソースが上記第２の電源に
接続され、ドレインが上記第７のＰチャネル型ＭＯＳト
ランジスタのドレインに接続された第８のＮチャネル型
ＭＯＳトランジスタとからなり、上記第１の論理ゲート
の出力信号を、上記第３のＮチャネル型ＭＯＳトランジ
スタと、上記第５のＰチャネル型ＭＯＳトランジスタと
、上記第６のＰチャネル型ＭＯＳトランジスタと、上記
第８のＮチャネル型ＭＯＳトランジスタとのゲートに供
給し、上記入力信号を、上記第４のＮチャネル型ＭＯＳ
トランジスタと、上記第７のＰチャネル型ＭＯＳトラン
ジスタとのゲートに供給し、上記第４のＮチャネル型Ｍ
ＯＳトランジスタと、上記第５のＰチャネル型ＭＯＳト
ランジスタとの接続点に上記第２の論理ゲートの出力信
号を得、上記第７のＰチャネル型ＭＯＳトランジスタと
、上記第８のＮチャネル型ＭＯＳトランジスタとの接続
点に上記第３の論理ゲートの出力信号を得ることを特徴
とする特許請求の範囲第４項記載のドライバ回路。(5) The second logic gate includes a third N-channel MOS transistor whose source is connected to the second power supply, and a third N-channel MOS transistor whose source is connected to the drain of the third N-channel MOS transistor. a fifth P-channel MOS transistor whose source is connected to the first power supply and whose drain is connected to the drain of the fourth N-channel MOS transistor; The third logic gate is a sixth P-channel MOS whose source is connected to the first power supply.
a transistor whose source is the sixth P-channel MO
a seventh P-channel MOS transistor connected to the drain of the S transistor; and an eighth N-type MOS transistor, whose source is connected to the second power supply and whose drain is connected to the drain of the seventh P-channel MOS transistor. The output signal of the first logic gate is transmitted to the third N-channel MOS transistor, the fifth P-channel MOS transistor, and the sixth P-channel MOS transistor. and the gate of the eighth N-channel MOS transistor, and the input signal is supplied to the gate of the fourth N-channel MOS transistor.
transistor and the gate of the seventh P-channel type MOS transistor, and the fourth N-channel type M
The output signal of the second logic gate is obtained at the connection point between the OS transistor and the fifth P-channel MOS transistor, and the output signal of the second logic gate is connected to the seventh P-channel MOS transistor and the eighth N-channel MOS transistor. 5. The driver circuit according to claim 4, wherein the output signal of the third logic gate is obtained at a connection point with the third logic gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017874A JPH01192220A (en) | 1988-01-28 | 1988-01-28 | Driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017874A JPH01192220A (en) | 1988-01-28 | 1988-01-28 | Driver circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192220A true JPH01192220A (en) | 1989-08-02 |
Family
ID=11955829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017874A Pending JPH01192220A (en) | 1988-01-28 | 1988-01-28 | Driver circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192220A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241215A (en) * | 1988-03-23 | 1989-09-26 | Matsushita Electric Ind Co Ltd | Output buffer circuit |
| JPH04355512A (en) * | 1991-05-16 | 1992-12-09 | Samsung Electron Co Ltd | Delay compensation circuit |
-
1988
- 1988-01-28 JP JP63017874A patent/JPH01192220A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241215A (en) * | 1988-03-23 | 1989-09-26 | Matsushita Electric Ind Co Ltd | Output buffer circuit |
| JPH04355512A (en) * | 1991-05-16 | 1992-12-09 | Samsung Electron Co Ltd | Delay compensation circuit |
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