JPH01190051A - Alarm transfer system - Google Patents
Alarm transfer systemInfo
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- JPH01190051A JPH01190051A JP63014305A JP1430588A JPH01190051A JP H01190051 A JPH01190051 A JP H01190051A JP 63014305 A JP63014305 A JP 63014305A JP 1430588 A JP1430588 A JP 1430588A JP H01190051 A JPH01190051 A JP H01190051A
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- JP
- Japan
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- cpu
- pulse pattern
- fault
- circuit
- outputs
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- 238000000034 method Methods 0.000 claims description 6
- 238000012544 monitoring process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アラーム転送方式に関し、特にＣＰＵを用い
たシリアルデータ通信に於けるＣＰＵ障害のアラーム転
送に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an alarm transfer system, and more particularly to alarm transfer of a CPU failure in serial data communication using a CPU.
従来の技術
従来の技術としては、ＣＰｕ障害検出回路の出力を別出
力端子として用意し、受信側のＣＰｕにて送信側のＣＰ
Ｕ障害を個別なアラーム情報としてとりこむ方式が提案
されている。Conventional technology In the conventional technology, the output of the CPU fault detection circuit is prepared as a separate output terminal, and the CPU on the receiving side outputs the output from the CPU on the transmitting side.
A method has been proposed in which U failures are captured as individual alarm information.
第２図は従来技術によるアラーム転送方式のブロック図
である０図において、１はＣＰＵ 、２はシリアルイン
タフェース回路、３は障害検出回路をそれぞれ示す。FIG. 2 is a block diagram of a conventional alarm transfer system. In FIG. 0, 1 represents a CPU, 2 represents a serial interface circuit, and 3 represents a failure detection circuit.
発明が解決しようとする課題
上述した従来のアラーム転送方式では、ＣＰＵ Ｆｌ［
害を転送するために１本則の信号線を用意する必要があ
るという欠点があった。Problems to be Solved by the Invention In the conventional alarm transfer method described above, the CPU Fl[
There was a drawback that it was necessary to prepare one signal line in order to transfer the damage.
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
゛を解消し、別線にてＣＰＵの障害アラームを転送する
ことなく受信側にて送信側のＣＰＵ障害を容易に検出す
ることを可能とした新規なアラーム転送方式を提供する
ことにある。The present invention has been made in view of the above-mentioned conventional situation,
Therefore, an object of the present invention is to eliminate the above-mentioned drawbacks inherent in the conventional technology, and to enable the receiving side to easily detect a CPU failure on the transmitting side without transmitting the CPU failure alarm over a separate line. The purpose of this invention is to provide a new alarm transfer method.
課題を解決するための手段
上記目的を達成する為に、本発明に係るアラーム転送方
式は、情報転送用のシリアルデータ出力上で固定パルス
パターンによりＣＰＵ障害を転送するためにＣＰＵの障
害検出により起動されるパルスパターン発生回路と、Ｃ
ＰＵ障害時にはシリアル出力としてＣＰＵからのデータ
ではなく固定パルスパターン（ＣＰＵ障害を示すパター
ン）を出力するための選択回路とを有している。Means for Solving the Problems In order to achieve the above object, the alarm transfer method according to the present invention is activated by the detection of a CPU failure in order to transfer the CPU failure by a fixed pulse pattern on the serial data output for information transfer. a pulse pattern generation circuit, and C
It has a selection circuit for outputting a fixed pulse pattern (a pattern indicating a CPU failure) instead of data from the CPU as a serial output when a CPU failure occurs.
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。Embodiment Next, a preferred embodiment of the present invention will be specifically explained with reference to the drawings.
第１図は本発明の一実施例を示すブロック構成図である
。FIG. 1 is a block diagram showing one embodiment of the present invention.
第１図を参照するに、ＣＰＵ１はシリアルイ〉゛タフエ
ース回路２にデータを転送し、シリアルインタフェース
回路２の出力は、選択回路５の一方の入力となっており
通常選択回路はこの信号を選択して出力している。Referring to FIG. 1, the CPU 1 transfers data to the serial interface circuit 2, and the output of the serial interface circuit 2 is one input of the selection circuit 5, and the selection circuit normally selects this signal. is output.
又、ＣＰＵ１の状態を監視している障害検出回路３はＣ
ＰＵ障害時にはＣＰＵ障害アラーム信号をパルスパター
ン発生回路４と選択回路５に対して出力する。ＣＰＵ障
害アラーム信号によりパルスパターン発生回路４は起動
をかけられ、ＣＰＵ障害アラームを示すパルスパターン
を出力し、この出力は選択回路５の他方の入力となる。In addition, the fault detection circuit 3 that monitors the state of the CPU 1 is connected to C
When a PU failure occurs, a CPU failure alarm signal is output to the pulse pattern generation circuit 4 and the selection circuit 5. The pulse pattern generation circuit 4 is activated by the CPU failure alarm signal and outputs a pulse pattern indicating the CPU failure alarm, and this output becomes the other input of the selection circuit 5.
ＣＰＵ ＩＩＩ害アラーム信号を受けた選択回路５はパ
ルスパターン発生回路４からのパルスパターンを出力と
して選択し、受信側ｌ＼比出力る。Upon receiving the CPU III harm alarm signal, the selection circuit 5 selects the pulse pattern from the pulse pattern generation circuit 4 as an output, and outputs the pulse pattern on the receiving side.
発明の詳細
な説明したように、本発明によれば、ＣＰＵ Ｆｌｌ待
時は、固定パルスパターンをシリアルデータ出力として
転送することにより、別線にてＣＰＵ障害アラームを転
送することなく受信側にて送信側のＣＰＵ障害を検出で
きる効果が得られる。As described in detail, according to the present invention, when the CPU is on full standby, by transmitting a fixed pulse pattern as serial data output, the CPU failure alarm can be transmitted on the receiving side on a separate line. This provides the effect of detecting a CPU failure on the transmitting side.
第１図は本発明の一実施例を示すブロック構成図、第２
図は従来方式のブロック図である。
１・・・ＣＰｌｌ 、２・・・シリアルインタフェース
回路、３・・・障害検出回路、４・・・パルスパターン
発生回路、５・・・選択回路FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG.
The figure is a block diagram of a conventional system. 1... CPll, 2... Serial interface circuit, 3... Fault detection circuit, 4... Pulse pattern generation circuit, 5... Selection circuit
Claims (1)
転送方式に於いて、ＣＰＵと、該ＣＰＵのデータをシリ
アルデータに変換して出力するシリアルインタフェース
回路と、前記ＣＰＵの障害を検出し障害アラーム信号を
出力する障害検出回路と、該障害アラーム信号をトリガ
として障害パターン信号を出力するパルスパターン発生
回路と、前記障害アラーム信号の論理により前記シリア
ルインタフェース回路の出力と前記パルスパターン発生
回路の出力の一方を選択して出力する選択回路とを有す
ることを特徴とするアラーム転送方式。In a CPU failure alarm transfer method for data transfer using a CPU, a CPU, a serial interface circuit that converts the data of the CPU into serial data and outputs it, and a circuit that detects a failure of the CPU and issues a failure alarm signal. a fault detection circuit that outputs a fault detection circuit; a pulse pattern generation circuit that outputs a fault pattern signal using the fault alarm signal as a trigger; and a pulse pattern generation circuit that outputs a fault pattern signal using the fault alarm signal as a trigger; An alarm transfer method characterized by having a selection circuit that selects and outputs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014305A JPH01190051A (en) | 1988-01-25 | 1988-01-25 | Alarm transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014305A JPH01190051A (en) | 1988-01-25 | 1988-01-25 | Alarm transfer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01190051A true JPH01190051A (en) | 1989-07-31 |
Family
ID=11857389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63014305A Pending JPH01190051A (en) | 1988-01-25 | 1988-01-25 | Alarm transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01190051A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0368240A (en) * | 1989-08-07 | 1991-03-25 | Fujitsu Ltd | Fault detecting method for centralized monitor system |
-
1988
- 1988-01-25 JP JP63014305A patent/JPH01190051A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0368240A (en) * | 1989-08-07 | 1991-03-25 | Fujitsu Ltd | Fault detecting method for centralized monitor system |
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