JPH01169493A - Active matrix type display device - Google Patents

Active matrix type display device

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JPH01169493A
JPH01169493A JP62326725A JP32672587A JPH01169493A JP H01169493 A JPH01169493 A JP H01169493A JP 62326725 A JP62326725 A JP 62326725A JP 32672587 A JP32672587 A JP 32672587A JP H01169493 A JPH01169493 A JP H01169493A
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switching element
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voltage
scanning line
scanning
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高原 和博
Shintarou Kisumi
木栖 慎太郎
Takayuki Hoshiya
星屋 隆之
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Fujitsu Ltd
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Abstract

PURPOSE:To solve a problem caused by the dispersion of the thresh-old of a switching element by making the conductive types of the switching element whose gate is connected to an odd numbered scanning line and the switching element whose gate is connected to an even numbered scanning line contrary. CONSTITUTION:The conductive types of the switching element 3 whose gate G is connected to the odd numbered scanning line 1 and the switching element 3 whose gate G is connected to the even numbered scanning line 1 are made contrary so that one is in a p-type and the other is in an n-type. And a data voltage in accordance with display data is impressed on a data line 2 from a data driver 6 and scanning voltage pulses of a polarity corresponding to the conductive type of the switching element 3 are impressed from a scanning driver 5. Even if the dispersion of the threshold of the switching element exists, the switching element can be surely controlled in an off state until next scanning.

Description

【発明の詳細な説明】 〔概要〕 隣接走査ライン間にスイッチング素子のゲートとドレイ
ンとを接続したゲート接続型対向マトリクス構成のアク
ティブマトリクス型表示装置に関し、 スイッチング素子の闇値のばらつきによる問題を解決す
ることを目的とし、 対向配置した一方と他方との基板にそれぞれ走査ライン
とデータラインとを直交するように設け、前記走査ライ
ンの隣接する一方の走査ラインにスイッチング素子のゲ
ートを接続し、他方の走査ラインに該スイッチング素子
のドレインを接続し、且つソースを前記データラインと
対向する電極に接続したゲート接続型対向マトリクス構
成のアクティブマトリクス型表示装置に於いて、前記走
査ラインの奇数番にゲートを接続したスイッチング素子
と、偶数番にゲートを接続したスイッチング素子との導
電型を反対の構成とした。
[Detailed Description of the Invention] [Summary] The present invention relates to an active matrix display device with a gate-connected facing matrix configuration in which the gate and drain of a switching element are connected between adjacent scanning lines, and the problem caused by variations in the darkness value of the switching element is solved. For the purpose of In an active matrix display device having a gate-connected facing matrix configuration in which the drain of the switching element is connected to the scanning line and the source is connected to the electrode facing the data line, the gate is connected to the odd numbered scanning line. The conductivity types of the switching elements connected to the gates and the switching elements connected to the even-numbered gates were configured to be opposite.

〔産業上の利用分野〕[Industrial application field]

本発明は、隣接走査ライン間にスイッチング素子のゲー
トとドレインとを接続したゲート接続型対向マトリクス
構成のアクティブマトリクス型表示装置に関するもので
ある。
The present invention relates to an active matrix display device having a gate-connected facing matrix configuration in which the gate and drain of a switching element are connected between adjacent scanning lines.

アクティブマトリクス型表示装置は、多数の画素対応に
トランジスタ等のスイッチング素子を設けたものであり
、各画素をそれぞれ独立的に制御できることになる。従
って、表示容量の増大に伴って走査ライン数が増大して
も、単純マトリクス型表示装置のように、駆動デユーテ
ィ比が低下してコントラストの低下や視野角の減少をも
たらす等の問題が生じない利点があり、携帯用テレビジ
ョン受像機や小型情報機器端末装置のデイスプレィ装置
として実用化されている。
An active matrix display device is one in which switching elements such as transistors are provided for a large number of pixels, and each pixel can be controlled independently. Therefore, even if the number of scanning lines increases with an increase in display capacity, problems such as a decrease in drive duty ratio, which causes a decrease in contrast and a decrease in viewing angle, do not occur as in simple matrix display devices. Due to its advantages, it has been put into practical use as a display device for portable television receivers and small information terminal devices.

〔従来の技術〕[Conventional technology]

アクティブマトリクス型表示装置は、表示媒体として液
晶を用い、スイッチング素子として薄膜トランジスタ(
以下rTFTJと略称する)を用いた構成が一般的であ
る。又走査ラインとデータラインとを同一の基板上に形
成する構成が一般的であり、走査ラインとデータライン
との交差点に於ける相互の短絡防止の為の絶縁層を設け
る必要があり、その為に製造歩留りを向上させることが
困難であった。
Active matrix display devices use liquid crystal as the display medium and thin film transistors (
A configuration using a TFTJ (hereinafter abbreviated as rTFTJ) is common. In addition, it is common to form a scanning line and a data line on the same substrate, and it is necessary to provide an insulating layer to prevent mutual short circuit at the intersection of the scanning line and data line. It was difficult to improve manufacturing yield.

そこで、走査ラインとデータラインとを、対向配置した
一方の基板と他方の基板とにそれぞれ形成して、走査ラ
インとデータラインとの交差点の絶縁層を省略できる構
成のゲート接続型対向マトリクス構成のアクティブマト
リクス型表示装置を先に提案した。
Therefore, a gate-connected facing matrix structure is proposed in which the scanning line and the data line are formed on one substrate and the other substrate, which are placed facing each other, and the insulating layer at the intersection of the scanning line and the data line can be omitted. We first proposed an active matrix display device.

このゲート接続型対向マトリクス構成のアクティブマト
リクス型表示装置は、例えば、第5図に示すように、走
査ライン81〜Snを一方の基板上に形成し、電極とし
てのデータライ〉D1〜Dmを他方の基板上に形成して
、直交するように対向配置し、隣接する一方の走査ライ
ンにTPTのゲートGを接続し、他方の走査ラインにT
PTのドレインDを接続し、ソースSを電極Pに接続し
て、この電極PとデータラインD1〜Dmとの間で液晶
セルを構成したものである。
In this active matrix display device having a gate-connected facing matrix configuration, for example, as shown in FIG. 5, scanning lines 81 to Sn are formed on one substrate and data lines D1 to Dm as electrodes are formed on the other substrate. TPT gate G is connected to one adjacent scanning line, and TPT is connected to the other scanning line.
The drain D of the PT is connected, the source S is connected to the electrode P, and a liquid crystal cell is constructed between the electrode P and the data lines D1 to Dm.

そして、走査ライン81〜Snには、TPTをオフとす
る為の電圧Vgoffと、オンとする為の電圧Vgon
と、基準電圧Vrとからなるパルスを順次印加するもの
であり、又データラインD1〜Dmには、フレーム毎に
極性を反転するデータ電圧Vdを印加するものである。
The scanning lines 81 to Sn are supplied with a voltage Vgoff for turning off the TPT and a voltage Vgon for turning it on.
and a reference voltage Vr are sequentially applied, and a data voltage Vd whose polarity is inverted every frame is applied to the data lines D1 to Dm.

その場合に、Vgon>Vr>Vgo f fの関係を
有し、且つVr−Vgoff≧2・Vdの関係に選定さ
れるものである。
In that case, the relationship is selected to be Vgon>Vr>Vgo f f and Vr-Vgoff≧2·Vd.

例えば、走査ラインS1に電圧Vgonを印加した時、
隣接する走査ラインS2に基準電圧Vrが印加され、他
の走査ライン83〜Snには電圧Vgoffが印加され
る。従って、走査ラインS1にゲートGが接続されたT
PTは、ゲート・ドレイン間に■gon−Vrが印加さ
れてオンとなり、データラインD1〜Dmに印加された
データ電圧が、オン状態のTPTを介して液晶セルに印
加されることになる。液晶セルは容量性であるから、印
加されたデータ電圧は、次の走査まで保持される。
For example, when voltage Vgon is applied to scan line S1,
A reference voltage Vr is applied to the adjacent scan line S2, and a voltage Vgoff is applied to the other scan lines 83 to Sn. Therefore, T with gate G connected to scan line S1
The PT is turned on by applying gon-Vr between the gate and drain, and the data voltage applied to the data lines D1 to Dm is applied to the liquid crystal cell through the TPT in the on state. Since the liquid crystal cell is capacitive, the applied data voltage is held until the next scan.

この時、走査ラインSt、S2以外の走査ラインS3〜
SnにゲートGが接続されたTPTは、ゲート・ドレイ
ン間にVgof f−Vgof f=0が印加されるか
らオフ状態を継続する。又走査ラインS2にゲートGが
接続されたTPTは、ゲート・ドレイン間にVr−Vg
orfが印加されるが、オフ状態を継続するように電圧
値を選定するものであり、又オン状態となったとしても
、次に走査ラインS2に電圧Vgonを印加してこのT
PTをオンとするものであるから、表示内容に及ぼす影
響は無視できるものとなる。
At this time, scanning lines S3 to S3 other than scanning lines St and S2
The TPT whose gate G is connected to Sn continues to be in the off state because Vgof f - Vgof f=0 is applied between the gate and the drain. In addition, the TPT whose gate G is connected to the scanning line S2 has Vr-Vg between the gate and drain.
orf is applied, but the voltage value is selected so that the off state continues, and even if it becomes an on state, next, voltage Vgon is applied to the scanning line S2 to maintain this T.
Since the PT is turned on, the effect on the displayed content can be ignored.

前述のように、電圧Vrと電圧Vgonとからなるパル
スを走査ライン81〜Snに印加し、それに対応してデ
ータラインD1〜Dmに表示データに従ったデータ電圧
を印加することにより、表示データに従った文字1図形
を表示することができる。
As described above, by applying a pulse consisting of the voltage Vr and the voltage Vgon to the scanning lines 81 to Sn, and correspondingly applying a data voltage according to the display data to the data lines D1 to Dm, the display data is changed. It is possible to display one character and one figure according to the following.

〔発明が解決しようとする問題点〕 前述のように、ゲート接続型対向マトリクス構成のアク
ティブマトリクス型表示装置に於いては、走査ライン8
1〜SnとデータラインD1〜Dmとの交点対応のTP
Tを総て同一特性とすることは容易でないものである。
[Problems to be Solved by the Invention] As described above, in an active matrix display device having a gate-connected facing matrix configuration, the scanning line 8
TP corresponding to the intersection of 1 to Sn and data lines D1 to Dm
It is not easy to make all T's have the same characteristics.

第6図はTPTの特性説明図であり、横軸はTPTのゲ
ートバイアス電圧Vgd、縦軸はドレイン電流1dsを
示し、IonはTPTをオン状態とした時に流れる例え
ば10−”Aの標準電流であり、又1offはTPTを
オフ状態とした時に流れる例えば10−■Aの標準リー
ク電流である。
FIG. 6 is a characteristic diagram of the TPT, where the horizontal axis shows the gate bias voltage Vgd of the TPT, the vertical axis shows the drain current 1 ds, and Ion is the standard current of, for example, 10-''A that flows when the TPT is turned on. 1off is a standard leakage current of, for example, 10-■A that flows when the TPT is turned off.

実線曲線aに示す特性のTPTの場合に、ゲートバイア
ス電圧VgdをOvとして、TPTをオフ状態とした時
は、標準リーク電流1off以下のリーク電流となるか
ら、液晶セルに印加されて保持されているデータ電圧は
、次の走査まで保持されることになるが、点線曲線すに
示す特性のTPTの場合は、ゲートバイアス電圧をOv
としてオフとしても、標準リーク電流Ioff以上のリ
ーク電流が流れるから、液晶セルに印加されたデータ電
圧は次の走査までに比較的急速に低下し、表示内容が変
化することになる。
In the case of a TPT with the characteristics shown in the solid curve a, when the gate bias voltage Vgd is set to Ov and the TPT is turned off, the leakage current is less than the standard leakage current 1off, so it is applied to the liquid crystal cell and held. However, in the case of a TPT with the characteristics shown in the dotted line curve, the gate bias voltage is set to Ov.
Even if it is turned off, a leakage current greater than the standard leakage current Ioff flows, so the data voltage applied to the liquid crystal cell decreases relatively rapidly until the next scan, resulting in a change in the display content.

このような実線曲線aと点線曲線すとに示すような闇値
特性のTPTが混在しているアクティブマトリクス型表
示装置に於いては、画素間の表示特性のばらつきにより
表示品質が低下することになる。又走査ライン対応に閾
値特性の異なるTPTが接続されている場合に、闇値特
性の相違に従って走査ライン毎に印加電圧を設定して、
TPTの闇値特性のばらつきを補正することが考えられ
るが、多数の走査ライン対応にこのような手段を施すこ
とは実用上困難である。
In an active matrix display device in which TPTs with dark value characteristics such as those shown by the solid line curve a and the dotted line curve S coexist, display quality will deteriorate due to variations in display characteristics between pixels. Become. In addition, when TPTs with different threshold characteristics are connected corresponding to scanning lines, the applied voltage is set for each scanning line according to the difference in dark value characteristics.
Although it is possible to correct variations in the dark value characteristics of TPT, it is practically difficult to apply such a means to accommodate a large number of scanning lines.

本発明は、スイッチング素子の闇値のばらつきによる問
題を解決することを目的とするものである。
The present invention aims to solve problems caused by variations in the dark values of switching elements.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のアクティブマトリクス型表示装置は、走査ライ
ン対応に導電型の異なるスイッチング素子を用いたもの
であり、第1図を参照して説明する。
The active matrix display device of the present invention uses switching elements of different conductivity types corresponding to scanning lines, and will be explained with reference to FIG.

対向配置した一方と他方との基板にそれぞれ走査ライン
1とデータライン2とを直交するように設け、走査ライ
ン1の隣接する一方の走査ラインにスイッチング素子3
のゲートGを接続し、他方の走査ラインにドレインDを
接続し、ソースSをデータライン2と対向する電極に接
続し、この電極とデータライン2との間に表示媒体を充
填した表示セル4を形成したゲート接続型対向マトリク
ス構成のアクティブマトリクス型表示装置に於いて、走
査ライン1の奇数番にゲートGを接続したスイッチング
素子3と、偶数番にゲートGを接続したスイッチング素
子3との導電型を、一方はp型、他方はn型とするよう
に反対とし、データドライバ6からデータライン2に表
示データに従ったデータ電圧を印加し、走査ドライバ5
からスイッチング素子3の導電型に対応した極性の走査
電圧パルスを印加するものである。
A scanning line 1 and a data line 2 are provided perpendicularly on one and the other substrates arranged to face each other, and a switching element 3 is provided on one scanning line adjacent to the scanning line 1.
A display cell 4 in which the gate G of the cell is connected, the drain D is connected to the other scanning line, the source S is connected to an electrode facing the data line 2, and a display medium is filled between this electrode and the data line 2. In an active matrix display device having a gate-connected facing matrix configuration, electrical conduction between switching elements 3 having gates G connected to odd-numbered scan lines 1 and switching elements 3 having gates G connected to even-numbered scan lines 1 The types are reversed such that one is p type and the other is n type, and a data voltage according to the display data is applied from the data driver 6 to the data line 2, and the scanning driver 5
A scanning voltage pulse having a polarity corresponding to the conductivity type of the switching element 3 is applied from the switching element 3 to the switching element 3.

〔作用〕[Effect]

導電型が反対のスイッチング素子3の闇値特性は正負反
対となるものであり、例えば、走査ライン1の奇数番に
ゲートGが接続されたスイッチング素子3をp型とする
と、偶数番にゲートGが接続されたスイッチング素子3
をn型とすることになる。そこで、非選択時にp型スイ
ッチング素子のゲートに正の電圧、n型スイッチング素
子のゲートに負の電圧を印加することで、p型スイッチ
ング素子のゲート−ドレイン(w n型スイッチング素
子のゲート)に正極性電圧が、又n型スイッチング素子
のゲート−ドレイン<=p型ススイツチング素子ゲート
)に負極性の電圧が印加される為、p、n型スイッチン
グ素子はそれぞれ確実にオフ状態となる。
The dark value characteristics of the switching elements 3 having opposite conductivity types are opposite in positive and negative. For example, if the switching element 3 with the gate G connected to the odd numbered number of the scanning line 1 is p type, the gate G is connected to the even numbered number of the scanning line 1. switching element 3 connected to
is assumed to be n-type. Therefore, by applying a positive voltage to the gate of the p-type switching element and a negative voltage to the gate of the n-type switching element when it is not selected, the gate-drain of the p-type switching element (w gate of the n-type switching element) Since a positive polarity voltage is applied and a negative polarity voltage is applied to the gate-drain of the n-type switching element (<= the gate of the p-type switching element), the p-type and n-type switching elements are respectively turned off reliably.

そして、p型とn型とのスイッチング素子の闇値のばら
つき、或いは同一導電型のスイッチング素子の闇値のば
らつきがあっても、奇数番と偶数番とに交互に導電型の
異なるスイッチング素子を接続していることにより、次
の走査までの間は、確実にオフ状態に゛制御することが
できる。
Even if there are variations in the dark values of p-type and n-type switching elements, or variations in the dark values of switching elements of the same conductivity type, switching elements of different conductivity types are alternately placed between odd and even numbers. By being connected, it is possible to reliably control the off state until the next scan.

〔実施例〕〔Example〕

以下図面を参照して本発明の実施例について詳細に説明
する。
Embodiments of the present invention will be described in detail below with reference to the drawings.

第2図は本発明の要部説明図であり、一方の基板に形成
した走査ライン81〜Snの奇数番にp型の薄膜トラン
ジスタ(以下「nTFTJと略称する)のゲートGを接
続し、そのドレインDを走査ライン81〜Snの偶数番
に接続し、ソースSを電極Pに接続し、又偶数番にn型
の薄膜トランジスタ(以下rnTFTJと略称する)の
ゲートGを接続し、そのドレインDを走査ライン81〜
Snの奇数番に接続し、ソースSを電極Pに接続し、電
極Pに対向する電極としてのデータラインD1〜Dmを
他方の基板に形成し、データラインD1〜Dmと電極P
との間に表示媒体として液晶を充填して液晶セルとする
ものである。
FIG. 2 is an explanatory diagram of the main part of the present invention, in which the gate G of a p-type thin film transistor (hereinafter abbreviated as "nTFTJ") is connected to the odd numbered scanning lines 81 to Sn formed on one substrate, and the drain thereof is D is connected to the even numbered scan lines 81 to Sn, the source S is connected to the electrode P, and the gate G of an n-type thin film transistor (hereinafter abbreviated as rnTFTJ) is connected to the even numbered line, and its drain D is scanned. Line 81~
The source S is connected to the odd numbered Sn, the source S is connected to the electrode P, data lines D1 to Dm as electrodes facing the electrode P are formed on the other substrate, and the data lines D1 to Dm and the electrode P are connected to each other.
A liquid crystal cell is formed by filling liquid crystal as a display medium between the two.

nTFT及びpTFTは、従来のTPTを形成する場合
と同様に形成することができるものであり、例えば、一
方の基板上にアモルファスシリコン層を形成したトラン
ジスタ領域に、nTFTはソースSとドレインDとの領
域に例えば燐(P)をドープしてn″領域形成し、又p
TFTはソースSとドレインDとの領域に例えば硼素(
B)をドープしてp”fiJ[域を形成し、ソースSと
ドレインDとの間に絶縁層を形成し、全面に金属層を形
成した後、ゲートGと走査ラインS1〜Snと電極Pと
それらの接続回路とをパターニングにより形成し、第2
図に示すような接続構成を製作することができる。
nTFTs and pTFTs can be formed in the same way as forming conventional TPTs. For example, in a transistor region where an amorphous silicon layer is formed on one substrate, an nTFT is formed between a source S and a drain D. For example, the region is doped with phosphorus (P) to form an n'' region, and the p
In the TFT, for example, boron (
B) is doped to form a p"fiJ region, an insulating layer is formed between the source S and the drain D, and a metal layer is formed on the entire surface, and then the gate G, scanning lines S1 to Sn and the electrode P are formed. and their connection circuits are formed by patterning, and the second
A connection configuration as shown in the figure can be produced.

第3図はTPTの特性説明図で、第6図に対応したもの
で、曲線Aは、n T F Tの闇値特性、曲線Bはp
TFTの閾値特性を示す。従って、奇数番の走査ライン
に+2V、偶数番の走査ラインに一2vを印加すると、
pTFTのゲート・ドレイン間に+4vが印加され、n
TFTのゲート・ドレイン間に一4vが印加されること
になり、pTFT、nTFTは、何れも標準リーク電流
1off以下の無視できる程度のリーク電流となる。即
ち、確実にオフ状態とすることができる。即ち、闇値特
性のばらつきがあっても、走査電圧パルスを印加する時
以外は、確実にオフ状態として、リーク電流を無視でき
る程度とし、表示品質を向上させることができる。換言
すれば、製造歩留りを向上することができる。
Figure 3 is an explanatory diagram of the characteristics of TPT, which corresponds to Figure 6, where curve A is the dark value characteristic of n T F T and curve B is the dark value characteristic of p
The threshold characteristics of TFT are shown. Therefore, if +2V is applied to the odd-numbered scanning lines and -2V is applied to the even-numbered scanning lines,
+4v is applied between the gate and drain of pTFT, and n
-4V is applied between the gate and drain of the TFT, and both the pTFT and nTFT have a standard leakage current of 1off or less, which is negligible. That is, it can be reliably turned off. That is, even if there are variations in the dark value characteristics, the display quality can be improved by ensuring that the off-state is maintained except when applying the scanning voltage pulse, and the leakage current is negligible. In other words, manufacturing yield can be improved.

第4図は本発明の実施例の駆動波形説明図であり、(a
)はデータ電圧パルス、(b)〜(e)は走査ラインに
接続されたpTFT、nTFTのゲートGに印加するパ
ルス波形の一例を示すものである。データ電圧パルスは
フレーム毎に+Vdと−Vd(例えば+4V、−4V)
とに極性を反転して、走査ラインに沿って総て同一のデ
ータ書込みを行う場合を示し、又pTFTのゲートG、
即ち奇数番の走査ラインに印加する走査電圧パルスは、
(b)、 (d)に示すように、pTFTをオフとする
為の電圧VPoff(例えば+10■)と、基準電圧V
Pr(例えばOV)と、オンとする為の電圧VPon(
例えば−TV)とからなり、nTFTのゲートG即ち偶
数番の走査ラインに印加する走査電圧パルスは、(C)
、 (e)に示すように、nTFTをオフとする為の電
圧VNoff(例えば−10v)と、基準電圧VNr 
(例えばOV)と、オンとする為の電圧VNon (例
えば+7V)とからなるものである。
FIG. 4 is an explanatory diagram of drive waveforms in an embodiment of the present invention, (a
) shows a data voltage pulse, and (b) to (e) show examples of pulse waveforms applied to the gates G of pTFT and nTFT connected to the scanning line. Data voltage pulses are +Vd and -Vd (e.g. +4V, -4V) for each frame.
This shows the case where the same data is written all along the scanning line by reversing the polarity, and the gate G of the pTFT,
In other words, the scanning voltage pulses applied to the odd numbered scanning lines are:
As shown in (b) and (d), the voltage VPoff (for example +10■) for turning off the pTFT and the reference voltage V
Pr (for example, OV) and the voltage VPon for turning on (
For example, -TV), and the scanning voltage pulse applied to the gate G of the nTFT, that is, the even numbered scanning line, is (C)
, As shown in (e), the voltage VNoff (e.g. -10v) for turning off the nTFT and the reference voltage VNr
(for example, OV) and a voltage VNon (for example, +7V) for turning on.

例えば、第2図に於ける奇数番の走査ラインS1に、時
間t1に於けるように電圧VPon(−7V)を印加し
、隣接する走査ラインS2に基準電圧VNr (OV)
を印加し、他の奇数番の走査ラインニ電圧VPo f 
f  (+I GV) 、偶数番の走査ラインに電圧V
No f f  (−10V)を印加すると、走査ライ
ンS1にゲートGが接続されたpTFTは、ゲート・ド
レイン間にVPon−VNr=−7Vが印加されてオン
となる。又走査ラインS2にゲートGが接続されたnT
FTは、ゲート・トイL/7間ニVNr−VPo f 
f =−I QVが印加されるからオフとなる。又他の
奇数番の走査ラインにゲートGが接続されたpTFTは
、VPof f−VNoff=+10V−(−10V”
) −+20Vが印加されて確実にオフとなる。又他の
偶数番の走査ラインにゲートGが接続されたnTFTは
、VNof f−VPof f=−LOV−10V=−
20Vが印加されて確実にオフとなり、オフ状態に於け
るリーク電流は無視できる程度にすることができる。
For example, the voltage VPon (-7V) is applied to the odd-numbered scanning line S1 in FIG. 2 at time t1, and the reference voltage VNr (OV) is applied to the adjacent scanning line S2.
is applied to the other odd-numbered scanning lines, and the voltage VPo f
f (+I GV), voltage V on even numbered scan lines
When No f f (-10V) is applied, the pTFT whose gate G is connected to the scanning line S1 is turned on by applying VPon-VNr=-7V between the gate and drain. Also, the gate G is connected to the scanning line S2.
FT is between gate and toy L/7.
Since f = -I QV is applied, it is turned off. In addition, the pTFT whose gate G is connected to the other odd-numbered scanning line has a voltage of VPof f−VNoff=+10V−(−10V”
) −+20V is applied to ensure that it is turned off. In addition, the nTFT whose gate G is connected to the other even-numbered scanning line has VNof f-VPof f=-LOV-10V=-
20V is applied to ensure that it is turned off, and the leakage current in the off state can be made negligible.

又時間t2に於いては、奇数番の走査ラインS1に電圧
VPoffが印加され、その時間t2内の時間t3に偶
数番の走査ラインS2に電圧VNonが印加され、且つ
奇数番の走査ラインS3に電圧VPrが印加されるから
、時間t3に於いては、走査ラインS1にゲートGが接
続されたpTFTは、ケート・トレイン間にVPoff
−VNon=+10V−7V=+3Vが印加されるから
確実にオフとなる。又走査ラインS2にゲートGが接続
されたnTFTは、ゲート・ドレイン間にVNon−V
Pr=+7Vが印加されてオンとなる。又走査ラインS
3にゲートGが接続されたpTFTは、ゲート・ドレイ
ン間にVPr−VN。
At time t2, voltage VPoff is applied to odd-numbered scanning lines S1, and at time t3 within that time t2, voltage VNon is applied to even-numbered scanning lines S2, and at the same time, voltage VNon is applied to odd-numbered scanning lines S3. Since the voltage VPr is applied, at time t3, the pTFT whose gate G is connected to the scanning line S1 has VPoff between the gate and the train.
Since -VNon=+10V-7V=+3V is applied, it is surely turned off. In addition, the nTFT whose gate G is connected to the scanning line S2 has VNon-V between the gate and drain.
Pr=+7V is applied and turned on. Also, scanning line S
The pTFT with gate G connected to 3 has VPr-VN between the gate and drain.

ff=+10Vが印加されてオフとなる。又他の奇数番
の走査ラインにゲートGが接続されたpTFTは、ゲー
ト・ドレイン間に+20Vが印加され、又他の偶数番の
走査ラインにゲートGが接続されたnTFTは、ゲート
・ドレイン間に一20Vが印加されるから、それぞれ闇
値特性に多少のばらつきがあっても確実にオフとなり、
リーク電流は無視できる程度にすることができる。
ff=+10V is applied and turned off. In addition, +20V is applied between the gate and drain of pTFTs whose gates G are connected to other odd-numbered scan lines, and +20V is applied between the gate and drain of nTFTs whose gates G are connected to other even-numbered scan lines. Since -20V is applied to each, even if there is some variation in the dark value characteristics, it will definitely turn off.
Leakage current can be made negligible.

以下同様に時間t4に於いても前述の動作が繰り返され
て、データラインD1〜Dmに印加されたデータ電圧が
、オン状態となったpTFT、nTFTを介して液晶セ
ルに加えられる。
Thereafter, the above-described operation is similarly repeated at time t4, and the data voltages applied to the data lines D1 to Dm are applied to the liquid crystal cell via the pTFT and nTFT that are in the on state.

又第1図に示すように、走査ドライバ5を走査ライン1
の奇数番側と偶数番側とに分けて設けることにより、奇
数番の走査ラインにpTFTのゲートGを接続し、偶数
番の走査ラインにnTFTのゲートGを接続した場合に
於いて、奇数番側の走査ドライバから第4図の(b)、
 (d)に示すようなVPof f、VPr、VPon
の電圧からなる走査電圧パルスを順次出力し、偶数番側
の走査ドライバから第4図の(C1,(@i)に示すよ
うなVNo f f。
Further, as shown in FIG. 1, the scan driver 5 is connected to the scan line 1.
By providing the odd numbered side and the even numbered side separately, when the gate G of the pTFT is connected to the odd numbered scanning line and the gate G of the nTFT is connected to the even numbered scanning line, the odd numbered side (b) of FIG. 4 from the side scanning driver,
VPof f, VPr, VPon as shown in (d)
VNo f f as shown in (C1, (@i) in FIG. 4) from the even-numbered scan driver.

VNr、VNonの電圧からなる走査電圧パルスを順次
出力する構成とすることにより、p、nチャネルのトラ
ンジスタからなるスイッチング素子を容易に制御するこ
とができる。
By sequentially outputting scanning voltage pulses consisting of voltages VNr and VNon, switching elements consisting of p-channel and n-channel transistors can be easily controlled.

本発明は、前述の実施例にのみ限定されるものではなく
、種々付加変更することができるものであり、インタレ
ース駆動も、第1図に於ける奇数番側の走査ドライバと
、偶数番側の走査ドライバとをフレーム毎に切替えて動
作させることにより、容易に行うことができる。
The present invention is not limited only to the above-mentioned embodiments, but can be modified in various ways, and the interlaced drive can also be performed by using the scanning drivers on the odd-numbered side and the scanning drivers on the even-numbered side in FIG. This can be easily done by switching and operating the scanning driver for each frame.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、ゲート接続型対向マト
リクス構成のアクティブマトリクス型表示装置に於いて
、奇数番の走査ライン1と偶数番の走査ライン1とにそ
れぞれゲートGが接続されたスイッチング素子3の導電
型を反対としたものであり、それによって、走査電圧パ
ルスの極性を反対として駆動するから、スイッチング素
子3の閾値特性にばらつきがあっても、オフ期間にはリ
ーク電流を無視できる程度に確実にオフ状態とすること
ができる。従って、製造歩留りを向上することができる
利点がある。
As described above, the present invention provides an active matrix display device having a gate-connected facing matrix configuration, in which switching elements each having a gate G connected to an odd-numbered scanning line 1 and an even-numbered scanning line 1 are provided. Since the conductivity type of switching element 3 is opposite to that of switching element 3, and the scanning voltage pulse is driven with the opposite polarity, even if there are variations in the threshold characteristics of switching element 3, the leakage current can be ignored during the off period. can be reliably turned off. Therefore, there is an advantage that manufacturing yield can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の原理説明図、第2図は本発明の実施例
の要部説明図、第3図はTPTの特性説明図、第4図は
本発明の実施例の駆動波形説明図、第5図は従来例の要
部説明図、第6図はTPTの特性説明図である。 1は走査ライン、2はデータライン、3はスイッチング
素子、4は表示セル、5は走査ドライバ、6はデータド
ライバ、Gはゲート、Dはドレイン、Sはソースである
Fig. 1 is an explanatory diagram of the principle of the present invention, Fig. 2 is an explanatory diagram of main parts of an embodiment of the present invention, Fig. 3 is an explanatory diagram of TPT characteristics, and Fig. 4 is an explanatory diagram of drive waveforms of an embodiment of the invention. , FIG. 5 is an explanatory diagram of the main parts of the conventional example, and FIG. 6 is an explanatory diagram of the characteristics of TPT. 1 is a scan line, 2 is a data line, 3 is a switching element, 4 is a display cell, 5 is a scan driver, 6 is a data driver, G is a gate, D is a drain, and S is a source.

Claims (1)

【特許請求の範囲】 対向配置した一方と他方との基板にそれぞれ走査ライン
(1)とデータライン(2)とを直交するように設け、
前記走査ライン(1)の隣接する一方の走査ラインにス
イッチング素子(3)のゲート(G)を接続し、他方の
走査ラインに該スイッチング素子(3)のドレイン(D
)を接続し、且つソース(S)を前記データラインと対
向する電極に接続したゲート接続型対向マトリクス構成
のアクティブマトリクス型表示装置に於いて、前記走査
ライン(1)の奇数番にゲート(G)を接続したスイッ
チング素子(3)と、偶数番にゲートを接続したスイッ
チング素子(3)との導電型を反対とした ことを特徴とするアクティブマトリクス型表示装置。
[Claims] A scanning line (1) and a data line (2) are provided on one and the other substrates arranged to be orthogonal to each other, respectively,
The gate (G) of the switching element (3) is connected to one of the adjacent scanning lines (1), and the drain (D) of the switching element (3) is connected to the other scanning line.
), and the source (S) is connected to the electrode facing the data line. 1.) An active matrix type display device characterized in that a switching element (3) having a gate connected thereto and a switching element (3) having an even-numbered gate connected thereto have opposite conductivity types.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012014020A (en) * 2010-07-01 2012-01-19 Hitachi Displays Ltd Display apparatus

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