JPH01159547U - - Google Patents

Description

【図面の簡単な説明】

第１図〜第３図は第１の考案の第１〜第３の実
施例を示す回路図、第４図は第２の考案の実施例
を示す回路図、第５図は第３の考案の実施例を示
す回路図、第６図は従来回路を示す回路図である
。 ２…増幅器、３…出力トランジスタ、４，７…
抵抗、５…フイードバツク抵抗、６…制御トラン
ジスタ、８…コンデンサ。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 出力トランジスタを有する電流出力回路に
   おいて、前記出力トランジスタが直列に接続され
   、ベースに遅れ回路が接続され、電源投入時また
   は電源瞬断時に遅れ時間をもつてオンする制御用
   トランジスタを備えた突入電流制限回路。 (2) デジタル量をアナログ量に変換するための
   Ｄ／Ａ変換用フイルタと、このＤ／Ａ変換用フイ
   ルタに生じた電位を増幅する増幅器と、この増幅
   器の出力を電流に変換する出力トランジスタとに
   より構成されたデジタル／アナログ出力電流回路
   において、前記Ｄ／Ａ変換用フイルタに直列また
   は並列に接続され、電源投入時にオフまたはオン
   となるように遅れ回路により制御されるスイツチ
   素子を備えた突入電流制限回路。 (3) 演算増幅器と出力トランジスタとにより構
   成された電圧電流変換回路において、電源投入、
   瞬断時に遅れ回路により前記出力トランジスタの
   ベースを短絡または開放とするスイツチ素子を備
   えた突入電流制限回路。