JPH01155440A - System for testing computer system - Google Patents
System for testing computer systemInfo
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- JPH01155440A JPH01155440A JP62314015A JP31401587A JPH01155440A JP H01155440 A JPH01155440 A JP H01155440A JP 62314015 A JP62314015 A JP 62314015A JP 31401587 A JP31401587 A JP 31401587A JP H01155440 A JPH01155440 A JP H01155440A
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Landscapes
- Storage Device Security (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の命令処理装置が一つの記憶装置を共有
する形のマルチプロセッサシステムにおいて、計算機シ
ステムを稼働させつつ、その一部の構成要素のテストを
行う際に有効な、テスト用として使用している記憶エレ
メントと、テスト用として使用していない記憶エレメン
トとの間の記憶保護を行う手段を持つ計算機システムの
テスト方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention is directed to a multiprocessor system in which a plurality of instruction processing units share a single storage device, while operating the computer system. The present invention relates to a test method for a computer system having means for protecting storage between a storage element used for testing and a storage element not used for testing, which is effective when testing elements.
計算機システムの普及にともない、システムの高信頼化
に対する要求が高まってきている。また、各種のオンラ
インシステムや、ＶＡＮ等の発達により、２４時間無停
止のシステム運用への要求も高まっている。このような
状況から、障害への対処を、通常の運転を停止すること
なく行う並行保守技術が開発されてきた。この並行保守
技術のひとつとして、複数の命令処理装置が一つの記憶
装置を共有する形のマルチプロセッサシステムにおいて
、計算機システム全体としては通常の処理業務を継続し
ながら、一部の命令処理装置と、記憶装置の一部とを用
いてシステムを構成する一部の構成要素等のテストを行
う並行テストがある。しかしながら、この並行テストは
従来大型計算機では行われてこなかった。それは主に次
のような理由によると考えられる。With the spread of computer systems, the demand for higher system reliability is increasing. Furthermore, with the development of various online systems, VANs, etc., there is an increasing demand for 24-hour non-stop system operation. Under these circumstances, parallel maintenance techniques have been developed to deal with failures without stopping normal operation. As one of these parallel maintenance techniques, in a multiprocessor system where multiple instruction processing units share a single storage device, while the computer system as a whole continues normal processing operations, some instruction processing units There is a parallel test that tests some of the components that make up the system using a part of the storage device. However, this parallel testing has not traditionally been performed on large-scale computers. This is thought to be mainly due to the following reasons.
まず、技術的に次のような問題点がある。First, there are the following technical problems.
（１）計算機システムの一部の構成要素を用いてテスト
を行うことにより、残りの部分で動作している処理の性
能を低下させる可能性がある。(1) By performing a test using a part of the components of a computer system, there is a possibility that the performance of the processing operating in the remaining parts will be degraded.
（２）テストを行っている構成要素と１通常処理を行っ
ている構成要素との間の接続部に関連するテストは、通
常処理に影響を与えるため行えない。(2) Tests related to connections between a component being tested and a component undergoing normal processing cannot be performed because they would affect normal processing.
（３）テストを行っている構成要素が異常な動作をした
場合、通常業務を行っている構成要素の動作に支障を来
し、また記憶領域の内容を破壊する可能性がある。(3) If the component under test operates abnormally, it may interfere with the operation of the component performing normal operations and may destroy the contents of the storage area.
さらに、従来の計算機システムの状況として、（４）従
来、計算機システムは、命令処理装置を一台しか持たな
い単一プロセッサシステムが中心で、並行保守、並行テ
ストを行う必要がなかった。Furthermore, regarding the situation of conventional computer systems, (4) Conventionally, computer systems have mainly been uniprocessor systems having only one instruction processing unit, and there has been no need to perform parallel maintenance or parallel testing.
（５）大型計算機システムは性能と信頼性が第一であり
、その性能や信頼性を低下させる可能性のある並行保守
、並行テストは簡単には行えない。(5) Performance and reliability are paramount for large-scale computer systems, and parallel maintenance and tests that may degrade performance and reliability cannot be easily performed.
（６）計算機応用システムとしての大規模オンラインシ
ステムや、ＶＡＮ等がまだ未発達であり。(6) Large-scale online systems and VANs as computer application systems are still underdeveloped.
計算機を２４時間連続して運用する必要がなく、システ
ムを停止して保守を行う時間があった。There was no need to operate the computer continuously for 24 hours, and there was time to shut down the system for maintenance.
以上のような要因から、従来大型計算機システムにおけ
る並行保守、並行テストは行われておらず、計算機シス
テムの保守、テストにあたっては。Due to the above-mentioned factors, parallel maintenance and parallel testing have not been carried out on large-scale computer systems in the past.
システム全体を停止して行われていた。従って。This was done by stopping the entire system. Therefore.
従来の大型計算機においては、本発明に述べるような命
令処理装置や記憶装置エレメントの使用用途を示す表示
子は持たず、この状態での並行テストは、記憶領域の保
護ができないという点から実質的に不可能である。Conventional large-scale computers do not have indicators that indicate the usage of instruction processing units and storage elements as described in the present invention, and parallel testing in this state is practically impossible because the storage area cannot be protected. is impossible.
しかし、最初に述べたように、マルチプロセッサ化が進
み、２４時間無停止運転が普及してくると、複数台ある
命令処理装置の一部を用いて、残りの部分では通常処理
の稼働を続けながら計算機システムの一部の構成要素の
保守、テストを行う並行保守、並行テスト技術が要求さ
れる。この要求番ご応え、本発明では、並行テスト用な
ど記憶領域の使用用途を表示する表示子、並行テスト用
など命令処理装置の使用方とを表示する表示子とを具備
することにより、命令処理装置による記憶装置のアクセ
スにあたって、上記表示子を用いて使用用途によって制
御し、並行テストのＩＫ題の一つである、記憶領域の保
護を可能とする。However, as mentioned at the beginning, as multiprocessors progress and 24-hour non-stop operation becomes widespread, some of the multiple instruction processing units are used while the remaining parts continue to perform normal processing. However, concurrent maintenance and testing techniques are required to maintain and test some of the components of the computer system. In response to this request, the present invention is equipped with an indicator that displays the usage of the storage area, such as for parallel testing, and an indicator that displays the usage of the instruction processing device, such as for parallel testing. When accessing the storage device by the device, the indicator is used to control according to the purpose of use, making it possible to protect the storage area, which is one of the IK issues of parallel testing.
従来の計算機構成では、個々の命令処理装置や記憶装置
の用途を示す手段を持たないため、上に述べたような並
行テストを行った場合、テストを行っている構成要素が
異常な動作をした時に、通常業務を行っている構成要素
の動作に支障を来し。Conventional computer configurations do not have a means to indicate the use of individual instruction processing units or storage devices, so when performing parallel tests such as those described above, it is possible to detect abnormal behavior of the components being tested. At times, the operation of components performing normal operations may be disrupted.
若しくは通常業務によって使用している記憶領域の内容
を破壊する可能性があるという問題点があった。また逆
に、テストを行っていない構成要素が異常なＶ」作をし
、並行テストを行っている構成要素の動作に支障を来し
たり、並行テストによって使用している記憶領域の内容
を破壊する可能性もある。Alternatively, there is a problem that the contents of the storage area used for normal business may be destroyed. Conversely, components that are not being tested may perform abnormal "V" operations, interfering with the operation of components that are being tested in parallel, or destroying the contents of the storage area that is being used by the parallel tests. There is a possibility that it will.
上記問題点を解決するため、本発明では次の二つの手段
を設ける。In order to solve the above problems, the present invention provides the following two means.
（１）命令処理装置及び記憶装置を構成する各記憶エレ
メントの使用用途を示す表示子。特にそれらが通常処理
業務に使用されているか並行テスト用に使用されている
かを区別する。(1) An indicator indicating the intended use of each storage element constituting the instruction processing device and storage device. In particular, distinguish whether they are used for normal processing tasks or for parallel testing.
（２）各命令処理装置から記憶装置へ出されるアクセス
要求をモニタし、テスト用命令処理装置からは記憶装置
を構成するテスト用記憶エレメントに対してのみアクセ
スを許可し１通常業務用命令処理装置からは記憶装置を
構成する通常業務用記憶エレメントに対してのみアクセ
スを許可する記憶装置アクセス制御機端。(2) Monitor access requests issued from each instruction processing device to the storage device, and allow test instruction processing devices to access only the test storage elements that constitute the storage device. A storage device access control device that allows access only to the storage elements for normal business use that make up the storage device.
以後、並行テストに使用する命令処理装置、及び並行テ
ストに使用する記憶エレメントはテストモードにあると
呼ぶこととする。テストモードを示す表示子は各命令処
理装置、及び記憶装置を構成する各記憶エレメント対応
に存在し、例えば一つのビットのオン／オフによりテス
トモードにあるか否かを表示する。一方、記憶装置アク
セス制御機構は、各命令処理装置から記憶装置に対して
出されるアクセス要求の処理時において、アクセス要求
を出した命令処理装置がテストモードであったか否かを
表示する信号を、アクセスしようとしている記憶エレメ
ントがテストモードであるか否かを表示する信号と比較
し、テストモードの命令処理装置からはテストモードの
記憶エレメントのみを、非テストモードの命令処理装置
からは非テストモードの記憶エレメントのみをアクセス
可能とし、異なったモード間のアクセスが発生した場合
にはアクセスが許可されていない旨を１例えば割込み等
の方法により命令処理装置に連絡する。Hereinafter, the instruction processing device used for parallel testing and the storage element used for parallel testing will be referred to as being in test mode. An indicator indicating the test mode exists for each instruction processing device and each storage element constituting the storage device, and indicates whether or not it is in the test mode by turning on/off one bit, for example. On the other hand, when processing an access request issued from each instruction processing device to the storage device, the storage device access control mechanism transmits a signal indicating whether or not the instruction processing device that issued the access request is in test mode. The instruction processing device in test mode selects only the storage element in test mode, and the instruction processing device in non-test mode selects the storage element in non-test mode. Only the storage element is made accessible, and when access between different modes occurs, the fact that access is not permitted is notified to the instruction processing device by a method such as an interrupt.
以下、図面を用いて１本発明の一実施例を説明する。第
１図は本発明の全体構成を示す概念図である。この図は
、４台の命令処理装置と一台の共有された記憶装置を持
つ密結合マルチプロセッサシステムを示している０図に
おいて、１０１ａ〜１０１ｄは本実施例における計算機
システムを構成する命令処理装置、１０２はシステム制
御装置、１０３は記憶装置、１０４ａ 〜１０４ｉは記
憶装置を構成する記憶エレメントである。１０５ａ〜１
０５ｄは各命令処理装置の使用用途を示す表示子、１０
６は各記憶エレメントの使用用途を示す表示子を含む記
憶エレメント制御レジスタ群、１０７は表示子の示す値
によって記憶エレメントアクセスの可否を決める記憶装
置アクセス制御機構である。まず、計算機システム上で
動作しているオペレーティングシステムは、後に説明す
る命令を用いて特定の処理装置の用途を通常の処理用か
ら並行テスト用に変更する０本実施例においては、使用
用途としては通常業務と並行テストのみを考え、これら
の使用用途をモードと呼び、この命令によって使用用途
を決定（変更）することを、モードを決める（変更する
）と呼ぶこととする。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a conceptual diagram showing the overall configuration of the present invention. This figure shows a tightly coupled multiprocessor system having four instruction processing units and one shared storage device. In FIG. , 102 is a system control device, 103 is a storage device, and 104a to 104i are storage elements constituting the storage device. 105a-1
05d is an indicator indicating the purpose of use of each instruction processing device; 10
Reference numeral 6 denotes a group of storage element control registers including indicators indicating the purpose of use of each storage element, and 107 a storage device access control mechanism that determines whether or not the storage element can be accessed based on the value indicated by the indicator. First, the operating system running on the computer system changes the purpose of a specific processing unit from normal processing to parallel testing using instructions that will be explained later. Considering only normal work and parallel testing, these usages are called modes, and determining (changing) the usage with this command is called determining (changing) the mode.
このモードの変更は、表示子１０５ａ”ｄの対応するも
のの値を変更することによって行われる。This mode change is performed by changing the value of the corresponding indicator 105a''d.
また、オペレーティングシステムは、記憶エレメントを
事前に調査し、並行テストに使用可能なエレメントを検
索し、通常処理による使用を停止し、オフラインにした
上でそのモードを変更する。この変更は後に説明する命
令を用い、記憶エレメント制御レジスタ内の値を変更す
ることによって行われる。一方、命令処理装置から記憶
エレメントに対するアクセス要求が発行されると、記憶
装置アクセス制御機構は、そのアクセス要求を発行した
命令処理装置のモードと、アクセス要求先の記憶エレメ
ントのモードとを比較し、同じモードであればアクセス
を許可し、異なったモードであればアクセスを禁止する
。The operating system also proactively examines storage elements, searches for elements that can be used for parallel testing, stops using them for normal processing, takes them offline, and changes their mode. This modification is accomplished by modifying the values in the storage element control registers using instructions described below. On the other hand, when an instruction processing device issues an access request to a storage element, the storage device access control mechanism compares the mode of the instruction processing device that issued the access request with the mode of the storage element to which the access request is made, Access is permitted if the mode is the same, and access is prohibited if the mode is different.
第２図は、先の説明に用いた命令処理装置のモード変更
命令の一仕様例を示した説明図である。FIG. 2 is an explanatory diagram showing an example of the specification of the mode change command of the command processing device used in the above description.
図において、２０１は命令処理装置モード変更命令、２
０１ａは命令コード、２０１ｂは第１オペランド、２０
１ｃは第２オペランド、２０２は命令処理装置を選択す
るセレクタ、２０３ａ〜２０３ｄは各命令処理装置に対
応した使用用途表示子である。第１オペランドは、命令
中の値によって、命令処理装置の使用用途（モード）を
指定し、第２オペランドは、モード変更を行う命令処理
装置の処理装置番号を指定する。命令中の斜線部につい
てはその値を無視する６本命令が発行されると、第２オ
ペランドで指定された処理装置番号を持つ命令処理装置
のモード表示子の値が、第１オペランドで指定した値に
変更される。本実施例では、この命令を発行した命令処
理装置が、自分自身のモードを変更する場合も特にチエ
ツクしない。In the figure, 201 is an instruction processing device mode change command;
01a is the instruction code, 201b is the first operand, 20
1c is a second operand, 202 is a selector for selecting an instruction processing device, and 203a to 203d are usage indicators corresponding to each instruction processing device. The first operand specifies the purpose of use (mode) of the instruction processing device according to the value in the instruction, and the second operand specifies the processing device number of the instruction processing device whose mode is to be changed. The value of the shaded part in the instruction is ignored.6 When an instruction is issued, the value of the mode indicator of the instruction processing device with the processing device number specified by the second operand is changed to the value specified by the first operand. changed to the value. In this embodiment, no particular check is made even if the instruction processing device that issued this instruction changes its own mode.
第３図は、先の説明に用いた記憶エレメントのモード変
更命令の一仕様例を示した説明図である。FIG. 3 is an explanatory diagram showing an example of the specification of the storage element mode change instruction used in the above description.
図において、３０１は記憶エレメントモード変更命令、
３０１ａは命令コード、３０１ｂは第１オペランド、３
０１ｃは第２オペランド、３０２は汎用レジスタ群、３
０２ｊは第２オペランドレジスタ、３０３は記憶エレメ
ント制御レジスタ、３０３ｊは記憶エレメント制御レジ
スタ中の記憶ニレメン１一番号表示部、３０３ｊｍは記
憶エレメント制御レジスタ中のモード表示部である。第
１オペランドは、命令中の値によって、記憶エレメント
の使用用途（モード）を指定し、第２オペランドは、モ
ード変更を行う記憶エレメント中に含まれる絶対アドレ
スを示す汎用レジスタ番号を指定する。命令中の斜線部
についてはその値を無視する。本命令が発行されると、
第２オペランドレジスタで指定された絶対アドレスに対
応する記憶エレメント制御レジスタのモード表示部３Ｑ
３ｊｍの値が、第１オペランドで指定した値に変更され
る。In the figure, 301 is a storage element mode change command;
301a is the instruction code, 301b is the first operand, 3
01c is the second operand, 302 is a general-purpose register group, 3
02j is a second operand register, 303 is a storage element control register, 303j is a storage element 1 number display section in the storage element control register, and 303jm is a mode display section in the storage element control register. The first operand specifies the usage (mode) of the storage element by a value in the instruction, and the second operand specifies a general-purpose register number indicating an absolute address included in the storage element whose mode is to be changed. The values of the shaded parts in the command are ignored. Once this order is issued,
Mode display section 3Q of the storage element control register corresponding to the absolute address specified by the second operand register
The value of 3jm is changed to the value specified by the first operand.
第４図は、記憶エレメントの制御を行う記憶エレメント
制御レジスタの一構成例を示す構成図である。本実施例
においては、記憶エレメント制御レジスタは、各記憶エ
レメントと命令処理装置からみえる絶対アドレスとの対
応付けと、各記憶エレメントのモードとを規定する０図
において、４０１は各命令処理装置からみえる絶対アド
レスでマツピングされる論理的な記憶領域、４０１ａ〜
４０１ｉは記憶エレメントの大きさを持った記憶エレメ
ントに対応する記憶領域である。この領域を論理記憶ブ
ロックと呼ぶ。４０２は記憶エレメント制御レジスタ群
、４０２ａ〜４０２ｊは各記憶エレメント制御レジスタ
、４０３は記憶エレメント群即ち記憶装置、４０３ａ〜
４０ ：３ ｉは各記憶エレメント、４０４ａ〜４０４
１は各記憶エレメント制御レジスタの番号表示部、４０
４１ｍは記憶エレメント４０４１のモード表示部である
。FIG. 4 is a configuration diagram showing an example of the configuration of a storage element control register that controls storage elements. In this embodiment, the storage element control register defines the correspondence between each storage element and an absolute address visible to the instruction processing device, and the mode of each storage element. Logical storage areas mapped with absolute addresses, 401a~
401i is a storage area corresponding to a storage element having the size of the storage element. This area is called a logical storage block. 402 is a storage element control register group, 402a to 402j are each storage element control register, 403 is a storage element group, that is, a storage device, and 403a to 402j are storage element control registers.
40:3 i is each storage element, 404a to 404
1 is a number display section of each storage element control register, 40
41m is a mode display section of the storage element 4041.
本実施例では、システムの記憶装置は、命令処理装置か
らは−続きの絶対アドレスを持つ記憶領域と見える。記
憶領域の各論理記憶ブロックは、いづれかの記憶エレメ
ントに対応付けられており、各論理記憶ブロックと記憶
エレメントとの対応付けを記憶エレメント制御レジスタ
によって行う。In this embodiment, the storage device of the system appears to the instruction processing device as a storage area having consecutive absolute addresses. Each logical storage block in the storage area is associated with one of the storage elements, and the association between each logical storage block and the storage element is performed by a storage element control register.
即ち論理的記憶領域４０１を構成する各論理記憶ブロッ
クの各アドレスに対応して記憶エレメント制御レジスタ
４０４１が存在し、各レジスタにその記憶領域がどの記
憶エレメントに対応するかを示す記憶エレメント番号４
０４ｉｎが表示されている。さらに、各記憶エレメント
制御レジスタには、対応する記憶エレメントがいかなる
モードにあるかを示すモード表示部４０４１ｍがある。That is, a storage element control register 4041 exists corresponding to each address of each logical storage block constituting the logical storage area 401, and each register has a storage element number 4 indicating which storage element the storage area corresponds to.
04in is displayed. Furthermore, each storage element control register has a mode display section 4041m that indicates what mode the corresponding storage element is in.
第５図は、記憶装置アクセス制御機構の構成を示す構成
図である０図において、５０１はシステム制御装置、５
０２ａ〜５０２ｄは各命令処理装置のモード表示子、５
０３は記憶エレメント制御レジスタ群、５０４は命令処
理装置のモードと記憶エレメントのモードとを比較する
比較器、５０５はアクセスアドレスが記憶領域内にある
かを判定し、記憶領域外の場合にはアクセスを終了し命
令処理装置に連絡する判定回路、５０６は、各命令処理
装置からの記憶装置アクセス要求を逐次化する調停回路
、５０７，５０８，５０９，５１．０はセレクタ、５１
１，５１２はゲートである。また、ＬＳＩは各命令処理
装置からの記憶装置アクセス要求を連絡する信号線、Ｌ
５２は各命令処理装置からのアクセスデータを連絡する
信号線、Ｌ５３は各命令処理装置へアクセス不可を連絡
する信号線、Ｌ５４は各命令処理装置からアクセスアド
レスを連絡する信号線、Ｌ５５は各命令処理装置のモー
ドを設定する信号線である。さて、命令処理装置の一つ
から記憶装置アクセス要求が発生すると、その事実はア
クセス要求連絡線Ｌ５１によって連絡され、調停回路５
０６が各ゲートをアクセス要求中の命令処理装置からの
信号を受は付けるように設定する。判定回路５０５は、
Ｌ５４より連絡されたアクセスアドレスを検査し、記憶
領域外であれば、アクセス不可の旨を信号線Ｌ５９゜Ｌ
５３を通じてアクセス要求元の命令処理装置に連絡する
。アクセスアドレスが記憶領域内アドレスの場合、アク
セスアドレス比対応する記憶エレメント制御レジスタが
検索され、そのモード表示部の値が比較器５０４に送ら
れる。一方、アクセスを行っている命令処理装置のモー
ドは信号線Ｉ、５６によって表示子５０２より比較器５
０４に連絡され、この両者が比較される。比較の結果。FIG. 5 is a configuration diagram showing the configuration of a storage device access control mechanism. In FIG. 0, 501 is a system control device;
02a to 502d are mode indicators of each instruction processing device, 5
03 is a group of storage element control registers, 504 is a comparator that compares the mode of the instruction processing unit and the mode of the storage element, and 505 determines whether the access address is within the storage area, and if it is outside the storage area, the access is terminated. 506 is an arbitration circuit that serializes storage device access requests from each instruction processing device; 507, 508, 509, and 51.0 are selectors;
1,512 is a gate. The LSI also has a signal line, L, that communicates storage device access requests from each instruction processing device.
52 is a signal line that communicates access data from each instruction processing device, L53 is a signal line that communicates that access is prohibited to each instruction processing device, L54 is a signal line that communicates an access address from each instruction processing device, and L55 is a signal line that communicates each instruction This is a signal line that sets the mode of the processing device. Now, when a storage device access request is generated from one of the instruction processing devices, this fact is communicated through the access request communication line L51, and the arbitration circuit 5
06 sets each gate to accept a signal from an instruction processing device requesting access. The determination circuit 505 is
The access address communicated from L54 is inspected, and if it is outside the storage area, a signal line L59゜L indicates that access is not possible.
53 to the instruction processing device that is the source of the access request. If the access address is an address within the storage area, the storage element control register corresponding to the access address ratio is searched, and the value of the mode display section is sent to the comparator 504. On the other hand, the mode of the command processing device that is accessing is indicated by the signal line I, 56 to the comparator 5 from the indicator 502.
04 and the two are compared. Comparison results.
両モードが一致すれば、信号線Ｌ５８を通じてゲート５
１１，５１２が開けられ、アクセスアドレスに対応する
記憶エレメント制御レジスタの記憶エレメント番号表示
部の値と、アクセスデータが記憶装置１０３へ連絡され
、アクセスが行われる。If both modes match, gate 5 is connected through signal line L58.
11, 512 is opened, the value of the storage element number display part of the storage element control register corresponding to the access address and the access data are communicated to the storage device 103, and access is performed.
両モードが不一致であれば、記憶装置のアクセスは行わ
れず、その事実は信号線Ｌ５１０を通じて判定回路５０
５へ連絡され１判定回路を利用して、アクセス不可であ
った旨が信号線１，５９．Ｔ、５３を通じてアクセス要
求を出した命令処理装置に連絡される。If the two modes do not match, the storage device will not be accessed, and this fact will be communicated to the determination circuit 50 through the signal line L510.
5 is contacted, and using the 1 determination circuit, a signal line 1, 59 . The instruction processing device that issued the access request is notified through T.53.
以上の機構により、命令処理装置と記憶エレメントにモ
ードを定義し、同一モード間の記憶アクセスのみを許可
することによって１．１６行テスト時の記憶領域保護を
行うことが可能となる。アクセス不可時の連絡方法につ
いては、本実施例に述べたように、従来の記憶領域外ア
クセス時のインタフェースを利用することにより、プロ
グラム割込みによって不当領域アクセスを連絡すること
が可能であるが、これは別の方法であっても良い。With the above mechanism, it is possible to protect the storage area during the 1.16 line test by defining modes for the instruction processing device and the storage element and only allowing storage access between the same modes. Regarding the notification method when access is disabled, as described in this embodiment, it is possible to notify illegal area access by program interrupt by using the conventional interface when accessing outside the storage area. may be another method.
本発明により、複数の記憶エレメントから構成される一
つの主記憶装置を共有する複数の命令処理装置を持つ計
算機システムにおいて、計算機システム上で通常の処理
プログラムを動作させつつ。According to the present invention, in a computer system having a plurality of instruction processing units that share one main memory device composed of a plurality of storage elements, a normal processing program can be operated on the computer system.
一部の命令処理装置が、主記憶装置の一部分を使用して
命令処理装置や主記憶装置のテストを行う際、テスト用
に使用している命令処理装置が、テスト用に使用してい
る領域以外の領域へアクセスを行わないように、また、
通常の処理プログラムを稼働中の命令処理装置がテスト
用の領域にアクセスしないように記憶領域の保護を行う
ことが可能になる。When some instruction processing units use a part of the main memory to test the instruction processing unit or the main memory, the instruction processing unit that is using the area for testing To prevent access to areas other than
It becomes possible to protect the storage area so that an instruction processing device running a normal processing program does not access the test area.
第１図は本発明の全体構成を示す概念図、第２図は命令
処理装置のモード変更命令の一仕様例を示した説明図、
第３図は記憶エレメントのモード変更命令の一仕様例を
示した説明図、第４図は記憶エレメントの制御を粉右記
憶エレメント制御レジスタの一構成例を示す構成図、第
５図は記憶装置アクセス制御機構の構成を示す構成図で
ある。
１０１ａ 〜１０１ ｄ−命令処理装置、１０２゜５０
１・・・システム制御装置、１０３，４０３・・・記憶
装置、１０４ａ 〜１０４ｉ、４０３ａ〜４０３ｉ・・
・記憶エレメント、１０５ａ〜１０５ｄ、２０３ａ〜２
０３ｄ、５０２ａ〜５０２ｄ・＝命令処理装置モード表
示部、１０６，３０３，４０２，５０３・・・記憶エレ
メント制御レジスタ群、１０７・・・記憶装置アクセス
制御機構、２０１・・・命令処理装置モード変更命令、
３０１・・・記憶エレメントモード変更命令、３０２−
・・汎用レジスタ、３０３ ｊ 、 ４０２ａ〜４０２
１・・・記憶エレメント制御レジスタ、４０１・・・記
憶領域、４０１ａ〜４０１１・・・論理記憶ブロック、
５０４・・・比較器、５ｏ５・・・判定回路、５０６・
・・調停回路。 乙−
代理人 弁理士 小川勝男パ、・
第 １ 区
冨Ｚ図
某 ｌ 固FIG. 1 is a conceptual diagram showing the overall configuration of the present invention, FIG. 2 is an explanatory diagram showing an example of a specification of a mode change instruction of an instruction processing device,
FIG. 3 is an explanatory diagram showing an example of a specification of a storage element mode change instruction, FIG. 4 is a configuration diagram showing an example of a configuration of a storage element control register for controlling a storage element, and FIG. 5 is a storage device FIG. 2 is a configuration diagram showing the configuration of an access control mechanism. 101a to 101d-instruction processing device, 102°50
1... System control device, 103, 403... Storage device, 104a to 104i, 403a to 403i...
・Storage elements, 105a-105d, 203a-2
03d, 502a to 502d=Instruction processing device mode display section, 106, 303, 402, 503...Storage element control register group, 107...Storage device access control mechanism, 201...Instruction processing device mode change instruction ,
301...Storage element mode change command, 302-
・General-purpose register, 303 j, 402a to 402
1... Storage element control register, 401... Storage area, 401a to 4011... Logical storage block,
504... Comparator, 5o5... Judgment circuit, 506...
...Arbitration circuit. B-
Agent: Patent attorney Katsuo Ogawa, 1st Ward Tomizu
Claims (1)
置を共有する複数の命令処理装置を持つ計算機システム
において、前記記憶装置の各記憶エレメントの処理用途
を示す表示子と、前記複数の命令処理装置の各々の処理
用途を示す表示子と、各命令処理装置から発行される記
憶装置へのアクセス時において前記表示子を検査し、特
定の用途に使用している命令処理装置からは同一の用途
に使用している記憶エレメントのみへのアクセスを許可
する記憶装置アクセス制御機構を具備することにより、
計算機システムの一部では通常の動作を行いつつ、別の
一部を用いて計算機システム全体若しくはその一部の動
作を確認、検査するためのテストを行う際、すなわち、
テスト用に使用されていない命令処理装置及びテスト用
として使用していない記憶装置を用いては通常の処理を
行い、テスト用として使用する命令処理装置及び記憶エ
レメントを用いて計算機システムのテストを行う際、上
記テスト用に使用している命令処理装置からのテスト用
に使用していない記憶エレメントへのアクセス、及び、
テスト用に使用していない命令処理装置からのテスト用
に使用している記憶エレメントへのアクセスを禁止し、
記憶装置の保護を行うことを特徴とする計算機システム
のテスト方式。1. In a computer system having a plurality of instruction processing units that share one storage device composed of a plurality of storage elements, an indicator indicating a processing purpose of each storage element of the storage device, and the plurality of instruction processing units When accessing the storage device issued by each instruction processing device, the indicator indicating the processing purpose of By providing a storage device access control mechanism that allows access only to storage elements that are in use,
When one part of a computer system performs normal operation while another part is used to perform a test to confirm or inspect the operation of the entire computer system or a part of it, that is,
Instruction processing units not used for testing and storage devices not used for testing are used to perform normal processing, and instruction processing units and storage elements used for testing are used to test the computer system. At this time, access from the instruction processing unit used for the test to a storage element not used for the test, and
Prohibits instruction processing units not used for testing from accessing storage elements used for testing,
A computer system testing method characterized by protecting storage devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314015A JP2635063B2 (en) | 1987-12-14 | 1987-12-14 | System control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314015A JP2635063B2 (en) | 1987-12-14 | 1987-12-14 | System control unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01155440A true JPH01155440A (en) | 1989-06-19 |
| JP2635063B2 JP2635063B2 (en) | 1997-07-30 |
Family
ID=18048178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62314015A Expired - Lifetime JP2635063B2 (en) | 1987-12-14 | 1987-12-14 | System control unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635063B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014095989A (en) * | 2012-11-08 | 2014-05-22 | Nec Corp | Computer system, and diagnostic method and diagnostic program for computer system |
| CN113868057A (en) * | 2021-09-28 | 2021-12-31 | 福建捷联电子有限公司 | Automatic test system and method for storage performance of display |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143067A (en) * | 1980-04-04 | 1981-11-07 | Nippon Telegr & Teleph Corp <Ntt> | Multiprocessor control system |
| JPS6244853A (en) * | 1985-08-22 | 1987-02-26 | Nec Corp | Main storage address formation system |
-
1987
- 1987-12-14 JP JP62314015A patent/JP2635063B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143067A (en) * | 1980-04-04 | 1981-11-07 | Nippon Telegr & Teleph Corp <Ntt> | Multiprocessor control system |
| JPS6244853A (en) * | 1985-08-22 | 1987-02-26 | Nec Corp | Main storage address formation system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014095989A (en) * | 2012-11-08 | 2014-05-22 | Nec Corp | Computer system, and diagnostic method and diagnostic program for computer system |
| CN113868057A (en) * | 2021-09-28 | 2021-12-31 | 福建捷联电子有限公司 | Automatic test system and method for storage performance of display |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2635063B2 (en) | 1997-07-30 |
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