JPH01125624A - Information retrieving device - Google Patents
Information retrieving deviceInfo
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- JPH01125624A JPH01125624A JP62284687A JP28468787A JPH01125624A JP H01125624 A JPH01125624 A JP H01125624A JP 62284687 A JP62284687 A JP 62284687A JP 28468787 A JP28468787 A JP 28468787A JP H01125624 A JPH01125624 A JP H01125624A
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
Description
【発明の詳細な説明】
0)産業上の利用分野
本発明は大容量記憶媒体に記憶され九多量の画像情報を
キーワードによって検索する情報検索装置に関する。DETAILED DESCRIPTION OF THE INVENTION 0) Industrial Application Field The present invention relates to an information retrieval device for searching a large amount of image information stored in a mass storage medium using keywords.
−従来の技術
情報検索装置の1つとして、光ディスク等の大容量記憶
媒体に検索データを用いて情報を登録し、登録した情報
から検索データをもとに所望の情報を検索する構成の情
報ファイル装置が、特゛開昭57−150885号公報
等に見られるように、既に公知である。- As one of the conventional technical information retrieval devices, an information file is configured to register information using search data in a large-capacity storage medium such as an optical disk, and to search desired information from the registered information based on the search data. The device is already known, as seen in Japanese Patent Application Laid-Open No. 57-150885.
斯る情報ファイル装置において、情報の登録時には文書
、図面等の情報が光ディスク等の記憶媒体く記憶される
一方、キーボードや多項目入力装置から入力されたキー
ワードは記憶媒体における情報の記憶位置を含んで検索
データ記憶部に記憶される。また、登録した情報の検索
時には所望の情報に関するキーワード及びA N ’1
:検索、OR検検索等積検索条件キーボードまたは多項
目入力装置から入力して検索を指示することにより、キ
ーワードが記憶されている記憶部内のキーワードとが検
索条件に基いて比較され、一致したキーワードの全てが
、検索結果リストとして圃面表示される。斯る検索結果
リストの中から、所望のキーワードを選択、して情報の
読み出しを指示することくより、所望の情報が記憶媒体
から読出される。In such an information file device, when information is registered, information such as documents and drawings is stored in a storage medium such as an optical disk, while keywords input from a keyboard or multi-item input device include the storage location of the information in the storage medium. is stored in the search data storage section. In addition, when searching for registered information, keywords related to the desired information and A N '1
:Search, OR test search isometric search conditions By inputting a search from the keyboard or multi-item input device, the keywords in the storage unit where the keywords are stored are compared based on the search conditions, and the matching keywords are searched. are displayed on the field as a search result list. Desired information is read from the storage medium by selecting a desired keyword from the search result list and instructing reading of the information.
(ハ)発明が解決しようとする問題点
こうした情報検索装置において、検索処理の高速性が要
求される。しかし乍ら、従来では斯る検索処理(即ち、
AND検索やOR検索等)の動作に使用されるクロック
信号は、装置全体の制御を司どっている信号を共用して
いる九め、検索処理のスピードを高速化する上で制限が
ある。(c) Problems to be Solved by the Invention In such information retrieval devices, high-speed retrieval processing is required. However, conventionally, such search processing (i.e.,
The clock signal used for operations (AND search, OR search, etc.) has limitations in increasing the speed of search processing since the same signal is used to control the entire device.
に)問題点を解決するための手段
本発明は記憶媒体に予め設定され九キーワードを用いて
情報を登録し、登録した情報からキーワードをもとに所
望の情報を検索する情報検索装置において、上記キーワ
ードの夫々に対応付けられ九記憶エリアを有し、各エリ
アに夫々のエリアに対応付けられたキーワードを有する
情報を示すデータを記憶する記憶部と、この記憶部内の
少なくとも2つのエリア内のデータの論理演算を行なう
演算部と、上記記憶部におけるデータの入出力及び上記
演算部の動作を制御する高周波クロック信号を発生する
クロック制御部とを備え九ことを特徴とする。B.) Means for Solving the Problems The present invention provides an information retrieval device that registers information using nine keywords set in advance in a storage medium and searches desired information from the registered information based on the keywords. a storage unit having nine storage areas associated with each of the keywords, each area storing data indicating information having the keyword associated with each area; and data in at least two areas within the storage unit. and a clock control section that generates a high-frequency clock signal that controls the input/output of data in the storage section and the operation of the operation section.
に)作 用
本発明によれば、キーワード検索を行なうための専用の
クロック制御部が設けられており、斯るクロック制御部
から発生される高周波クロック信号に応答してキーワー
ド検索が行なわれる。B) Function According to the present invention, a dedicated clock control unit for keyword search is provided, and keyword search is performed in response to a high frequency clock signal generated from the clock control unit.
(へ)実施例
第1図は本発明の=実施例としての情報ファイル装置の
構成を示すブロック図である。(F) Embodiment FIG. 1 is a block diagram showing the configuration of an information file device as an embodiment of the present invention.
(1)は文書、図面等の情報を読み取り大力するスキャ
ナ、(2)はスキャナ(1)から入力される情報に関連
するキーワード及び情報の登録、検索等の指示信号を入
力するキーボード、(3)はスキャナ(1)から入力さ
れた情報を記憶する光ディスク、(4)はキーワード検
索を行なう検索部、(5)は上記各部の動作制御を行な
うシステム制御部である。(1) is a scanner that reads information such as documents and drawings, (2) is a keyboard that inputs instruction signals such as keywords and information registration and search related to the information input from scanner (1), and (3) ) is an optical disk that stores information input from the scanner (1), (4) is a search section that performs keyword searches, and (5) is a system control section that controls the operations of each of the above sections.
ナオ、キーボード(2)から入力されるキーワードは、
予め複数のものが設定されており、これら複数のキニワ
ードの中から選択されて入力されるものである。また、
システム制御部(5)は情報が登録される順でシリアル
番号(以下、登録番号と称す)を発生し、これらシリア
ル番号の夫々と、光ディスク(3)における情報の記憶
アドレスの夫々とを対応付けて記憶している。Nao, the keywords entered from the keyboard (2) are:
A plurality of keywords are set in advance, and the keywords are selected from among these keywords and input. Also,
The system control unit (5) generates serial numbers (hereinafter referred to as registration numbers) in the order in which information is registered, and associates each of these serial numbers with each information storage address on the optical disc (3). I remember that.
第2図は検索a(41の詳細を示すブロック図である。FIG. 2 is a block diagram showing details of search a (41).
fiDは登録される情報とキーボード(21から入力さ
れたキーワードとの対応関係を記憶するRAM部である
。斯るR A M ff1sfillにおける上記対応
関係を記憶する記憶領域の記憶フォーマットについてキ
ーワードAからキーワード7tでの6個のキーワードを
用いて、24個の情報を登録する例を第3図に示してい
る。)(AM部αυはキーワードAからキーワードFま
での6個のキーワードの夫々に対応して第1エリア(a
)から第6エリア(f)fでの6つのエリアを有する。fiD is a RAM unit that stores the correspondence between the registered information and the keyword input from the keyboard (21). Regarding the storage format of the storage area that stores the above correspondence in such RAM ff1sfill, the keyword A to keyword Figure 3 shows an example of registering 24 pieces of information using 6 keywords in 7t.) (The AM part αυ corresponds to each of the 6 keywords from keyword A to keyword F. 1st area (a
) to the sixth area (f).
各エリア(IL)〜(f)は3アドレス分の大きさから
なる。なお、1アドレスの内容は8ピツトの情報から成
り各アドレス内の1ビツトの情報に、登録番号順で1個
の情報が対応付けられる。Each area (IL) to (f) has a size corresponding to three addresses. The content of one address consists of eight bits of information, and one piece of information is associated with one bit of information in each address in order of registration number.
よって、3番目に登録された清報僚録番号3の情報)に
キーワードA、B及びDd(対応付けられた場合、第1
エリア(a)の先頭の100番地、第2エリア(b)の
先頭の105番地及び第4エリア((1)の先頭の11
5番地の夫々の上位から3ビツト目に°1・が立てられ
る。また、12番目に登録された情報(登録番号12の
情報)にキーワードB。Therefore, if the keywords A, B, and Dd (information of the third registered information record number 3) are associated with the keywords A, B, and Dd, the first
The first address 100 of area (a), the first address 105 of the second area (b), and the first 11 of the fourth area ((1)
°1 is set in the third bit from the top of each address 5. Also, keyword B is the 12th registered information (information with registration number 12).
D及びFが対応付けられ九場合、第2エリア(b)の1
06番地の上位か、ら4ビツト目(即ち、第2エリアc
′b)の105番地の先頭から12ビツト目)、第4エ
リア(+1)の116番地の上位から4ビツト目(即ち
、第4エリア((1)の1°15番地の先頭から12ビ
ツト目)及び第6エリア(f)の126番地の上位から
4ビツト目(即ち、第6エリア(f)の125番地の先
頭から12ビツト目)に夫々°1・が立てられる。1 in the second area (b) if D and F are associated with each other.
4th bit from the top of address 06 (i.e., second area c
'b), the 12th bit from the beginning of address 105), the 4th bit from the top of address 116 of the fourth area (+1) (i.e., the 12th bit from the beginning of address 1°15 of the fourth area (1) ) and the fourth bit from the top of the 126th address of the sixth area (f) (that is, the 12th bit from the top of the 125th address of the sixth area (f)) are set with °1.
こうして、RAM部fiυに情報とキーワードとの対応
関係が記憶される。なお、RAM部aυ内の記憶フォー
マットは、キーワードの個数に応じて工リアの数が決め
られ、またエリアの大きさも登録される情報の数に応じ
て設定される。In this way, the correspondence between information and keywords is stored in the RAM section fiυ. Note that in the storage format in the RAM section aυ, the number of areas is determined according to the number of keywords, and the size of the area is also set according to the number of information to be registered.
更に、RAM部anは上述の領域の他にAND検索、O
R検索に用いられる少なくとも1つのエリアの大きさと
同等の大きさで200番地から始まる処理領域(X)を
有する。Furthermore, in addition to the above-mentioned areas, the RAM section an also has the functions of AND search, O
It has a processing area (X) starting from address 200 and having a size equivalent to the size of at least one area used for the R search.
再び第2図において、α3社各種制御指令を送るopv
Sa3IはOP U(Lりから各種信号を受けとり、各
種の制御信号を出力するI10ボート部、fillは装
置全体の制御を司どる5MH1程度の基本クロック信号
OKに比して2〜3倍の周波数の高周波クロック信号0
Kilを出力するクロック制御部、aSは上記基本クロ
ック信号OKと高周波クロック信号0KilとをI10
ボート部r13からのりaツク切換え信号により適宜に
切換えてRAM部alに出力する第1マルチプレクサ、
11eはRAM15(lυにおける記憶領域の各エリア
及び処理領域の先頭アドレス(以下、ペースアドレスと
称す)t−切換えてRAM1lS(11)K出力する第
2マルチプレクサ、鰭は1から順にインクリメントされ
るオフセットアドレスをI’lAM部aυに出力する第
31ルデプレクサである。そして、第2マルチプレクサ
αe及び第3マルチプレクサ(17)から与えられるペ
ースアドレスとオフセットアドレスとの和がRAM部a
カの所定のアドレスを示すものとなる。例えば、第2マ
ルチグレクサ(161から第6エリア(CI)の先頭ア
ドレス110番地かペースアドレスとして出力され、第
5マルチプレクサ面から1番地がオフセットアドレスと
して出力された場合、RAM1iSQnの111番地(
第6エリア(6)の2つ目のアドレス)が指示されたも
のとまる。また、上記の状態から、第2マルチプレクサ
(1eから出力されるペースアドレスが120番地(第
5エリア(e)の先頭アドレス)に変更される(オフセ
ットアドレスは1番地のままで変化なし)と1.RAM
(11)の121番地が指示されたものとなる。顛はク
ロック制御部f141による制御の下に、第3マルチプ
レクサriDにオフセットアドレスを供給するアドレス
カウンタ、alはRAM部、(1υから読出された8ビ
ツトのデータをラッチする第1ラッチ回路、■は第1ツ
ツテ回路lにラッチされた8ビツトのデータと、斯る2
ツチ後にRAM5(lυから読出された8ビツトのデー
タとのAND演算を行なうANDゲート、!21)は第
1ラッチ回路(19にラッチされた8ビツトのデータと
、斯る2ツチ後にRAM1lS(lυから読出された8
ビツトのデーpとooR演算を行eうopゲート、(2
3tiANDゲート■による演算内容と、ORゲー)(
21による演算内容とを選択的に出力する第4マルチプ
レクサ、@は第4マルチプレクサのから出力されるデー
タtり′ロック制御部Iからのクロック信号OKmでラ
ッチする第2″ラツチ回路、@は第2ラッチ回路@から
出力されるデータt−RAM部aυに送るタイミングを
制御する第1バッファ回路、(iff)はRAM部fi
Dから出力される8ビツトのデータ内容を監視し、その
内容が全て°01でない場合op17αり及びクロック
制御部Iに検出信号を出力するゲート回路、(至)はR
AM部fllK新規なデータを記憶する際にRAM部a
vとデータバスとの接続を行なう第2バッファ回路であ
る。Again in Figure 2, the opv that sends various control commands from α3 company
Sa3I is an I10 port that receives various signals from OPU (L) and outputs various control signals, and fill has a frequency 2 to 3 times higher than the basic clock signal OK of about 5MH1, which controls the entire device. high frequency clock signal 0
The clock control unit aS that outputs Kil outputs the basic clock signal OK and the high frequency clock signal 0Kil as I10.
a first multiplexer that appropriately switches and outputs to the RAM section al according to a link a switch signal from the boat section r13;
11e is a second multiplexer that switches the start address (hereinafter referred to as pace address) of each area and processing area of the storage area in the RAM 15 (lυ) and outputs the RAM 1lS (11)K, and the fin is an offset address that is incremented sequentially from 1. The sum of the pace address and the offset address given from the second multiplexer αe and the third multiplexer (17) is output to the RAM section a.
This indicates the predetermined address of the file. For example, if the start address 110 of the sixth area (CI) is output from the second multiplexer (161) as a pace address, and address 1 from the fifth multiplexer is output as an offset address, then address 111 of RAM1iSQn (
The second address in the sixth area (6) remains as specified. Also, from the above state, if the pace address output from the second multiplexer (1e) is changed to address 120 (the first address of the fifth area (e)) (the offset address remains at address 1 and does not change), 1 .RAM
Address 121 of (11) becomes the designated one. 2 is an address counter that supplies an offset address to the third multiplexer riD under the control of the clock control unit f141, al is a RAM unit, (1) is a first latch circuit that latches 8-bit data read from 1υ, The 8-bit data latched in the first output circuit l and the 2
After that, RAM5 (AND gate, !21 that performs an AND operation with the 8-bit data read out from lυ) combines the 8-bit data latched in the first latch circuit (19) with the 8-bit data read out from RAM1lS (lυ). 8 read from
OP gate e which performs ooR operation with bit data p, (2
Calculation contents by 3tiAND gate ■ and OR game) (
21, a fourth multiplexer selectively outputs the calculation contents of the fourth multiplexer; @ is a second latch circuit that latches the data t output from the fourth multiplexer with the clock signal OKm from the lock control unit I; @ is the second latch circuit; 2. The first buffer circuit (if) controls the timing of sending data output from the latch circuit @ to the RAM section aυ; (iff) is the RAM section fi;
A gate circuit that monitors the 8-bit data content output from D and outputs a detection signal to op17α and the clock control unit I if the content is not all °01, (to) R
AM section fllK When storing new data, RAM section a
This is a second buffer circuit that connects V and the data bus.
斯る構成の情報検索装置によれば、情報検索動作時の検
索部(4)の制御は、検索動作専用に設けられたりaツ
ク制御部a4から出力される高周波クロック信号OKB
によりなされるため、高速処理が行なえる。According to the information retrieval device having such a configuration, the retrieval unit (4) during the information retrieval operation is controlled by the high-frequency clock signal OKB provided exclusively for the retrieval operation or output from the a-tock control unit a4.
Because this is done by , high-speed processing can be performed.
まず、本実施例における検索動作を説明する罠先立って
情報の登録について、簡単に説明するとスキャナ(1)
から入力された情報は、光ディスク(3)に記憶される
。この時、システム制御部(5)は、入力され穴情報に
対する登録番号、例えば登録番号23を発生し、この登
録番号23と光ディスク(3)における情報の記憶アド
レスとを対応付けて記憶する。一方、予め設定された複
数の中から選択されたキーワード、例えばキーワードA
がキーボード(2)から入力されると、検索部(4)内
のRAM1’lSQυの第1エリア(a)内におけるス
キャナ(11から入力された情報の登録番号23に対応
するビット、即ち第1エリア(a)の102番地の上位
から7ビツト目のビットに“11が立てられる。こうし
て、登録番号25の情報はキーワードAによって登録さ
れ九ことになる。First, to explain the search operation in this embodiment, the registration of information will be briefly explained using the scanner (1).
The information input from the optical disc (3) is stored on the optical disc (3). At this time, the system control unit (5) generates a registration number for the input hole information, for example, a registration number 23, and stores this registration number 23 in association with the storage address of the information on the optical disc (3). On the other hand, a keyword selected from a plurality of preset keywords, for example, keyword A
is input from the keyboard (2), the bit corresponding to the registration number 23 of the information input from the scanner (11) in the first area (a) of the RAM 1'lSQυ in the search unit (4), that is, the first "11" is set in the seventh bit from the top of address 102 in area (a).In this way, the information with registration number 25 is registered with keyword A.
次くい本実施例の動作について、キーボード(21から
の指示により、キーワードAとキーワードFとによるA
ND検索を行なう例(第3図参照)を説明する。Next, regarding the operation of this embodiment, A
An example of performing an ND search (see FIG. 3) will be explained.
まず、OPU(t21ハI10ホー )部fi3t−介
して第1マルチプレクサ(151にクロック切換え信号
を与えると共にクロック制御部a4を起動する。First, a clock switching signal is applied to the first multiplexer (151) via the OPU (t21h I10h) section fi3t-, and the clock control section a4 is activated.
この状態で、apvttzはキーワードAK対応する第
1エリア(a)のペースアドレス(100番地)を出力
する。このペースアドレス(100番地)−はI10ボ
ート部(13’i介して第2マルチプレクサaeに与え
られ、更gCRAM部fiυに与えられる。これにより
、第1エリア(IL)の100番地に格納されている8
ビツトのデータがRAM部alかも読出され、第1ラッ
チ回路a9に格納される。In this state, apvttz outputs the pace address (address 100) of the first area (a) corresponding to the keyword AK. This pace address (address 100) is given to the second multiplexer ae via the I10 port section (13'i), and then to the gCRAM section fiυ.Thereby, the pace address (address 100) is stored at address 100 in the first area (IL). There are 8
Bit data is also read out from the RAM section al and stored in the first latch circuit a9.
次に、OPU(1mがキーワードFに対応する第6エリ
ア(・)のペースアドレス(125番地)t−出力する
と、このペースアドレス(125番地)モ!10ポート
部a3t−介して第2マルチプレクサa・に与えられ、
更にRAM部(lnK与えられる。これにより、第6エ
リア(f)の125番地に格納されている8ビツトのデ
ータがRAM部aυから読出され、ANDゲート■に与
えられる。この時、第1ラッチ回路a9に格納されてい
る第1エリア(a)の100番地の8ビツトのデータも
ANDゲート■に与えられる。よって第1エリア(a)
の100番地及び第6エリア(f)の125番地の両8
ビットのデータのAND演算がANDゲート(2G1C
てなされ、その結果は第4マルチプレクサ123に出力
される。Next, when the OPU (1m is the pace address (address 125) of the 6th area (・) corresponding to the keyword F) is outputted, this pace address (address 125) is sent to the second multiplexer a through the port section a3t-.・Given to
Furthermore, the RAM section (lnK) is given.As a result, the 8-bit data stored at address 125 in the sixth area (f) is read out from the RAM section aυ and given to the AND gate (2).At this time, the first latch The 8-bit data at address 100 of the first area (a) stored in the circuit a9 is also given to the AND gate ■.Therefore, the first area (a)
100 and 125 of Area 6 (f).
AND operation of bit data is performed by AND gate (2G1C
The result is output to the fourth multiplexer 123.
第4マルチプレクサのはANDゲート■からのデータを
出力するように設定されているので、ANDゲート■の
演算結果データは第4マルチプレクサ123ft経て一
旦第2ラッチ回路口にラッチされた後、第1バッファ回
路@に書き込まれる0トζロチ、RAMl5(If)か
ら第6エリ7(f)17)125番地の8ビツトのデー
タが読出されると、駕2マルチプレクサt1eは再び1
00番地のペースアドレスをRAM1lS(113に与
える。更に、クロック制御部fi−の制御の下にアドレ
スカウンタ(IIにて生成された1番地分のオフセット
アドレスが第3マルチプレクサant介してRAM部a
υに印加される。これにより、RAM部(11から第1
エリア(IL)の101番地の8ビツトのデータが読出
され、このデータは第1ラッチ回路a9に一旦保持され
る。Since the fourth multiplexer is set to output the data from the AND gate ■, the operation result data of the AND gate ■ passes through the fourth multiplexer 123 feet, is latched to the second latch circuit, and then is transferred to the first buffer. When the 8-bit data at address 125 of the 6th area 7(f) 17) is read from the RAM 15(If), the 2nd multiplexer t1e becomes 1 again.
The pace address of address 00 is given to the RAM 11S (113).Furthermore, under the control of the clock control section fi-, the offset address of address 1 generated in the address counter (II) is sent to the RAM section a via the third multiplexer ant.
applied to υ. As a result, the RAM section (from 11 to 1st
The 8-bit data at address 101 in area (IL) is read out, and this data is temporarily held in the first latch circuit a9.
次に、第2マルチプレクサa11は125番地のペース
アドレスをi’lAM部(illに与える。この時、第
3マルチプレクサaηは上記1番地分のオフセットアド
レスをRA MISflnK与えている。よって第6エ
リア(f)の126番地の8ビツトのデータが読出され
る。Next, the second multiplexer a11 gives the pace address of address 125 to the i'lAM section (ill. At this time, the third multiplexer aη gives the offset address of the 1st address to the RAM MISflnK. Therefore, the sixth area ( 8-bit data at address 126 of f) is read out.
こうしてFIAM部α1)から読出された101番地及
び126番地の夫々の8ビツトのデータが、上述した1
00番地及び125番地の両データの場合と同様にして
ANDゲート■によりAND演算された後、第1バッフ
ァ回路(24に格納される。In this way, the 8-bit data at addresses 101 and 126 read from the FIAM section α1) are
Similar to the case of the data at addresses 00 and 125, the data is subjected to an AND operation by the AND gate (2) and then stored in the first buffer circuit (24).
その後、第2マルチプレクサaeは再び100番地と1
25番地とのペースアドレスを順にRAM部(IIIK
与える。ま九、アドレスカウンタ側は2番地分のオフセ
ットアドレスを生成し、このオフセットアドレスは第3
マルチプレクサaηにより、RAM部αυに与えられる
0よって、第1エリア(SL)の102番地及び第6エ
リア(f)の127番地の夫々の8ビツトのデータが順
にRAM部aDから読出され、既述と同様にしてAND
ゲート■によりAND演算された後、第1バッファ回路
1241に格納されるO
こうして、クロック制御部ri瘤からの高周波りaツク
信号CKMに応答してRAM部aカの第1エリア(SL
)及び第6エリア(f)内の両データのA14D演算が
なされ、その結果が第1バッファ回路(24に一旦格納
される。After that, the second multiplexer ae is again connected to address 100 and 1.
The pace address with address 25 is sequentially stored in the RAM section (IIIK
give. 9. The address counter side generates an offset address for the 2nd address, and this offset address is used as the 3rd address.
The 8-bit data at address 102 of the first area (SL) and address 127 of the sixth area (f) are sequentially read from the RAM section aD by the 0 given to the RAM section αυ by the multiplexer aη. AND
After being subjected to an AND operation by gate (2), O is stored in the first buffer circuit 1241. Thus, in response to the high frequency clock signal CKM from the clock control section (ri), the first area (SL
) and the sixth area (f), and the results are temporarily stored in the first buffer circuit (24).
ソノ後、opvttzはRAMWfill!データ書込
み状態とし、処理領域(X)のペースアドレス(200
番地)を出力する。引き続いてアドレスカウンタfi秒
を−Hリセットした後クロック制御部fi−の制御の下
にアドレスカウンタa・は1番地分及び2番地分のオフ
セットアドレスを順に生成し、これらオフセットアドレ
スが順次第3マルチプレクサaηを介してRAM部tl
DK与えられる。これにより、第1バッファ回路124
に格納されているAND演算結果(第3図参照)がRA
M部onの200番地から202番地までの処理領域(
X)に記憶される。After sono, opvttz RAMWfill! Set to data writing state, pace address (200) of processing area (X)
address) is output. Subsequently, after resetting the address counter fi seconds to -H, the address counter a generates offset addresses for the 1st address and the 2nd address in order under the control of the clock controller fi-, and these offset addresses are sequentially sent to the 3 multiplexers. RAM section tl via aη
DK is given. As a result, the first buffer circuit 124
The AND operation result (see Figure 3) stored in RA
Processing area from address 200 to address 202 of M section on (
X).
こうして、キーワードA及びキーワードFによるAND
演算が終了すると、RAM部aυの処理領域(X)に記
憶されたデータが、第2マルチプレクサαe及び第5マ
ルチプレクサ(11により与えられるペースアドレス及
びオフセットアドレスに応じて8ビツトづつ順に読出さ
れ、ゲート回路(ハ)に印加される◇グー4回路■は印
加されるデータの内容を1ビツトづつ監視しており、上
位から何ビット目に“1・が立っているかを見ている。In this way, AND with keyword A and keyword F
When the operation is completed, the data stored in the processing area (X) of the RAM section aυ is read out in 8-bit units in sequence according to the pace address and offset address given by the second multiplexer αe and the fifth multiplexer (11), and The ◇Goo 4 circuit ■ that is applied to the circuit (c) monitors the contents of the applied data bit by bit, and checks which bit from the uppermost bit is set to ``1.''.
そして、ゲート回路(ハ)は°1・の内容を検出すると
、CPU側に対し、検出信号を出力する。これにより、
CPU(15は何番の登録番号の情報が検索されたもの
であるかを検出し得る。本実施例では、第3図−・ら明
らかなように、登録番号10.16及び22の情報が検
索されたものである。When the gate circuit (c) detects the content of °1, it outputs a detection signal to the CPU side. This results in
The CPU (15) can detect which registration number information has been retrieved. In this embodiment, as is clear from FIG. This is what was searched for.
こうして、0PU(13にて登録番号が検出されると、
この登録番号はシステム制御部(5)に送られる。In this way, when the registration number is detected at 0PU (13),
This registration number is sent to the system control section (5).
よって、システム制御部(5)は、斯る登録番号に対応
付けられている記憶アドレスに基いて、光ディスク(3
)から情報を読み出すことができる。Therefore, the system control unit (5) selects the optical disc (3) based on the storage address associated with the registration number.
) can read information.
なお、本実施例において、OR検索を行なう場合には、
ORゲート12DのOR出力が第41ルチプ本発明によ
れば、多量の情報をキーワード検索するに際し、高速に
AND検索及びOR検索を行゛なうことができ、検索の
高速化が図れる。In addition, in this example, when performing an OR search,
According to the present invention, when a large amount of information is searched by keyword, AND search and OR search can be performed at high speed, thereby speeding up the search.
第1図乃至第4図は本発明の一実施例に係り、第1図は
ブロック図、第2図は検索部の詳細ブロック図、第3図
はRAM部の内部フォーミツト図、第4図はAND演算
を説明する模式図である。
(111’−RA M部、[3・a p tr 、 (
f4)・/ a y り制御部、Cl)・A N Dゲ
ート、1211−ORゲート。1 to 4 relate to one embodiment of the present invention, FIG. 1 is a block diagram, FIG. 2 is a detailed block diagram of the search section, FIG. 3 is an internal form diagram of the RAM section, and FIG. 4 is a block diagram of the search section. It is a schematic diagram explaining AND operation. (111'-RAM part, [3・ap tr, (
f4)/ay control unit, Cl)/AND gate, 1211-OR gate.
Claims (1)
報を登録し、登録した情報からキーワードをもとに所望
の情報を検索する情報検索装置において、上記キーワー
ドの夫々に対応付けられた記憶エリアを有し、各エリア
に、夫々のエリアに対応付けられたキーワードを有する
情報を示すデータを記憶する記憶部と、この記憶部内の
少なくとも2つのエリア内のデータの論理演算を行なう
演算部と、上記記憶部におけるデータの入出力及び上記
演算部の動作を制御する高周波クロック信号を発生する
クロツク制御部とを備えたことを特徴とする情報検索装
置。(1) In an information search device that registers information using keywords set in advance in a storage medium and searches desired information from the registered information based on the keywords, a storage area is associated with each of the keywords. a storage unit that stores, in each area, data indicating information having a keyword associated with each area; and an arithmetic unit that performs a logical operation on data in at least two areas within the storage unit; An information retrieval device comprising: a clock control section that generates a high frequency clock signal for controlling data input/output in the storage section and operation of the arithmetic section.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62284687A JPH01125624A (en) | 1987-11-11 | 1987-11-11 | Information retrieving device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62284687A JPH01125624A (en) | 1987-11-11 | 1987-11-11 | Information retrieving device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01125624A true JPH01125624A (en) | 1989-05-18 |
Family
ID=17681679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62284687A Pending JPH01125624A (en) | 1987-11-11 | 1987-11-11 | Information retrieving device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01125624A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1990016036A1 (en) * | 1989-06-14 | 1990-12-27 | Hitachi, Ltd. | Hierarchical presearch-type document retrieval method, apparatus therefor, and magnetic disc device for this apparatus |
-
1987
- 1987-11-11 JP JP62284687A patent/JPH01125624A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1990016036A1 (en) * | 1989-06-14 | 1990-12-27 | Hitachi, Ltd. | Hierarchical presearch-type document retrieval method, apparatus therefor, and magnetic disc device for this apparatus |
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